TWI221670B - Stack-gate flash memory array - Google Patents

Description

1221670 五、發明說明（1) 1-¾-所屬$技術領域 本發明是有關於一種堆疊閘極快閃記憶體陣列的設計 及製造方法，且特別是有關於一種可避免由不穩定位元產 生漏電流之影響之堆疊閘極快閃記憶體陣列的設計及製造 的方法。 、 習知之半導體記憶體（memory )的種類，基本上可粗分 為非揮發性（non-volatile)的記憶體，以及揮發性 (volatile)的隨機存取記憶體（Rand〇in Access Memory， n RAM")兩種。其中非揮發性記憶體意謂在電源中斷後仍可 保存原有儲存之資料，依其功能不同可分為唯讀記憶體 (Read Only Memory，n ROM”）、可程式唯讀記憶體 (Programmable ROM，"PR0M")、可抹除可程式唯讀記憶體 (Erasable PROM，n EPROM'’）、可電性抹除可程式唯讀記憶 體（Electrically Erasable PROM, "EEPR0M")、遮罩式; 讀記憶體（Mask ROM)以及快閃記憶體（Flash mem〇ry)等。 而揮發性圮憶體則是指所儲存的資料會隨電源的中斷而消 失，如靜態隨機存取記憶體（Static RandQm Aeeess

Memory, "SRAM”），以及動態隨機存取記憶體（Dynamic

Random Access Memory，丨丨 DRAM丨丨）。 習知之唯讀記憶體只能讀 憶體中之資料不會消失，可永 唯讀記憶體，其中舊有的資料 加以消除，使用者可以重複使 不能寫，在關閉電源後，記 久保存。對於可抹除可程式 或程式可利用紫外線照射來 用5亥C憶體。對於可電性抹

10613twf.ptd 第6頁 1221670 五、發明說明（2) 除可程式唯讀 再加以程式化 憶體相似。對 在記憶體製造 對於快閃 記憶體和可電 合了可抹除可 除可程式唯讀 外線來消除資 體、動態隨機 料，但一旦關 取記憶體裡的 存在，因此快 取記憶體可存 揮發性記憶體 計方式亦為當 記憶體， ，其資料 於遮罩式 過程中寫 記憶體， 性抹除可 程式唯讀 記憶體的 料。在電 存取記憶 機後，靜 資料都會 閃記憶體 取性的優 之主流。 前重要之 其特性 儲存方 唯讀記入，寫 其製造 程式唯 記憶體 電性抹 腦正常體以及 態隨機 消失， 兼具唯 點，因 其記憶 課題。 是須用一 式與可抹 憶體，其 入之後就 技術是由 讀記憶體 快速規劃 除方式， 使用中， 快閃記憶 存取記憶 而快閃記 讀記憶體 此快閃記 格（cell) 電壓來抹除資料， 除可程式之唯讀記 資料係由製造廠商 不能再修改。 可抹除可程式唯讀 演化而來的，它综 的能力和可電性抹 所以不需要照射紫 靜態隨機存取記憶 體都可隨時更改資 體以及動態隨機存 憶體的資料則依然 非揮發性與隨機存 憶體已成為當前非 陣列（a r r a y )之設 第1圖為習知的堆豐閘極快閃記憶體陣列之電路圖。 請參照第1圖。一習知的堆疊閘極快閃記憶體陣列 (Stack-Gate Flash Memory Array)，包括一 2N 列 2M 行之 由電晶體（transistor)所構成之記憶格（cei 1 )，以一組位 元線路（Bit Line, flBL”）包括圖中之BL0到BL2M-1、一組 字元線路（Word Line, ’· WLn )包括圖中之WL0到WL2N-1，以 及共（common)源極線路（Source Li ne，" SL")將這些記憶 格連結起來。當其中連結到某一特定位元線路（例如説

l〇613twf.ptd 第7頁 1221670 五、發明說明（3) BL1 )與某一特定字元線路（例如說wu 被過度抹除（over erase)而使 , u •、士 J從〇匕隐格102具有不穩定位元 (erratic bit)犄，記憶格1〇2會產生一漏電流^⑽匕 current)，使得其他與位元線路BL1連結之記憶格（例如 記憶格104與記憶格106等等），即使各自連結到不同字元 線路WL0與WL2，亦會受到記憶格1〇2之漏電流（16^ current)之影響，而具有錯誤之資料’造成該堆疊閘極快 閃記憶體陣列中所記憶之資料發生錯誤。對於具有定 位元之記憶格1 〇 2，產生漏電流之片因县田* ▲ ^ " 起始電壓（Threshold voltage)變為負值。°己、格1〇2之 當上述之堆疊閘極快閃記憶體陣列在讀取（read)動作 時，其速度就如同一般的唯讀記憶體。但是當其 一不穩定位元產生一漏電流時，此時若要執行寫入 (program)動作，則必須將記憶格原本的資料抹'除A (erase)，然後再寫入新的資料，但因為上述習= 為共源極線路’所以其抹除方式為一次抹除所有位 j料，所以需耗費較長的時間，此為習知堆叠閘： 憶體陣列之一缺點。 、’》己 此外，由於快閃記憶體的電氣充放電特性，胃 寫次數有物理上的限制。對一個快閃記憶體區 =ς讀 製造廠商會在内部韌體做到讀寫次數的計數，卷逵項，， 指定的最高次數時，就會把那一塊區塊標定為;爯到讀寫 區域，所以快閃記憶體陣列是有可能在極度頻繁^用的 下，容量越用越小。此時對於快閃記憶體的係=放用 ν义用f理，是

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友、發明說明（4) — 讀的課題’包括如壞區塊的位置記錄與取代’以及 寫^數的計數，還有讀出資料 因 體的讀寫可用次數，約在十萬Ϊ左右，故 抹除次數可增加記憶體之壽命。 因此本發明的目的就县太 體陣列電路設計及製種堆疊間極快閃記憶 漏電流所造成的資不穩定位元組產生之 本發明的目的再一目沾Η # ^ 列電路設計及製造；^ f^ ^供堆疊閘極快閃記憶體陣 憶體之使用可減少抹除次數並增加該快閃記 為了達成刖述之目的，本發明接 記憶體陣列電路設計及製造 2出一種堆疊閉極快閃 發生。在本發明中，習知之一記柢避免上述錯誤情形之 兩獨立之位元線路，而習知^二_之一位兀線路被分為 電晶體之閘極被連結在一起。如則透過-獨立之 記憶體陣列電路中，某記憶袼發生、I ^之堆疊閘極快閃 其他與該記憶格具有相同位元線路'、二士情形時，對於 格’因為位元線路已分開，而且連二：：線路之記憶 體亦會阻斷該漏電流之傳遞，因此；漏之該電晶 他圮憶格。因此在新式之堆疊閘極快門=會影響到其 寫入或抹除動作時會有由不穩^車，路中，在執行 響陣列之情形發生。 疋產生之漏電流景； 本發明因採用上述發明之一種新’

10613twf.ptd 且閑極快閃記 1221670 五、發明說明（5) 體陣列電路設計及製造方法，因此可避免因不穩定位元組 產生之漏電流所造成的資料錯誤之影響，亦可減少抹除次 數並增加該快閃記憶體之使用壽命。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 第2圖是本發明的堆疊閘極快閃記憶體陣列電路圖， 依照本發明一較佳實施例，請參照第2圖。 一新式的堆疊閘極快閃記憶體陣列200，包括一2N列 2M行之由電晶體所構成之記憶格（Memory Cell)，以一組 位元線路（Bit Line，底下簡稱BL)包括第2圖中之BL0到 BL2M+1-1、一組字元線路（Word Line，底下簡稱WL)包括 圖中之WL0到WL2N-卜1、一組2N-1列獨立電晶體組 (Isolated Transistors)202以及共源極線路SL將這些記 憶格連結起來。對於每一行（例如第1行），其中第1列與 第4列、第5列與第8列乃至於第4A+1列與第4A + 4列（A等於 〇、1、2、3等等）一直到第2N-3列與第2N列之記憶格，所 有這些記憶格之汲極互相連結成為一位元線路（例如第1 行之記憶格依此方法形成之位元線路為BL0 )，同時，對 於此行（例如第1行），其中第2列記憶格與第3列、第6列 與第7列乃至於第4A + 2列與第4A + 3列，一直到第2N-2列與 第2N-1列之記憶格，所有這些記憶格之汲極互相連結成為 一位元線路（例如第1行之記憶格依此方法形成之位元線

10613twf.ptd 第10頁 1221670

五、發明說明（6) 路為BL1 )。 在此陣列中，所有同一列之記憶格之閘極皆互相、 結’其中第1列記憶格之閘極與第2列記憶格之問極目連 連接到列獨立電晶體組202其中之第1個電晶體之問極共同 此類推，此陣列中之第3列與第4列記憶格之閘極I = j以 接到獨立之電晶體組202其中之第2個電晶體之問極了同連 列中之第2B-1列與第2B列（B等於1、2、3等等^2Ν〜°2 ^陣 憶格之閘極，共同連接到獨立之電晶體組2〇2其中 記 電晶體之閘極。 ' 第Β個 在此本發明一較佳實施例中之堆疊閘極快閃記憶 列’所有同一列之記憶格之源極皆互相連結，其中^, 吕己憶格之源極與第2列記憶格之源極，共同連接到列 2 電晶體組202其中之第1個電晶體之汲極。以此類推，此 列中之第3列與第4列記憶格之源極，共同連接到獨立之 晶體組202其中之第2個電晶體之汲極。此陣列中之第託] 列與第2C列（C等於1、2、3等等到2Ν-2 )記憶格之源極， 共同連接到獨立之電晶體組2〇2其中之第C個電晶體之沒 極。之後所有獨立之電晶體組2〇2之電晶體之源極互相連 結到共源極線路SL。 在第2圖之陣列中，當某記憶格，例如說第3列第2行 之記憶格204變成不穩定位元時，因為記憶格2〇4連接到位 元線路BL3與字元線路WL1，此漏電流只會在與位元線路 BL3連接之記憶格之間傳遞，但此時因為與各字元線路wL1 以外連接之記憶格皆經由獨立之電晶體組2 〇 2之某一電晶

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體互相隔開，因此該漏電流無法在 之記憶格之㈣遞，因此該漏電j:BL3上 格。因此在新式之陣歹"，在執行寫入=以憶 會有由不穩定位元產生之漏電流影響陣列之情形發生 因此，當上述之陣列中有一不穩定位元產生二 (Leak Current)時，此漏電流並不會影響到其他之記^ 格，此時若要執行寫入（Program)動作，則不須將記憶1各 原本的資料抹除（Erase)，即可執行寫入新的資料，^以 可以節省許多抹除時間，此為本發明堆疊

陣列之一優點。 门D己隐體 第3圖是本發明的堆疊閘極快閃記憶體裝置電路圖， 依照本發明一較佳實施例。以下，請參照第3圖。

在第3圖中，繪示第2圖中之堆疊閘極快閃記憶體陣列 20 0之應用方法與裝置。在一記憶體裝置3〇〇中，對所有堆 疊閘極快閃記憶體陣列2 〇 〇之位元線路組及字元線路組， 個別均需一組位元線解碼器（Bit Une Decoders)302，以 及一組字元線解碼器（Word Line DeC〇derS)304。位元線 解碼器3 0 2，用以耦接一位元信號BLS，解碼後經由複數條 位元線BL0到BL2M-1 -1其中之一，輸出一位元對選擇信 號。字元線解碼器304，用以耦接一字元信號WLS，解碼後 經由複數條字元線WL0到WL2N-1 -1其中之一，輸出一字元 選擇信號。如此，藉由位元線解碼器3 〇 2之位元對選擇信 號’用以選擇堆疊閘極快閃記憶體陣列2〇〇該行其中之 一’並藉由字元線解碼器3〇4之字元選擇信號，選擇堆疊

1221670 五、發明說明（8) 閘極快閃記憶體陣列2〇〇該 堆疊閘極快閃記憶體陣列2 、:之一電晶體，藉以進行 本發明相對於習知之發g之$取與程式化之操作。 302以及半數的字元線解，需要兩倍的位元線解碼器 晶片中所佔的面積小於字04。當位元線解碼器302在 本發明所製造出之記憶體^解碼器304所佔的面積時， 出之記憶體晶片面積。曰曰面積小於由習知技術所製造 如上所述，依照本發明 陣列及裝置，當其陣列中有_扼出之堆疊閘極快閃記憶體 時’此漏電流並不會影響到：：J:=產生-漏電流 寫入動作，則不須將記憶格 记隐格，此時若要執行 入新的資料，所以可以；省哞f的資料抹除’即可執行寫 疊閘極快閃記憶體陣列之一優=抹除時間，此為本發明堆 另外，對本發明之堆疊閘極快閃 線解碼器以及字元線解碼器，相對ju;置，之位元 線路解碼器在晶片二元ϊ路解碼器。當位元 的面積時，本發明所製造出之記：：：=:解碼器所佔 閃記憶體陣列之另一優點。檟此為本發明堆疊閘極快 以FF 2 ί t發明已以一較佳實施例揭露如上，秋其戈北 以限疋本發明，任何熟習此技藝者，二其並非用 護範圍當視後附之申：二，因此本發明之保 无了 I甲％專利靶圍所界定者為準。 l〇613twf.ptd 第13頁 1221670 圖式簡單說明 圖式簡單說明 第1圖是習知的堆疊閘極快閃記憶體陣列電路圖； 第2圖是本發明的堆疊閘極快閃記憶體陣列電路圖 依照本發明一較佳實施例；以及 第3圖是本發明的堆疊閘極快閃記憶體裝置電路圖 依照本發明一較佳實施例。 圖式標記說明： 102、104、106、204 記憶格 2 0 2獨立之電晶體組 2 0 0 堆疊閘極快閃記憶體陣列 3 0 0 堆疊閘極快閃記憶體裝置 302 304 解碼器 BL位元線 WL 字元線 BLS位元信號 WLS 字元信號

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Claims (1)

1. 六、申請專利範圍 • 種堆疊閘極快閃記憶體陣列，其包括： 列方，複數個電晶體’該些電晶體係以複數個行與複數個 柏和^排列’其中，在每一該行中之該些電晶體，每兩個 兩該此Γ Γ電晶體為一電晶體對，其中在該電晶體對中之 其中一電晶體之一源/汲極相互耦接，而該電晶體對中之 另外j f该電晶體之另一源/汲極耦接至一第一位元線， 及 Λ電日日體之另一源/汲極麵接至一第二位元線；以 對應於複由數/蜀立電晶體’其中每-該列獨立電晶體係 '該列掘一該行中之該些電晶體對其中之一，其中每 晶體之_ Μ #晶體之一汲/源極耦接到對應於該列獨立雷 其中對雁於=電晶體對之該源/汲極相互耦接之一接點， -該電：體：列獨立電晶體之一的該電晶體對中之其中之 電晶開極輛接到一字元線，而對應於該列^ 电日日體之一的該電晶體對中之其 夕』镯立 線。制之該列獨立電晶體之一閘極耦接到該字元閉 2.複一數種個堆電 體為-電晶體對，其中在該電仃晶中體母兩個相鄰之該些電晶 體：/没極相互耦接’而該電晶體中之兩:些一電晶體之 體之另一源/汲極耦接至—第一 其中之一該電晶 之另一源/汲極耦接至一第_ 二線，另外一該電晶趙 八中所有該些列獨立電晶體

   10613twf.ptd 第15頁 複數個列獨立電晶體，复 '丄 1221670 六、申請專利範圍 原/;及極叙接到一共源極線 係對應於由名P1 ^ ， 母該列獨立電晶體 每-；該些電晶體對其中之-，Λ 電晶體之一的該電晶體對t 丨對f於該列獨立 -、占’其中對應於該列獨立電晶體 接 中之一泫電晶體之一閘極耦接到一 之八 獨=電曰曰體之一的該電晶體對中之其中之另一該電曰曰= 一閘極係經由對應之該列獨立電 日曰_ 元線。 电日日體之一閘極耦接到該字 3 · —種堆疊閘極快閃記憶體裝置，包括·· ώ + 位元線解碼器，用以輕接一位元信號，解竭後經 由複數條~位_元線其中之一輸出—位元對選擇信號；、 一子70線解碼器，用以耦接一字元信號，解碼後經 由複數條字元線其中之一輸出一字元選擇信號； 、 堆疊閘極快閃記憶體陣列，其中包括複數個電晶 體行，每一行中每兩個相鄰之該些電晶體為一電晶體對， 其中在該電晶體對中之兩該些電晶體之一源/汲極相互 接’而該電晶體對中之其中之一該電晶體之另一源/沒極 耦接至一第一位元線，另外一該電晶體之另一源/汲極耦 接至一第二位元線；以及 複數個列獨立電晶體，其中所有該些列獨立電晶體 之一源/汲極耦接到一共源極線路，每一該列獨立電晶體 係對應於由在同一該行中之該些電晶體對其中之一，其中 每一該列獨立電晶體之一汲/源極耦接到對應於該列獨立

   1221670 六、申請專利範圍 電晶體之一的該電晶體對之該源/汲極相互耦接之一接 點，其中對應於該列獨立電晶體之一的該電晶體對中之其 中之一該電晶體之一閘極耦接到一字元線，而對應於該列 獨立電晶體之一的該電晶體對中之其中之另一該電晶體之 一閘極係經由對應之該列獨立電晶體之一閘極耦接到該字 元線，其中 藉由該位元線解碼器之該位元對選擇信號，用以選 擇該些電晶體行其中之一，並藉由該字元線解碼器之該字 元選擇信號選擇該列獨立電晶體其中之一與其對應之該電 晶體對中之其中之一該電晶體，藉以進行該堆疊閘極快閃 記憶體裝置之讀取與程式化之操作。

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