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TWI221295B - Circuit for calibrating output driving of dram and method thereof - Google Patents

Circuit for calibrating output driving of dram and method thereof Download PDF

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TWI221295B
TWI221295B TW092131036A TW92131036A TWI221295B TW I221295 B TWI221295 B TW I221295B TW 092131036 A TW092131036 A TW 092131036A TW 92131036 A TW92131036 A TW 92131036A TW I221295 B TWI221295 B TW I221295B
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Chi Chang
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Description

1221295 五、發明說明（l) 發明所屬之拮術頜娀 本發明是有關於一種動態隨機存取記憶體（D y n a m i c hnd: Access Memory，簡稱DRAM)，且特別是有關於一 種動悲隨機存取記憶體的輸出驅動強度校正電路及方法。 先前技術 ^ 隨著科技的發達，電腦已成為人類生活中不可或缺之 資訊產品，其在工作場所、甚至家庭生活管理等所佔之地 位正與日遽增。
近來，電腦設備在運算速度及資料處理量的演進，可 說是一日千里，因此，在電腦中使用之硬體裝置也隨著快 速地變化。就以電腦使用之記憶體而言，便已由動態隨機 存取記憶體、雙資料率動態隨機存取記憶體（Double Data Rate Dynamic Random Access Memory ，簡稱DDR)，而進 展至操作速率更快之第二代雙資料率動態隨機存取記憶體 (Double Data Rate II Dynamic Random Access M e m o r y，簡稱D D R I I )。在第二代雙資料率動態隨機存取記 憶體之高速率操作（通常為4 0 0 Μ Η z以上）下，為了確保資料 傳輸之完整性，必須應用一校正機制，來校正動態隨機存 取記憶體之輸出驅動強度。
請參考第1圖所示，其為一種習知之動態隨機存取記 憶體與其輸出驅動強度校正電路示意圖。其中動態隨機°存 取記憶體1 2 0包括拉升（p u 1 1 u ρ )驅動輪出1 2 1、拉低（p u ^ ! down)驅動輸出122、及用以調整拉升驅動輸出121與拉低 驅動輸出1 2 2的驅動強度調整邏輯1 2 3。輸出驅動強产#正
11675twf.ptd 第5頁 1221295 五、發明說明（2) 電路1 1 0則應用一控制邏輯1 1 1 、晶片上終端 (On-Die-Termination，簡稱0DT)112 與 113、及校正用之 高增益比較器1 1 4與1 1 5，來對拉升驅動輸出丨2 1與拉低驅 動輸出1 2 2之輸出驅動強度進行校正。另外，圖中記憶體 控制晶片中作為資料輸出（D - 〇 u t)的輸出產生器1 1 6與資料 輸入（D - i η )的輸入比較器1 1 7，在校正時則並未使用。 晶片上終端（〇 D Τ ) 1 1 2與1 1 3的電阻值通常為3 0 0歐姆， 而動悲卩远機存取記憶體1 2 0之拉升驅動輸出1 2 1與拉低驅動 輸出1 2 2的可能值為1 8歐姆加減4歐姆，亦即範圍在1 4歐姆 至2 2歐姆。因此，當進行校正拉升驅動輸出丨2 1時，考慮 要校正拉升驅動輸出1 2 1到1 8歐姆，所以對應的將高增益 比較器1 1 4之一輸入端所接收的參考電壓v〇h設定為 300/(300 + 18)*Vcc，並與高增益比較器114另一輸入點 E (由校正拉升驅動輸出1 2 1與晶片上終端（〇D T ) 1 1 3提供分 壓）比較後，輸出控制訊息C 0 U N Τ P到控制邏輯1 1 1 ，再經由 驅動強度調整邏輯1 2 3調整校正拉升驅動輸出1 2 1 ，以達成 校正之作用。此外由於拉升驅動輸出1 2 1之可能值為1 8歐 姆加減4歐姆，加上晶片上終端（0DT ) 1 1 2與1 1 3為3 0 0歐 姆，因此高增益比較器1 1 4可允許之變動偵測窗 (detection window)落於-4/(300 + 18)至+ 4/ (300 + 18)的範 圍。相同的，當校正拉低驅動輸出1 2 2時，考慮要校正拉 低驅動輸出1 2 2到1 8歐姆，對應的高增益比較器1 1 5之輸入 端上的參考電壓Vol將設定為18/(300 + 18)*Vcc，並與高增 益比較器1 1 5另一輸入點E (由校正拉低驅動輸出1 2 2與晶片
11675twf.ptd 第6頁 1221295
1221295 五、發明說明（4) 值；以及一輸入比較器，一輸入端接收一參考電壓，另一 輸入端連接到該輸出驅動器之輸出端與該動態隨機存取記 憶體，用以產生一比較輸出值，來校正該動態隨機存取記 憶體之輸出驅動強度。 其中，參考電阻例如使用主機板上之一電阻，輸出產 生器與輸入比較器係位於一北橋控制晶片上。輸出產生器 包括一拉升輸出控制器與一拉低輸出控制器。且拉升輸出 控制器可由複數個PMOS電晶體所構成，拉低輸出控制器可 由複數個NMOS電晶體所構成。自動補償控制訊號控制PMOS 電晶體或Ν Μ 0 S電晶體導通之數目產生對應之阻值。另外上 述架構更可包括一控制邏輯，接收該比較輸出值，產生一 控制信號，來調整動態隨機存取記憶體之輸出驅動強度。 本發明另提供一種輸出驅動強度校正方法，使用具用 一校正阻值之一輸出產生器與一輸入比較器，來校正一動 態隨機存取記憶體之輸出驅動強度，該輸入比較器之一輸 入端連接一參考電壓，另一端連接到該動態隨機存取記憶 體與該輸出驅動器，包括下列步驟：首先關閉該輸出產生 器；接著以該輸入比較器所讀取該動態隨機存取記憶體， 產生一輸出值；當該輸出值為一第一固定值時，校正該動 態隨機存取記憶體之一拉低驅動輸出的輸出驅動強度；以 及當該輸出值為一第二固定值時，校正該動態隨機存取記 憶體之一拉升驅動輸出的輸出驅動強度。 上述校正該動態隨機存取記憶體之拉低驅動輸出的程 序包括下列步驟：導通該輸出產生器之拉升輸出控制器；
11675twf.ptd 第8頁 1221295 五、發明說明（5) 以該輸入比較器所讀取該動態隨機存取記憶體，產生一輸 出值；當該輸出值為該第一固定值時，調降該拉低驅動輸 出的輸出驅動強度至該輸出值為該第二固定值時才停止； 以及當該輸出值為該第二固定值時，調增該拉低驅動輸出 的輸出驅動強度至該輸出值為該第一固定值時才停止。 而校正該動態隨機存取記憶體之拉升驅動輸出的程序 包括下列步驟：導通該輸出產生器之拉低輸出控制器；以 該輸入比較器所讀取該動態隨機存取記憶體，產生一輸出 值；當該輸出值為該第二固定值時，調降該拉升驅動輸出 的輸出驅動強度至該輸出值為該第一固定值時才停止；以 及當該輸出值為該第一固定值時，調增該拉升驅動輸出的 輸出驅動強度至該輸出值為該第二固定值時才停止。 由上述之說明中可知，由於本發明所提供之一種動態 隨機存取記憶體之輸出驅動強度校正電路及方法，可直接 應用記憶體控制晶片之輸入比較器，來讀取動態隨機存取 記憶體，以產生之輸出值，而無須外加之高增益比較器， 即可精確地調校動態隨機存取記憶體的輸出驅動強度，故 電路易於製作並易於調校工作之進行。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特以較佳實施例，並配合所附圖式，作詳細 說明如下： 實施方式： 請參考第2圖所示，其為根據本發明較佳實施例之一 種動態隨機存取記憶體與其輸出驅動強度校正電路示意
11675twf.ptd 第9頁 1221295 、發明說明（6) 圖。在進行校正時，我們直接利用作為資料輸入的輪人比 較器2 1 7取代原先第1圖外加之高增益比較器1 1 4與1 1 5，、、>； 使用參考電壓Vref設定為電源電壓Vcc之二分之一，來產I 生'一^ 5買取輸出值Z ’因此不需如弟1圖兩種不同且必須非常 高的準確度之參考電壓Voh與Vol ，可使校正程序更易於: 行，且省略高增益比較器1 1 4與1 1 5亦可大幅降低成本。 如圖所示，此輸出驅動強度校正電路2 1 〇包括··驅動 強度自動補償電路2 1 1、輸出調整邏輯2 1 9及控制邏輯 2 1 8 ’並配合g己憶體控制晶片（例如是晶片組中之北；_ 制晶片）的輸出產生器2 1 6及輸入比較器2 1 7 ，來進行動 隨機存取記憶體2 2 0之輸出驅動強度的調校。其中，動辦恕 隨機存取記憶體2 2 0同樣包括拉升驅動輸出2 2 1、拉低驅"動 輸出2 2 2、及用以調整拉升驅動輸出2 2 1與拉低驅動輸出 2 2 2的驅動強度調整邏輯2 2 3，而圖中所示之晶片上終# (0DT) 212與213於校正程序進行時並無作用，會以、去而 制作切離。 < 田钺 在此實施例中，欲調校之動態隨機存取記憶體22〇 ，升驅動輸出221與拉低驅動輸出22 2之可能值為18歐姆加 減4歐姆，亦即範圍為丨4歐姆至2 2歐姆。因此， 使用主機板上之一18歐姆之參考電&Rc〇mp ’連接2 = 1 強度自動補償電路2 1 1 ，來產生丨8欧M ★ 、、、ww動 一 ώ知、士广k ^ 个度王丄6 &人姆下對應的稷數個位 動補仏控制訊號PU*與DN*到輸出 產生器216接著輸出調整邏輯219再 =T 9輸出 訊號州與刚分別控制輸出產^ ^
1221295 五、發明說明（7) 2 1 4之複數個金氧半電晶體，及輸出產生器2 1 6的拉低輪出 控制# 2 1 5之複數個金氧半電晶體的導通與否（此處分別 以一P型及N型金氧半電晶體來代表），使得輸出產生哭 2 1 6的拉升輸出控制器2 1 4與拉低輸出控制器2 1 5分別所產 生的阻值，調整為與參考電阻R c 〇 m p之阻值相同。因此， 輸出產生器2 1 6的拉升輸出控制器2 1 4與拉低輸出控制器 2 1 5之阻值’可不受製程、電源電壓及溫度變動之影塑。 此外，因輸出產生器21 6本來為資料輸aD_out所\吏 用’在此為由輸出調整邏輯2 1 9控制切換成動態隨機存取 記憶體2 2 0的拉升驅動輸出2 2 1與拉低驅動輸出2 2 2之校正 程序，而利用到輸出產生器2 1 6的拉升輸出控制器2 1 4與拉 低輸出控制器2 1 5。其中作為資料輸出與校正程序不同時 間的切換機制之輸出調整邏輯2 1 9，可透過及閘、反及間 與或閑等簡易邏輯閘來組成。當輸出調整邏輯2丨9切換到 校正程序作用時，接收之自動補償控制訊號pu*與⑽*，來 對應控制拉升輸出控制器2 1 4與拉低輸出控制器2 1 5之導通 與否來調整輸出產生器216之阻值輸出產生器216拉升輸出 控制器2 1 4拉低輸出控制器2 1 5。反之，若輸出調整邏輯 2 1 9切換到資料輸出時，則以輸出調整邏輯2丨9接收輸出資 料D _ 〇 u t ’來控制輸出產生器2 1 6的拉升輸出控制器2 1 4與 拉低輸出控制器2 1 5 ’並進一步作用到輸入比較器2丨7，產 生如1圖之輸入資料（D — i η )。 輸入比較裔2 1 7除作資料輸入使用外（當輸出調整邏輯 2 1 9切換到資料輸出，輸出產生器2丨6接收作資料輸出
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五、發明說明（8) D —out)，再轉變成校正程序下，輸入比較器si?之一 端則連接到參考電壓Vref (設定為電源電壓Vcc之二分^ Λ 一），另一輸入端則由導通之拉升輸出控制器2丨4或: 出控制器21 5與拉低驅動輸出222或拉升驅動輸出221八輸 提供分壓，使得輸入比較器217產生一輸出ζ到控制邏輯。 8，再進一步對控制動態隨機存取記憶體2 2 0之驅動強产 调整邏輯2 2 3 ’輸出產生器2 1 6拉升輸出控制器2 1 4拉低輪 出控制器2 1 5來校正動態隨機存取記憶體2 2 〇的拉升驅動輸 出2 2 1或拉低驅動輸出2 2 2之輸出驅動強度。由於拉升驅動 輸出2 2 1或拉低驅動輸出2 2 2之可能值為丨8歐姆加減4歐 姆’加上拉升輸出控制器2 1 4與拉低輸出控制器2 1 5之阻值 係根據1 8歐姆之參考電阻RC0mp而來，因此使輸入比較器 7可允許之變動偵測窗亦為-4 / ( 1 8 + 1 8 )至+ 4 / ( 1 8 + 1 8 )的 範圍’大幅提高了雜訊容忍度。 請參考第3圖所示為根據本發明較佳實施例之一種輸 出驅動強度校正方法流程圖。當然，在校正程序進行前， 輸出產生器2 1 6的拉升輸出控制器2 1 4與拉低輸出控制器 2 j 5 '阻值，已可藉由驅動強度自動補償電路2丨1外部之丄8 歐姆參考電阻Rcomp，而調整為18歐姆。 _ 在S 3 1 〇步驟中，首先控制輸出調整邏輯2 1 9，以關閉 輸出產生器2 1 6的拉升輸出控制器2 1 4與拉低輸出控制器 & \ ’然後進入S 3 1 5步驟，以經由輸入比較器2 1 7在讀取動 怨^機存取記憶體2 2 0之拉升驅動輸出2 2 1與拉低驅動輸出 2 2 2分壓，與參考電壓Vref比較下，產生輸出值z。
丄“1295
記憶體2 2 0之拉低驅動# j如代表要開始校正動態隨機存取 到S32Q步驟中，導通\* 2 2 2的輸出驅動強度。接著進入 214 ，與拉低驅叙於山輪出產生器216之拉升輸出控制器 於入一 ―動輸出2 2 2作用，然後進入S 3 2 5牛酽 輸入比較器2 1 7產生輪出值ζ。 以b步私，使得 # π ί f出值Z為〇時，代表動態隨機存取記_ #220之h 低驅動輪出2 2 2的輪 心隱體2 2 0之拉 步驟時，妳γ制、羅r 9厂動強度此匕巧，於是進入S330 ：f ^ - - — ； t ： ；；34〇 ； 值ζ便ί!輸才V直Κ為0時，則重㈣30之步驟，直到輸出 220 Ϊ Ϊ 過程。最後，動態隨機存取記憶體 Γ:曰：驅動輸出2 2 2的輸出驅動強纟，就會被調整為所 要的目標值1 8歐姆。 太若是在步驟S 3 2 5，讀取的輸出值Ζ為！時，則代表動態 Ik機存取記憶體2 2 0之拉低驅動輸出2 2 2的輪出動強产 能過低，☆是進入S 3 3 5步驟時，經控制邏^^^/強了 度调整邏輯2 2 3作用，以調整增加動態隨機存取記憶體2 2 〇 之拉低驅動輸出2 2 2的輸出驅動強度。然後，進4 5步 驟，再次地讀取輸出值Z，若輸出值Z仍為丨時，則重複^ S 3 3 5步驟，直到輸出值z轉為〇時才停止校正過程。此時， 動態隨機存取記憶體2 2 0之拉低驅動輸出2 2 2的輸出驅動強 度，就會被調整為所要的目標值1 8歐姆。 反之，當在前述S3 1 5步驟讀取輸出值Z為1時，例如代
第13頁 1221295
表要開始校正動態隨機存取記憶體22〇之拉升驅動 的輸出驅動強度。接著進入到s 3 5 〇步驟中，導通'j 2 1 器2匕之拉低輸出控制器215，然後進入S 3 5 5步驟：以^生 ΐ2 7來產生輸出值Z。當讀取輸出值Z為1時，代二= 巧，取”體m之拉升驅動輸出221的輸出驢 記憶體2 2 0之拉升驅動輪出221的輸出ς : : η巧存取 止校正過程。此時，動能^ 的輸出值2轉變為〇才停 輸出22 i的輸出驅動強度取記^體2 2 0之拉升驅動 歐姆。 就會被調整為所要的目標值1 8 若是在步驟S 3 5 5時，輪屮佶7达。士 存取記憶體2 2 0之拉升驅動輸=為2，則代表動態隨機 低，於是進入S 3 6 5步驟，調整 ^ ^ 士驅動強度可能過 2 2 0之拉升驅動輸出2 2 1的輸出& ^ ^隧機存取記憶體 S3”步驟，以再次地讀動強度。然後，程序進入 〇時，則重複S 3 6 5之步驟/直出到值：出的輸出值Ζ仍為 過程。此時，•態隨機存取;轉為1才停止校正 ^ ^ ^ t ^ ^ ^ 由上述之說明中可知，太鉻日日^ ^ S ^值1 8歐姆 1 ·可直接應用記憶體控制‘ ^具有如Z之優f : 動態隨機存取記憶體之輸出值，A ^入比較器，來頊取 器，故電路易於製作。 無八外加之高增益比較
11675twf.ptd 第14頁 1221295 五、發明說明（11) 2 .由於驅動強度自動補償電路之應用，故輸出產生器 的拉升輸出控制器與拉低輸出控制器之阻值，可不受製 程、電源電壓及溫度變動之影響，而可精確地執行調校。 3·偵測窗之變動範圍提高為-4/(18 + 1 8)至+ 4/(18 + 1 8) 的範圍，使得雜訊容忍度也提高了。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。
11675twf.ptd 第15頁 1221295 圖式簡單說明 第1圖係顯示一種習知之動態隨機存取記憶體之輸出 驅動強度校正電路示意圖； 第2圖係顯示根據本發明較佳實施例之一種動態隨機 存取記憶體之輸出驅動強度校正電路示意圖；以及 第3圖係顯示根據本發明較佳實施例之一種輸出驅動 強度校正方法流程圖。 圖式標示說明：
1 1 0 習知之輸出驅動強度校正電路 1 1 1、2 1 8 控制邏輯 1 1 2 、1 1 3 、2 1 2、2 1 3 晶片上終端 1 1 4、1 1 5 高增益比較器 1 1 6 、2 1 6 輸出產生器 1 1 7、2 1 7 輸入比較器 1 2 0、2 2 0 動態隨機存取記憶體 121 、221 拉升驅動輸出 1 2 2、2 2 2 拉低驅動輸出 1 2 3、2 2 3 驅動強度調整邏輯 2 1 0 輸出驅動強度校正電路 2 1 1 驅動強度自動補償電路 2 1 9 輸出調整邏輯
2 1 4 拉升輸出控制器 2 1 5 拉低輸出控制器 S 3 1 0〜S 3 7 5 流程步驟
11675twf.ptd 第16頁

Claims (1)

1221295 六、申請專利範圍 1. 一種輸出驅動強度校正電路，適用一動態隨機存取 記憶體，包括： 一驅動強度自動補償電路，依據一參考電阻，輸出一 自動補償控制訊號； 一輸出調整邏輯，用以控制接收一資料輸出與該自動 補償控制訊號二者之一，來進行輸出； 一輸出產生器，當接收到該自動補償控制訊號時，產生對 應之一校正阻值；以及 一輸入比較器，一輸入端接收一參考電壓，另一輸入端連 接到該輸出產生器之輸出端與該動態隨機存取記憶體，用 以產生一比較輸出值，來校正該動態隨機存取記憶體之輸 出驅動強度。 2 .如申請專利範圍第1項所述之輸出驅動強度校正電 路，其中該參考電阻係使用主機板上之一電阻。 3. 如申請專利範圍第1項所述之輸出驅動強度校正電 路，其中該輸出產生器與輸入比較器係位於一北橋控制晶 片上。 4. 如申請專利範圍第1項所述之輸出驅動強度校正電 路，其中該輸出產生器包括一拉升輸出控制器與一拉低輸 出控制器。 5 .如申請專利範圍第4項所述之輸出驅動強度校正電 路，其中該拉升輸出控制器係由複數個PMOS電晶體所構 成，該拉低輸出控制器係由複數個Ν Μ 0 S電晶體所構成。 6 .如申請專利範圍第5項所述之輸出驅動強度校正電
11675twf.ptd 第17頁 1221295 六、申請專利範圍 路，其中該輸出產生器根據該自動補償控制訊號，產生對 應之校正阻值，係該自動補償控制訊號控制該些PMOS電晶 體或NMOS電晶體導通之數目產生。 7. 如申請專利範圍第1項所述之輸出驅動強度校正電 路，更包括一控制邏輯，接收該比較輸出值，產生一控制 信號，來調整動態隨機存取記憶體之輸出驅動強度。 8 . —種輸出驅動強度校正方法，使用具有一校正阻值 之一輸出產生器與一輸入比較器，來校正一動態隨機存取 記憶體之輸出驅動強度，該輸入比較器之一輸入端連接一 參考電壓，另一端連接到該動態隨機存取記憶體與該輸出 驅動器，包括下列步驟： 關閉該輸出產生器； 以該輸入比較器所讀取該動態隨機存取記憶體，產生 一輸出值； 當該輸出值為一第一固定值時，校正該動態隨機存取 記憶體之一拉低驅動輸出的輸出驅動強度；以及 當該輸出值為一第二固定值時，校正該動態隨機存取 記憶體之一拉升驅動輸出的輸出驅動強度。 9. 如申請專利範圍第8項所述之輸出驅動強度校正方 法，其中該第一固定值為邏輯0 ，該第二固定值為邏輯1 。 1 0 .如申請專利範圍第8項所述之輸出驅動強度校正方 法，其中校正該動態隨機存取記憶體之拉低驅動輸出的程 序包括下列步驟： 導通該輸出產生器之拉升輸出控制器；
11675twf.ptd 第18頁 1221295 六、申請專利範圍 以該輸入比較器所讀取該動態隨機存取記憶體，產生 一輸出值； 當該輸出值為該第一固定值時，調降該拉低驅動輸出 的輸出驅動強度至該輸出值為該第二固定值時才停止；以 及 當該輸出值為該第二固定值時，調增該拉低驅動輸出 的輸出驅動強度至該輸出值為該第一固定值時才停止。 11 .如申請專利範圍第8項所述之輸出驅動強度校正方 法，其中校正該動態隨機存取記憶體之拉升驅動輸出的程 序包括下列步驟： 導通該輸出產生器之拉低輸出控制器； 以該輸入比較器所讀取該動態隨機存取記憶體，產生 一輸出值； 當該輸出值為該第二固定值時，調降該拉升驅動輸出 的輸出驅動強度至該輸出值為該第一固定值時才停止；以 及 當該輸出值為該第一固定值時，調增該拉升驅動輸出 的輸出驅動強度至該輸出值為該第二固定值時才停止。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI325137B (en) * 2006-12-15 2010-05-21 Realtek Semiconductor Corp Output signal driving circuit and method thereof
TW200912591A (en) * 2007-09-07 2009-03-16 Realtek Semiconductor Corp Calibration device and method for chip output current
US8111564B2 (en) * 2009-01-29 2012-02-07 International Business Machines Corporation Setting controller termination in a memory controller and memory device interface in a communication bus
US8102724B2 (en) * 2009-01-29 2012-01-24 International Business Machines Corporation Setting controller VREF in a memory controller and memory device interface in a communication bus
US7974141B2 (en) * 2009-01-29 2011-07-05 International Business Machines Corporation Setting memory device VREF in a memory controller and memory device interface in a communication bus
US7978538B2 (en) * 2009-01-29 2011-07-12 International Business Machines Corporation Setting memory device termination in a memory device and memory controller interface in a communication bus
US8681571B2 (en) 2010-06-15 2014-03-25 International Business Machines Corporation Training a memory controller and a memory device using multiple read and write operations
US8289784B2 (en) * 2010-06-15 2012-10-16 International Business Machines Corporation Setting a reference voltage in a memory controller trained to a memory device
CN102810003B (zh) * 2011-05-30 2015-02-18 索尼爱立信移动通讯有限公司 驱动强度的控制装置、方法及终端设备
US9653125B2 (en) * 2015-09-10 2017-05-16 Kabushiki Kaisha Toshiba Storage device, memory device and semiconductor device for improving data transfer speeds
US10135430B2 (en) * 2016-01-19 2018-11-20 Texas Instruments Incorporated Adjusting drive strength for driving transistor device
US12437827B2 (en) * 2021-12-29 2025-10-07 Advanced Micro Devices, Inc. DRAM specific interface calibration via programmable training sequences

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445316B1 (en) * 2000-09-29 2002-09-03 Intel Corporation Universal impedance control for wide range loaded signals
TW569534B (en) * 2001-05-15 2004-01-01 Via Tech Inc Data transmission system using differential signals as edge alignment triggering signals and input/output buffers thereof
US6885959B2 (en) * 2002-10-29 2005-04-26 Intel Corporation Circuit and method for calibrating DRAM pullup Ron to pulldown Ron

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