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TW201815078A - 使用校準電路的輸出電路以及包括其的半導體裝置和系統 - Google Patents

使用校準電路的輸出電路以及包括其的半導體裝置和系統 Download PDF

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TW201815078A
TW201815078A TW106128980A TW106128980A TW201815078A TW 201815078 A TW201815078 A TW 201815078A TW 106128980 A TW106128980 A TW 106128980A TW 106128980 A TW106128980 A TW 106128980A TW 201815078 A TW201815078 A TW 201815078A
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李光訓
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Abstract

一種半導體裝置可以包括校準電路和輸出電路。校準電路可以透過執行阻抗校準操作來產生校準碼，並且可以基於校準碼而透過將校準碼的邏輯位準反相或維持來產生校正校準碼。輸出電路可以基於輸入信號和校正校準碼來產生輸出信號。

Description

使用校準電路的輸出電路以及包括其的半導體裝置和系統
總體而言，各種實施例關於一種半導體技術，更具體地，關於一種使用校準電路的輸出電路以及包括其的半導體裝置和系統。
諸如電腦系統的電子裝置可以包括大量的電子組件。電腦系統可以包括很多半導體裝置，所述半導體裝置是基於半導體的電子組件。這種半導體裝置可以同步於時鐘來傳輸數據，並且可以執行串列通信。當半導體裝置工作於低信號電壓和高工作頻率時，電子信號在它們經由信號線傳輸時可以因雜訊的影響而失真，並且彼此通信的半導體裝置之間的阻抗失配可以導致信號失真。
為了避免這種信號失真，半導體裝置可以包括為了信號完整性目的而執行阻抗匹配的晶片內建終端電路。此外，半導體裝置可以為了精確阻抗匹配的目的而根據PVT變化來執行終端電阻的阻抗校準。總體而言，記憶裝置可以耦接到外部參考電阻器，並且透過借助於使用外部參考電阻器而執行校準操作來校準終端電阻的阻抗值。這通常稱作ZQ校準操作。
相關申請案的交叉引用： 本申請案請求於2016年10月5向韓國智慧財產局提交的申請案號為10-2016-0128405的韓國申請案的優先權，其全部內容透過引用併入本文。
在一個實施例中，一種半導體裝置可以包括校準電路和輸出電路。校準電路可以透過執行校準操作來產生阻抗校準碼，並且可以基於校準碼而透過將校準碼的邏輯位準反相或維持來產生校正校準碼。輸出電路可以基於輸入信號和校正校準碼來產生輸出信號。
在一個實施例中，一種半導體裝置可以包括校準器、碼控制器和輸出電路。校準器可以透過執行阻抗校準操作來產生上拉校準碼和下拉校準碼。碼控制器可以透過將上拉校準碼和下拉校準碼之中的至少一種的邏輯位準反相或維持來產生上拉校正校準碼和下拉校正校準碼。輸出電路可以基於輸入信號、上拉校正校準碼和下拉校正校準碼來產生輸出信號。
在下文中，下面將透過實施例的各種示例參照附圖來描述使用校準電路的輸出電路以及包括其的半導體裝置和系統。
圖1是圖示了根據一個實施例的半導體系統1的示例的示圖。在圖1中，根據一個實施例的半導體系統1可以包括第一半導體裝置110和第二半導體裝置120。第一半導體裝置110和第二半導體裝置120可以為彼此通信的電子組件。在一個實施例中，第一半導體裝置110可以為主裝置，而第二半導體裝置120可以為由第一半導體裝置110來控制的從裝置。例如，第一半導體裝置110可以為諸如處理器或控制器的主機裝置，並且可以包括中央處理單元（CPU）、圖形處理單元（GPU）、多媒體處理器（MMP）、數位訊號處理器（DSP）和記憶體控制器之中的一種或多種。此外，可以透過將具有各種功能的各種處理器晶片（諸如應用處理器（AP））集成到單個晶片中而以晶片內建系統的形式來實施第一半導體裝置110。第二半導體裝置120可以為記憶裝置，而該記憶裝置可以包括揮發性記憶體和非揮發性記憶體。揮發性記憶體可以包括靜態RAM（SRAM）、動態RAM（DRAM）或同步DRAM（SDRAM），而非揮發性記憶體可以包括唯讀記憶體（ROM）、可編程ROM（PROM）、電可擦除可編程ROM（EEPROM）、電可編程ROM（EPROM）、快閃記憶體、相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（RRAM）或鐵電RAM（FRAM）。
第一半導體裝置110和第二半導體裝置120可以經由信號傳輸線130彼此耦接。第一半導體裝置110可以包括焊盤111，而焊盤111可以耦接到信號傳輸線130。第二半導體裝置120可以包括焊盤121，而焊盤121可以耦接到信號傳輸線130。這裡，焊盤111和焊盤121是半導體裝置用來提供與外部元件產生電連接的導體部分。信號傳輸線130可以為通道、鏈路或匯流排。雖然信號傳輸線130被圖示成傳輸數據的傳輸線，但是要注意的是實施例不侷限於此，並且信號傳輸線130可以傳輸時鐘信號、命令信號或位址信號。第一半導體裝置110可以包括發送裝置112和接收裝置113。發送裝置112可以產生輸出信號，並經由信號傳輸線130將輸出信號傳輸給第二半導體裝置120。接收裝置113可以接收經由信號傳輸線130而從第二半導體裝置120傳輸來的信號。類似地，第二半導體裝置120可以包括發送裝置122和接收裝置123。發送裝置122可以產生輸出信號，並經由信號傳輸線130將輸出信號傳輸給第一半導體裝置110。接收裝置123可以接收經由信號傳輸線130而從第一半導體裝置110傳輸來的信號。
第一半導體裝置110和第二半導體裝置120還可以包括校準電路114和校準電路124。校準電路114和校準電路124可以使用耦接到其的外部參考電阻器ZQ來執行阻抗校準操作。雖然未圖示，但是校準電路114和校準電路124分別可以經由焊盤耦接到外部參考電阻器ZQ。校準電路114和校準電路124可以經由阻抗校準操作來設置發送裝置112和發送裝置122的電阻值。例如，發送裝置112和發送裝置122的電阻值可以根據阻抗校準操作的結果而設置成60歐姆、120歐姆或240歐姆。校準電路114和校準電路124可以透過使用外部參考電阻器ZQ來產生校準碼。發送裝置112和發送裝置122可以基於校準碼來設置它們的電阻值。
圖2是圖示了根據一個實施例的半導體裝置200的示例的示圖。半導體裝置200可以包括校準電路210和輸出電路220。校準電路210的構思可以應用於圖1中所示的校準電路114和校準電路124之一或二者，而輸出電路220的構思可以應用於圖1中所示的發送裝置112和發送裝置122之一或二者。校準電路210可以透過使用耦接到其的外部參考電阻器ZQ來執行阻抗校準操作。校準電路210可以透過使用外部參考電阻器ZQ來產生校準碼，並且可以基於校準碼來產生校正校準碼CP＜0:n-1＞。校準電路210可以從校準碼產生校正校準碼CP＜0:n-1＞，以使輸出電路220和半導體裝置200中的功率消耗最小化。例如，校準電路210可以基於校準碼而產生校正校準碼CP＜0:n-1＞，以使校正校準碼CP＜0:n-1＞中的邏輯高位元的數量最小化。例如，當校準碼的位元之中的預定數量的位元處於第一位準時，校準電路210可以透過將校準碼反相來產生校正校準碼CP＜0:n-1＞。這裡，第一位準可以為邏輯高位準。相反地，當校準碼的位元之中的第一位準的位元的數量未達到預定數量時，校準電路210可以透過維持校準碼的邏輯位準來產生校正校準碼CP＜0:n-1＞。
輸出電路220可以基於輸入信號IN和校正校準碼CP＜0:n-1＞來產生輸出信號OUT。輸入信號IN可以包括由半導體裝置200的內部電路產生且被傳輸給外部裝置作為輸出信號OUT的某個信號。例如，輸入信號IN和輸出信號OUT中的每個可以包括數據、命令信號、位址信號和/或時鐘信號。輸出電路220可以包括預驅動器221和主驅動器222。預驅動器221可以接收輸入信號IN和校正校準碼CP＜0:n-1＞。預驅動器221可以透過將輸入信號IN與校正校準碼CP＜0:n-1＞組合來產生上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞。上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞中的每個可以包括多個位元。
主驅動器222可以經由焊盤201耦接到信號傳輸線230。主驅動器222可以接收上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞。主驅動器222的電阻值可以基於上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞來設置。主驅動器222可以基於上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞來產生輸出信號OUT。主驅動器222可以基於上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞來驅動焊盤201和信號傳輸線230。信號傳輸線230可以被主驅動器222驅動成與輸入信號IN相對應的位準。
圖3是圖示了圖2中所示的校準電路210的示例的示圖。在圖3中，校準電路210可以包括校準器310和碼控制器320。校準器310可以耦接到外部參考電阻器ZQ，並且產生校準碼ZP＜0:n-1＞。正如之後將會描述到的，校準碼ZP＜0:n-1＞可以包括上拉校準碼和下拉校準碼。碼控制器320可以接收校準碼ZP＜0:n-1＞，並且基於校準碼ZP＜0:n-1＞來產生校正校準碼CP＜0:n-1＞。校正校準碼CP＜0:n-1＞可以包括上拉校正校準碼和下拉校正校準碼。
碼控制器320可以基於校準碼ZP＜0:n-1＞來產生校正校準碼CP＜0:n-1＞。碼控制器320可以透過將校準碼ZP＜0:n-1＞反相來產生校正校準碼CP＜0:n-1＞，或者可以透過維持校準碼ZP＜0:n-1＞的邏輯位準來產生校正校準碼CP＜0:n-1＞。當校準碼ZP＜0:n-1＞的位元之中的預定數量的位元處於第一位準時，碼控制器320可以透過將校準碼ZP＜0:n-1＞反相來產生校正校準碼CP＜0:n-1＞。當校準碼ZP＜0:n-1＞的位元之中的第一位準的位元的數量未達到預定數量時，碼控制器320可以透過維持校準碼ZP＜0:n-1＞的邏輯位準來產生校正校準碼CP＜0:n-1＞。
在圖3中，碼控制器320可以包括碼判定電路321和碼輸出電路322。碼判定電路321可以接收校準碼ZP＜0:n-1＞，並且基於校準碼ZP＜0:n-1＞來產生反相信號INV。如果校準碼ZP＜0:n-1＞的位元之中的第一位準的位元的數量達到預定數量，則碼判定電路321可以致能反相信號INV。當校準碼ZP＜0:n-1＞的位元之中的第一位準的位元的數量未達到預定數量時，碼判定電路321可以失能反相信號INV。碼判定電路321可以透過對校準碼ZP＜0:n-1＞的預定階位元和比預定階位元低的一個或多個位元執行邏輯操作來產生反相信號INV。這裡，預定階位元可以為處於預定位元階位置的位元。例如，當預定階位元處於第二位準而較低位元處於第一位準時，碼判定電路321可以致能反相信號INV。
碼輸出電路322可以回應於被致能的反相信號INV而透過將校準碼ZP＜0:n-1＞反相來輸出校正校準碼CP＜0:n-1＞。碼輸出電路322可以回應於被失能的反相信號INV而透過維持校準碼ZP＜0:n-1＞的邏輯位準來輸出校正校準碼CP＜0:n-1＞。
圖4是圖示了圖3中所示的碼判定電路321的示例的示圖。在圖4中，碼判定電路321可以包括反相邏輯（inversion logic）401和及（AND）邏輯403。反相邏輯401可以接收校準碼ZP＜0:n-1＞的預定階位元並將預定階位元的邏輯值反相，並且可以輸出特定位元的被反相的邏輯值。反相邏輯401可以包括接收預定階位元的反相器。及邏輯403可以接收反相邏輯401的輸出以及處於比預定階位元低階的位元位置處的全部位元。在一個實施例中，及邏輯403可以接收處於比預定階位元的階高的位元置處的全部位元。及邏輯403可以對反相邏輯401的輸出和處於比預定階位元低階的位元位置處的位元執行「及」運算，並且可以產生反相信號INV。預定階位元可以根據預定數量是什麼來選擇。例如，在校準碼ZP＜0:n-1＞包含四個位元的情況下，預定階位元可以為最高有效位元。當預定階位元為最高有效位元時，反相邏輯401可以接收校準碼ZP＜0:3＞的最高有效位元ZP＜3＞，而及邏輯403可以接收反相邏輯401的輸出以及處於比最高有效位元ZP＜3＞低階的位元置處的位元ZP＜0＞、位元ZP＜1＞和位元ZP＜2＞。例如，當校準碼ZP＜0:3＞為「0,1,1,1」時，碼判定電路321可以致能反相信號INV。當校準碼ZP＜0：3＞為「0,0,1,1」或「0,0,0,1」時，碼判定電路321可以失能反相信號INV。碼判定電路321可以以使校準碼ZP＜0:3＞的位元之中的第一位準位元的數量最小化的方式來產生反相信號INV。具體地，在碼判定電路321在校準碼ZP＜0:3＞為「1,1,1,1」時將校準碼ZP＜0:3＞反相的情況下，因為校正校準碼CP＜0:3＞具有值「0,0,0,0」，所以主驅動器222的電阻值可以不被設置。因此，接收預定階位元ZP＜3＞的反相邏輯401在預定階位元ZP＜3＞的值處於第一位準時可以失能反相信號INV。
圖5是圖示了圖3中所示的碼輸出電路322的示例的示圖。在圖5，碼輸出電路322可以包括接收校準碼ZP＜0:n-1＞的各個位元的多個反相器和多個傳輸閘。類似於圖4，將討論具有四個位元的校準碼ZP＜0:n-1＞的示例。第一反相器501、第二反相器503、第三反相器505和第四反相器507可以回應於被致能的反相信號INV而將校準碼ZP＜0:3＞的各個位元反相，並且輸出結果信號。第一傳輸閘502、第二傳輸閘504、第三傳輸閘506和第四傳輸閘508可以回應於被失能的反相信號INV而不將校準碼ZP＜0:3＞的各個位元反相，並且可以輸出結果信號。當反相信號INV被致能時，第一反相器501、第二反相器503、第三反相器505至第四反相器507、、可以導通，而第一傳輸閘502、第二傳輸閘504、第三傳輸閘506至第四傳輸閘508可以關斷。相應地，校準碼ZP＜0:3＞可以經由第一反相器501、第二反相器503、第三反相器505至第四反相器507而被反相，並且被反相的校準碼可以被輸出為校正校準碼CP＜0:3＞。當反相信號INV被失能時，第一反相器501、第二反相器503、第三反相器505至第四反相器507可以關斷，而第一傳輸閘502、第二傳輸閘504、第三傳輸閘506至第四傳輸閘508可以導通。相應地，校準碼ZP＜0:3＞可以在維持其邏輯位準的同時經由第一傳輸閘502、第二傳輸閘504、第三傳輸閘506至第四傳輸閘508輸出，而校準碼ZP＜0:3＞可以原樣輸出為校正校準碼CP＜0:3＞。
圖6a至圖6c是圖示了根據實施例的校準電路600A、校準電路600B和校準電路600C的示例的示圖。圖6a至圖6c中所示的每個校準電路600A、校準電路600B或校準電路600C的構思可以應用於圖2中所示的校準電路210。校準碼ZP＜0:n-1＞可以包括上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞。校正校準碼CP＜0:n-1＞可以包括上拉校正校準碼CPU＜0:n-1＞和下拉校正校準碼CPD＜0:n-1＞。在圖6a中，校準電路600A可以包括校準器610A、上拉碼控制器621A和下拉碼控制器622A。校準器610A可以耦接到外部參考電阻器ZQ，並且可以產生上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞。校準電路600A可以將上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞二者選擇性地反相。上拉碼控制器621A可以基於上拉校準碼ZPU＜0:n-1＞來產生上拉校正校準碼CPU＜0:n-1＞。例如，上拉碼控制器621A可以透過將上拉校準碼ZPU＜0:n-1＞反相或者透過維持下拉校準碼ZPD＜0:n-1＞的邏輯位準來產生上拉校正校準碼CPU＜0:n-1＞。下拉碼控制器622A可以基於下拉校準碼ZPD＜0:n-1＞來產生下拉校正校準碼CPD＜0:n-1＞。例如，下拉碼控制器622A可以透過將下拉校準碼ZPD＜0:n-1＞反相或者透過維持下拉校準碼ZPD＜0:n-1＞的邏輯位準來產生下拉校正校準碼CPD＜0:n-1＞。上拉碼控制器621A與下拉碼控制器622A可以與圖3至圖5中所示的碼控制器320具有相同的配置，但是其輸入/輸出信號可以變化。由於校準電路600A包括上拉碼控制器621A和下拉碼控制器622A，因此校準電路600A可以將上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞二者選擇性地反相，從而可以使輸出電路220和半導體裝置200中消耗的功率最小化。
在圖6b中，校準電路600B可以包括校準器610B和上拉碼控制器621B。校準電路600B可以僅將在上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞之中的上拉校準碼ZPU＜0:n-1＞選擇性地反相。上拉碼控制器621B可以基於從校準器610B產生的上拉校準碼ZPU＜0:n-1＞來產生上拉校正校準碼CPU＜0:n-1＞。例如，上拉碼控制器621B可以透過將上拉校準碼ZPU＜0:n-1＞反相或者維持下拉校準碼ZPD＜0:n-1＞的邏輯位準來產生上拉校正校準碼CPU＜0:n-1＞。校準電路600B可以將從校準器610B產生的下拉校準碼ZPD＜0:n-1＞提供為下拉校正校準碼CPD＜0:n-1＞。在圖6c中，校準電路600C可以包括校準器610C和下拉碼控制器622C。校準電路600C可以僅將在上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞之中選擇的一種校準碼選擇性地反相。例如，校準電路600C可以僅將下拉校準碼ZPD＜0:n-1＞選擇性地反相。下拉碼控制器622C可以基於從校準器610C產生的下拉校準碼ZPD＜0:n-1＞來產生下拉校正校準碼CPD＜0:n-1＞。例如，下拉碼控制器622C可以透過將下拉校準碼ZPD＜0:n-1＞反相或者透過維持下拉校準碼ZPD＜0:n-1＞的邏輯位準來產生下拉校正校準碼CPD＜0:n-1＞。校準電路600C可以將從校準器610C產生的上拉校準碼ZPU＜0:n-1＞提供為上拉校正校準碼CPU＜0:n-1＞。正如之後將會描述到的，主驅動器222可以包括上拉驅動器和下拉驅動器，以產生輸出信號OUT，並且上拉驅動器和下拉驅動器的電阻可以用作用於半導體裝置200來與外部裝置通信的終端電阻。為了精確地設置用作終端電阻的上拉驅動器和下拉驅動器的電阻值，校準電路600B和校準電路600C可以透過維持被提供用於設置這種上拉驅動器和下拉驅動器（即，用作終端電阻的上拉驅動器和下拉驅動器）中的任意一種驅動器的電阻值的目的的校準碼的邏輯位準來提供校正校準碼。相反地，在設置未用作終端電阻的上拉驅動器和下拉驅動器的電阻值時，可以將被提供用於設置這種上拉驅動器和下拉驅動器（即，未用作終端電阻的上拉驅動器和下拉驅動器）中的任意一種驅動器的電阻值的目的的校準碼選擇性地反相。在使用被反相的校準碼的情況下，可以降低半導體裝置200中消耗的功率。
圖7是圖示了圖2中所示的預驅動器221的示例的示圖。在圖7中，預驅動器221可以包括上拉預驅動器710和下拉預驅動器720。上拉預驅動器710可以基於輸入信號IN和上拉校正校準碼CPU＜0:n-1＞來產生上拉碼PU＜0:n-1＞。下拉預驅動器720可以基於輸入信號IN和下拉校正校準碼CPD＜0:n-1＞來產生下拉碼PD＜0:n-1＞。上拉預驅動器710可以包括多個及閘711, 712, …, 71n。多個及閘711, 712, …, 71n可以分別接收上拉校正校準碼CPU＜0:n-1＞的位元之中的分配給其的位元，並且可以共同地接收輸入信號IN。多個及閘711,712,…,71n可以在輸入信號IN處於第一位準且分配的位元處於第一位準時產生具有第一位準的上拉碼PU＜0:n-1＞。多個及閘711,712,…,71n可以在輸入信號IN處於第二位準或分配的位元處於第二位準時產生具有第二位準的上拉碼PU＜0:n-1＞。第二位準可以為邏輯低位準。
下拉預驅動器720可以包括多個及閘721,722,…,72n以及反相器731。反相器731可以將輸入信號IN反相並輸出結果信號。多個及閘721,722,…,72n可以分別接收下拉校正校準碼CPD＜0:n-1＞的位元之中的分配給其的位元，並且可以共同地接收輸入信號IN的反相信號。多個及閘721,722,…,72n可以在輸入信號IN處於第二位準而分配的位元處於第一位準時產生具有第一位準的下拉碼PD＜0:n-1＞。多個及閘721,722,…,72n可以在輸入信號IN處於第一位準或分配的位元處於第二位準時產生具有第二位準的下拉碼PD＜0:n-1＞。
圖8是圖示了圖2中所示的主驅動器222的示例的示圖。在圖8中，主驅動器222可以包括上拉驅動器810和下拉驅動器820。上拉驅動器810可以耦接在第一電壓VH的電壓供應端子與輸出節點ON之間。第一電壓VH可以為諸如主驅動器222的電源電壓的高電壓。輸出節點ON可以耦接到焊盤201和信號傳輸線230。上拉驅動器810可以回應於上拉碼PU＜0:n-1＞而設置其電阻值。上拉驅動器810可以回應於上拉碼PU＜0:n-1＞而將輸出節點ON處的電壓位準調到第一電壓VH。下拉驅動器820可以耦接在輸出節點ON與第二電壓VL的電壓供應端子之間。第二電壓VL可以為諸如接地電壓的低電壓。下拉驅動器820可以回應於下拉碼PD＜0:n-1＞而設置其電阻值。下拉驅動器820可以回應於下拉碼PD＜0:n-1＞而將輸出節點ON處的電壓位準調低到第二電壓VL。上拉驅動器810和下拉驅動器820可以透過增加或減小輸出節點ON處的電壓來產生輸出信號OUT。
上拉驅動器810可以包括多個電晶體811,812,813,…,81n。多個電晶體811,812,813,…,81n可以為N通道MOS電晶體。然而，多個電晶體811,812,813,…,81n可以為P通道MOS電晶體。上拉驅動器810可以包括電晶體，所述電晶體的數量與上拉校正校準碼CPU＜0:n-1＞和上拉碼PU＜0:n-1＞之中的每個的位元的數量相對應。第一電晶體811可以具有接收上拉碼PU＜0＞的閘極、耦接到第一電壓VH的電壓供應端子的汲極以及耦接到輸出節點ON的源極。第二電晶體812可以具有接收上拉碼PU＜1＞的閘極、耦接到第一電壓VH的電壓供應端子的汲極以及耦接到輸出節點ON的源極。第三電晶體813可以具有接收上拉碼PU＜2＞的閘極、耦接到第一電壓VH的電壓供應端子的汲極以及耦接到輸出節點ON的源極。第n電晶體81n可以具有接收上拉碼PU＜n-1＞的閘極、與第一電壓VH的端子耦接的汲極以及與輸出節點ON耦接的源極。第一電晶體、第二電晶體812、第三電晶體813、…至第n電晶體81n可以具有不同的導通電阻值。例如，第一電晶體811可以具有最大的導通電阻值，而第二電晶體812、第三電晶體813、…到第n電晶體81n可以具有依序地減小的導通電阻值。換言之，第n電晶體81n可以具有最大的電流驅動力，而第（n-1）電晶體81(n-1) 、第三電晶體813、第二電晶體812、…到第一電晶體 811可以具有依序地減小的電流驅動力。
下拉驅動器820可以包括多個電晶體821,822,823,…,82n。多個電晶體821,822,823,…,82n可以為N通道MOS電晶體。然而，多個電晶體821,822,823,…,82n可以為P通道MOS電晶體。下拉驅動器820可以包括電晶體，所述電晶體的數量與下拉校正校準碼CPD＜0:n-1＞和下拉碼PD＜0:n-1＞之中的每個的位元的數量相對應。第一電晶體821可以具有接收下拉碼PD＜0＞的閘極、耦接到輸出節點ON的汲極以及耦接到第二電壓VL的電壓供應端子的源極。第二電晶體822可以具有接收下拉碼PD＜1＞的閘極、耦接到輸出節點ON的汲極以及耦接到第二電壓VL的電壓供應端子的源極。第三電晶體823可以具有接收下拉碼PD＜2＞的閘極、耦接到輸出節點ON的汲極以及耦接到第二電壓VL的電壓供應端子的源極。第n電晶體82n可以具有接收下拉碼PD＜n-1＞的閘極、耦接到輸出節點ON的汲極以及耦接到第二電壓VL的電壓供應端子的源極。第一電晶體821、第二電晶體822、第三電晶體823、…到第n電晶體82n可以具有不同的導通電阻值。例如，第一電晶體821可以具有最大的導通電阻值，而第二電晶體822、第三電晶體823、…到第n電晶體82n可以具有依序地減小的導通電阻值。
下面將參照圖2至圖8來描述根據一個實施例的半導體裝置200的操作。校準電路210可以透過耦接到外部參考電阻器ZQ來執行阻抗校準操作。校準電路210可以經由阻抗校準操作來產生上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞。這裡，將討論上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞的值為「0,1,1,1」的示例。當上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞之中的每個具有四個位元時，上拉驅動器810和下拉驅動器820之中的每個可以具有四個電晶體。當上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞基於上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞而產生時，組成上拉驅動器810的四個電晶體中的三個電晶體可以導通，或者組成下拉驅動器820的四個電晶體中的三個電晶體可以導通。因此，當更大數量的電晶體導通時，輸出電路220和半導體裝置200所消耗的功率會增加。在本公開的一個實施例中，當上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞的位元之中的至少預定數量的位元具有第一位準時，碼控制器320可以將上拉校準碼ZPU＜0:n-1＞和下拉校準碼ZPD＜0:n-1＞反相。
當圖6a中所示的校準電路600A被應用作為校準電路210時，上拉碼控制器621A可以將上拉校準碼ZPU＜0:n-1＞反相，並產生具有值「1,0,0,0」的上拉校正校準碼CPU＜0:n-1＞。此外，下拉碼控制器622A可以將下拉校準碼ZPD＜0:n-1＞反相，並產生具有值「1,0,0,0」的下拉校正校準碼CPD＜0:n-1＞。在上拉碼PU＜0:n-1＞和下拉碼PD＜0:n-1＞基於上拉校正校準碼CPU＜0:n-1＞和下拉校正校準碼CPD＜0:n-1＞而產生的情況下，組成上拉驅動器810的四個電晶體中的僅一個電晶體可以導通，或者組成下拉驅動器820的四個電晶體中的僅一個電晶體可以導通。因此，可以減少要被校正校準碼CP＜0:n-1＞導通的電晶體的數量，並且可以顯著降低輸出電路220和半導體裝置200所消耗的功率。
如上所述，組成上拉驅動器810和下拉驅動器820之中的每個的電晶體可以具有不同的導通電阻值。因此，在回應於上拉碼PU＜0:n-1＞或下拉碼PD＜0:n-1＞的三個較低位元而導通三個電晶體時設置的電阻值與在回應於上拉碼PU＜0:n-1＞或下拉碼PD＜0:n-1＞的最高有效位元而導通一個電晶體時設置的電阻值之間可以存在差異。然而，由於接收上拉碼PU＜0:n-1＞或下拉碼PD＜0:n-1＞的較高位元的電晶體的導通電阻值小於接收上拉碼PU＜0:n-1＞或下拉碼PD＜0:n-1＞的較低位元的電晶體的導通電阻值，因此可以使電阻值的差異最小化。當需要精確的電阻值設置來將上拉驅動器810或下拉驅動器820用作終端電阻器時，類似於圖6b和圖6c中所示的校準電路600B和校準電路600C，可以使用上拉碼控制器621B和下拉碼控制器622C之中的任意一種，並且可以依照原來狀態使用上拉校準碼ZPU＜0:n-1＞或下拉校準碼ZPD＜0:n-1＞，而不將信號極性反相。雖然以上描述了預定階位元對應於最高有效位元，但是要注意的是本公開不侷限於此。校準碼ZP＜0:n-1＞可以具有至少五個位元，並且任何位元都可以為預定階位元。根據組成上拉驅動器810和下拉驅動器820的電晶體的電阻值，可以將低位元而非高位元確定為預定階位元。
雖然以上已經描述了各種實施例，但是本領域技術人員將理解的是，所描述的實施例僅作為示例。相應地，本文中所描述的使用校準電路的輸出電路以及包括其的半導體裝置和系統不應當基於所描述的實施例來限制。
1‧‧‧半導體系統
110‧‧‧第一半導體裝置
111‧‧‧焊盤
112‧‧‧發送裝置
113‧‧‧接收裝置
114‧‧‧校準電路
120‧‧‧第二半導體裝置
121‧‧‧焊盤
122‧‧‧發送裝置
123‧‧‧接收裝置
124‧‧‧校準電路
130‧‧‧信號傳輸線
200‧‧‧半導體裝置
201‧‧‧焊盤
210‧‧‧校準電路
220‧‧‧輸出電路
221‧‧‧預驅動器
222‧‧‧主驅動器
230‧‧‧信號傳輸線
310‧‧‧校準器
320‧‧‧碼控制器
321‧‧‧碼判定電路
322‧‧‧碼輸出電路
401‧‧‧反相邏輯
403‧‧‧及邏輯
501‧‧‧第一反相器
502‧‧‧第一傳輸閘
503‧‧‧第二反相器
504‧‧‧第二傳輸閘
505‧‧‧第三反相器
506‧‧‧第三傳輸閘
507‧‧‧第四反相器
508‧‧‧第四傳輸閘
600A‧‧‧校準電路
610A‧‧‧校準器
621A‧‧‧上拉碼控制器
622A‧‧‧下拉碼控制器
600B‧‧‧校準電路
610B‧‧‧校準器
621B‧‧‧上拉碼控制器
600C‧‧‧校準電路
610C‧‧‧校準器
622C‧‧‧下拉碼控制器
710‧‧‧上拉預驅動器
711~71n‧‧‧及閘
720‧‧‧下拉預驅動器
731‧‧‧反相器
721~72n‧‧‧及閘
810‧‧‧上拉驅動器
811~81n‧‧‧電晶體
820‧‧‧下拉驅動器
821~82n‧‧‧電晶體
CP＜0:n-1＞‧‧‧校正校準碼
CPD＜0:n-1＞‧‧‧下拉校正校準碼
CPU＜0:n-1＞‧‧‧上拉校正校準碼
IN‧‧‧輸入信號
INV‧‧‧反相信號
ON‧‧‧輸出節點
OUT‧‧‧輸出信號
PD＜0:n-1＞‧‧‧下拉碼
PU＜0:n-1＞‧‧‧上拉碼
RX‧‧‧接收端
TX‧‧‧發送端
VH‧‧‧第一電壓
VL‧‧‧第二電壓
ZP＜0＞~ZP＜3＞‧‧‧位元
ZP＜0:n-1＞‧‧‧校準碼
ZPD＜0:n-1＞‧‧‧下拉校準碼
ZPU＜0:n-1＞‧‧‧上拉校準碼
ZQ‧‧‧外部參考電阻器
圖1是圖示了根據一個實施例的系統的示例的示圖。 圖2是圖示了根據一個實施例的半導體裝置的示例的示圖。 圖3是圖示了圖2中所示的校準電路的示例的示圖。 圖4是圖示了圖3中所示的碼判定電路的示例的示圖。 圖5是圖示了圖3中所示的碼輸出電路的示例的示圖。 圖6a、圖6b和圖6c是圖示了根據實施例的校準電路的示例的示圖。 圖7是圖示了圖2中所示的預驅動器的示例的示圖。 圖8是圖示了圖2中所示的主驅動器的示例的示圖。
無

Claims (17)

  1. 一種半導體裝置，包括： 校準電路，其被配置成透過執行阻抗校準操作來產生校準碼，校準電路被配置成基於校準碼透過將校準碼的邏輯位準反相或維持來產生校正校準碼；以及 輸出電路，其被配置成基於輸入信號和校正校準碼來產生輸出信號。
  2. 如請求項1所述的半導體裝置，其中，校準電路包括： 校準器，其被配置成透過使用外部參考電阻器來產生校準碼；以及 碼控制器，其被配置成基於校準碼的位元之中的預定數量的位元是否處於第一位準的判定而透過將校準碼的邏輯位準反相或維持來產生校正校準碼。
  3. 如請求項2所述的半導體裝置，其中，碼控制器包括： 碼判定電路，其被配置成在校準碼的位元之中的預定數量的位元處於第一位準時致能反相信號，碼判定電路被配置成在校準碼的第一位準的位元的數量小於預定數量時失能反相信號；以及 碼輸出電路，其被配置成基於被致能的反相信號而透過將校準碼反相來產生校正校準碼，碼輸出電路被配置成基於被失能的反相信號而將校準碼提供為校正校準碼。
  4. 如請求項3所述的半導體裝置，其中，碼判定電路透過對預定階位元和處於比預定階位元低階的位元位置處的一個或多個位元執行邏輯運算來產生反相信號。
  5. 如請求項4所述的半導體裝置，其中，碼判定電路在預定階位元處於第二位準並且處於比預定階位元低階的位元位置處的一個或多個位元處於第一位準時致能反相信號。
  6. 如請求項4所述的半導體裝置，其中，碼判定電路在預定階位元處於第一位準時失能反相信號。
  7. 如請求項3所述的半導體裝置，其中，碼判定電路包括： 反相邏輯，其被配置成將校準碼中的預定階位元反相；以及 及邏輯，其被配置成對反相邏輯的輸出和處於比預定階位元低階的位元位置處的一個或多個位元執行及運算，及邏輯產生反相信號。
  8. 如請求項1所述的半導體裝置，其中，輸出電路包括： 預驅動器，其被配置成基於輸入信號和校正校準碼來產生上拉碼和下拉碼；以及 主驅動器，其被配置成基於上拉碼和下拉碼來產生輸出信號。
  9. 如請求項8所述的半導體裝置，其中，主驅動器包括： 上拉驅動器，其被配置成基於上拉碼來設置其電阻值，並且將輸出節點驅動至第一電壓；以及 下拉驅動器，其被配置成基於下拉碼來設置其電阻值，並且將輸出節點驅動至第二電壓。
  10. 一種半導體裝置，包括： 校準器，其被配置成透過執行阻抗校準操作來產生上拉校準碼和下拉校準碼； 碼控制器，其被配置成透過將上拉校準碼和下拉校準碼之中的至少一種的邏輯位準反相或維持來產生上拉校正校準碼和下拉校正校準碼；以及 輸出電路，其被配置成基於輸入信號、上拉校正校準碼和下拉校正校準碼來產生輸出信號。
  11. 如請求項10所述的半導體裝置，其中，碼控制器包括： 上拉碼控制器，其被配置成基於上拉校準碼而透過將上拉校準碼的邏輯位準反相或維持來產生上拉校正校準碼；以及 下拉碼控制器，其被配置成基於下拉校準碼而透過將下拉校準碼的邏輯位準反相或維持來產生下拉校正校準碼。
  12. 如請求項10所述的半導體裝置，其中，碼控制器包括上拉碼控制器，上拉碼控制器被配置成基於上拉校準碼而透過將上拉校準碼的邏輯位準反相或維持來產生上拉校正校準碼，並且其中，下拉校準碼被提供為下拉校正校準碼。
  13. 如請求項10所述的半導體裝置，其中，碼控制器包括下拉碼控制器，下拉碼控制器被配置成基於下拉校準碼而透過將下拉校準碼的邏輯位準反相或維持來產生下拉校正校準碼，並且其中，上拉校準碼被提供為上拉校正校準碼。
  14. 如請求項11所述的半導體裝置，其中，上拉碼控制器包括： 碼判定電路，其被配置成在上拉校準碼的位元之中的預定數量的位元處於第一位準時致能反相信號，碼判定電路被配置成在上拉校準碼的第一位準的位元的數量小於預定數量時失能反相信號；以及 碼輸出電路，其被配置成基於被致能的反相信號而透過將上拉校準碼反相來產生上拉校正校準碼，碼輸出電路被配置成基於被失能的反相信號而將上拉校準碼提供為上拉校正校準碼。
  15. 如請求項11所述的半導體裝置，其中，下拉碼控制器包括： 碼判定電路，其被配置成在下拉校準碼的位元之中的預定數量的位元處於第一位準時致能反相信號，碼判定電路被配置成在下拉校準碼的第一位準的位元的數量小於預定數量時失能反相信號；以及 碼輸出電路，其被配置成基於被致能的反相信號而透過將下拉校準碼反相來產生下拉校正校準碼，碼輸出電路被配置成基於被失能的反相信號而將下拉校準碼提供為下拉校正校準碼。
  16. 如請求項10所述的半導體裝置，其中，輸出電路包括： 預驅動器，其被配置成基於輸入信號、上拉校正校準碼和下拉校正校準碼來產生上拉碼和下拉碼；以及 主驅動器，其被配置成基於上拉碼和下拉碼來產生輸出信號。
  17. 如請求項16所述的半導體裝置，其中，主驅動器包括： 上拉驅動器，其被配置成基於上拉碼來設置其電阻值，上拉驅動器被配置成將輸出節點驅動至第一電壓；以及 下拉驅動器，其被配置成基於下拉碼來設置其電阻值，下拉驅動器被配置成將輸出節點驅動至第二電壓。
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