TWI220301B - Method for manufacturing embedded non-volatile memory with two polysilicon layers - Google Patents
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Description
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【發明所屬之技術領域] 本發明是有關於一種具有微小臨界尺度之非揮發性記 憶體的製造方法，且特別是有關於一種適用於複合式積體 電路的嵌入式記憶體之製造方法。 、一 【先前技術】 隨著積體電路之製造技術的增進，位於積體電路上元 件的尺寸亦逐漸減小，且單一晶片上之功能的整合程度也 逐漸增高。因此，此間便有許多含有邏輯功能元件的^入 式非揮發性圮憶體之晶片’例如記憶體控制器（fflem〇ry controllers)、通用處理器（generai—pUrp〇se processors)、輸入 / 輸出介面邏輯（input/〇utput interface logic)、專用邏輯（dedicated logic) ' 數位 A號處理器（digital signal processors)，以及各種具 有其他功能之晶片等的設計。 目前具有微小尺度的複合式積體電路在設計及製程 上，均仍存有一些問題尚待解決。例如，當擴散導體的* 度越小時，則導體的電阻越大。因此，為了解決這樣的^ 題’通常會使用習知的自動對準矽化金屬技術 (sal icide)，亦即在擴散導體的表面形成一高導電層以 低擴散導體的電阻值。例如，利用例如是矽化鈦 (titanium si licide)等的矽化物（siHcide)等，在自 對準矽化金屬技術的自動對準沈積步驟中形成一薄膜於 散導體的表面。然而，應用自動對準矽化金屬技術時，' ^ 1220301
五、發明說明（2) 某些形成高密度記憶體的製程並不相容。 例如，在自動對準矽化金屬技術於形成間隙壁步驟 中’間隙壁係用來作為罩幕使用。此形成間隙壁^ ^程包 括蝕刻的步驟，通常係採用電漿來進行薄膜侵蝕的乾飯^ 方式。然而，此回蝕的步驟可能破壞此石夕質基板的表面二 而造成基板表面損害導致漏電現象的產生。此漏電現象將 會造成記憶體之軟電崩潰的現象，尤其對於高密声卞拾鍊 陣列的影響將會特別嚴重。 '
另外，當元件越小，通道的長度亦將隨之縮短。因 此’電晶體的操作速率將會加快，而各種因通道長度的變 小所衍生的問題便會一一發生。此稱之為短通道效應 (short channel effect)。但是，現今的氧化作用及高溫 熱流法植入摻質（dopants)，造成的擴散並不能有效地縮 短電晶體的通道。此現象稱為熱增強擴散現象（thermal ly enhanced diffusion)及氧化增強現象（oxidation enhanced diffusion) ° 【發明内容】 有鑑於此’本發明的目的就是在提供一種能夠適於製 造南密度非揮發性記憶體與高等周邊邏輯電路的製造方 法。此製造方法可以減少或避免因製造微小臨界尺度之元 件所衍生的諸多問題，例如短通道效應、因氧化作用破壞 造成的軟性電崩潰效應，以及窄擴散導體的高電阻等問 題。 ’、
TW0733F(旺宏）.ptd 第7頁 1220301 五、發明說明（3) 根據上述目的，本發明提出一種使用二多晶矽層，以 製造如罩幕式唯讀記憶體（mask ROM)或S0N0S記憶體 (S0N0S memory)等高密度非揮發性記憶體的製造方法。此 些南禮度非揮發性記憶體與高等周邊邏輯元件（a(jvanced peripheral logic)統合形成於單一晶片上。本發明中之 實施例係提供一種於基板上製造積體電路之方法。此積體 電路包括位在基板上之一陣列區域中的非揮發性記憶體以 及一位在基板上之一非陣列區域中的其他電路。此製造方 法係包括下列步驟： 首先 電層。然 多晶秒層 多晶秒層 向之多條 層，以形 位於此些 多個閘極 晶矽層與 的垂直於 電層上之 子元線方 極電極之 接著，平 此特定高 ’在基板 後，在基 於閘極介 上方。之 線’並於 成多條線 線結構上 電極，其 氮化矽層 字元線方 多個非覆 向之此些 間，以填 坦化陣列 度係可暴 之陣列區 板之陣列 電層上方 後’定義 陣列區域 結構。然 方之多條 中，此些 。接著， 向之線條 盖區域的 線條。然 充介於此 區域與非 露出氮化 域與非 區域與 。接著 位於陣 中蝕刻 後，定 線，並 閘極電 佈植摻 ’其中 方式值 陣列區域形成一閘極介 非陣列區域，覆蓋第一 ，覆蓋氮化矽層於第一 列區域中且沿字
氮化石夕層與第 義垂直於 餘刻此些 極係包括 夤入基板 ’摻質係 入。之後 後，彡儿積一介電 些閘極電極之間 陣列區域至一特 石夕層與介於此4b 字元線 線結構 餘留之 之陣列 以穿透 ，去除 材料於 的多個 定高度 閘極電 元線方 多晶♦ 方向且 以形成 第一多 區域中 閘極介 垂直於 此些閘 間隙。 ’且於 極之間
五、發明說明（4) 的多個間隙中的介電 與閘極電極上之氮化欲爲。後，去除位於非陣列區域上 介於此也閘極電二f二而留下餘留之第一多晶石夕層與 覆蓋第的多個間隙中的介電㈣。然後， 電極之間的複數個間隙φ沾ί —夕晶矽層與介於此些閘極 ΐ曰列區域之此些閘極電極上方，且，定義多個 晶；ί =非陣列區域中，再依據此些字元線與此歧電 後體第一多晶石夕層與第二多晶石夕層。： 中 後 極。铁後^ ^1陣列區域’以形成多個源極與多個沒 ::灸，形成自動對準石夕化物於此些源極與此些沒極 ^，塗佈介電層於陣列區域與非陣列區域上方。最 塗佈經定義之金屬層於介電層上方。 約物言’於各種實施例中’沉積之多晶石夕層的厚度 ^3 〇埃（angstr〇ms)，或其厚度範圍約在2〇〇埃至45〇 厘θ 。而沈積之氮化矽層的厚度則亦約為3 〇 〇埃，或直 ^範圍亦約在200埃至450埃之間。且，沈積第二多晶矽 s 、厚度約為1500埃，或其厚度範圍約在13〇〇埃至16〇〇埃 之間。 本發明之實施例包括應用所謂的輕摻質汲極 (ll^htly doped drain，LDD)技術以改善電晶體效能， 特別疋針對周邊電路而言。在應用輕摻質汲極技術中，在 非陣列區域植入摻質以形成汲極和源極區域的方法包括： ^準電晶體閘極構造，植入第一摻質、在電晶體閘極構造 形成間隙壁以及對準間隙壁植入第二摻質等步驟。以氮
TW0733F(旺宏）ptd 第9頁 1220301 五、發明說明（5) 化石夕形成間隙壁’目的是為了要增進回蝕之選擇性。然 而’亦可採用其他具有能增進蝕刻選擇性之物質來形成間 隙土以用來在自動對準石夕化金屬技術（s e 1 f a 1 i g n e d silicide ’salicide)步驟中作為罩幕使用，以減少矽質 基板表面的破壞而導致漏電現象的發生。 本發明之實施例中，沈積介電材料於閘極介電層上以 填f線結構間之間隙後，再施以平坦化之過程，包括使用 化學氣相沈積法（chemical vapor dep〇siti〇n，CVD)、 電漿化學氣相沈積法（Plasma enhance(i CVD)或其他任 何低溫之化學氣相沈積法來進行沈積。而反應器的器壁溫 度以低於攝氏65 0度較佳。 在平坦化製程中，使用低溫之化學機械研磨 (chemical mechanical polishing，CMP)，可進一步減 少在製造過程中因高溫所引發的問題。 上述之方法除了可應用在製造罩幕式唯讀記憶體上， 亦可應用於一包含可抹除和可程式化記憶體，例如是 S0N0S的嵌入式非揮發性記憶體陣列上。此s〇N〇s記憶體係 包含複合式的閘極介電層，係為〇N〇的層狀結構。此複合 層包括位於底層之二氧化矽介電層、位於中間層之具有"捕 捉電子作用之氮化矽介電層以及位於上層之二氧化矽介 層。 因此，本發明係提出複合式積體電路上之用以嵌入罩 幕唯讀記憶體陣列與S0N0S陣列之二多晶矽層的製造方 法。在形成閘極多晶矽電極步驟後，再利用佈植方式形成
1220301 五、發明說明（6) 源極與彡及極之包埋擴散層（buried diffusion layers 1此方式了減少熱增強擴散現象（thermally enhanced 及氣化增強擴散現象（oxidation enhanced diffusion ) ’亦可能造成短通道效應。以低溫沈積及化 :=械研磨在字元線與閘極電極間形成厚介電層，可用以 義ff擴散層以及字元線間發生軟電崩潰的現象。定 夕曰α二日日矽層係使用兩道光罩，此兩道光罩用以於第一 i &二i，形成能與第二多晶石夕層所形成之字元線内連 元線以4 ^ ΐ形的閘極電極。第二多晶矽層係用來形成字 用以為周Ϊ陣列區域中的閘極電極，且第二多晶矽層並係 Μ曰I ^電路形成電晶體閘極。形成氮化矽間隙壁的目 進餘刻之選純，以及防止閑極介電層的被 之、雷# $ t y由於包埋擴散區域介電材料被破壞而導致 (漏冤現象等問題。 下文^士；明之上述目的、特徵和優點能更明顯易懂， 下。、牛車乂佳實施例，並配合所附圖式，作詳細說明如 【實施方式】 明如露之製造方法將以實施例配合圖示詳細說 】法：流=圖〜第_示乃依照本發明實施例之製造 驟所繪示：：有工2入圖〜/ 二圖，示乃依照第1Α〜1Β圖步 構圖㈣！圖繪示乃應用第2圖〜第1〇圖製程技術之具。
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有SON0S記憶體之嵌入式非揮發性記憶體的結構圖。
請參照第1A圖〜第㈣，各步驟係以步驟方塊1〇至步 驟方塊24依數字大小照順序排列，以說明本發明之製造方 法。首先，如步驟方塊1〇所述，在基板上以介電區ιι2分 隔基板以定義出陣列區域110與非陣列區域ln。如第2圖 所示，介電區112係採用區域矽氧化法（丨⑽“ 〇xidati⑽ of silicon，L0C0S)或其他習知之技術在一溝 氧化物或其他介電質形成於基板上。而在非陣列區域ui 中採用習知之應用於邏輯電路上之互補式金氧半導體 (complementary metal-〇xide semiconductor ^ CMOS ) 技術以介電區113分隔非陣列區域lu，使定義出一N通道 兀件之N通道區域與一 p通道元件之p通道區域。其中，p型 井11 4係形成於N通道區域，而N型井〗丨5則形成於？通道區 域。於本實施例中，陣列區域丨丨〇包括一深N型井丨丨6，且p 型井Π7係形成於深N型井116上方。於是，便於p型井ιΐ7 中形成一N通道記憶體元件。在某些實施例中，會在陣列 區域11 0中使用上述之多井結構組合以達成絕緣的目的。 ，=，化井（retrograde well )的形成過程可以應用
生深井構造，使得起始電壓（vt )能夠被植入記憶體 =區域中。產生深井構造的過程包括形成兩退化井之過 紅jI般而言，退化井形成之過程係包括：植入一井—反 牙遂（anti-punch through)之植入吏用相同之單 棊植入起始電壓。 另外，依上述形成退化井過程之方式，在形成N型井
1220301 五、發明說明（8) 1 1 6及P型井1 1 7時係使用二罩幕層。對於製造N型半導體 (NM0S )元件，其典型的植入方法如下··在植入井時使用 約15萬〜25萬KeV之電壓，濃度約lip dose/cm2的硼（B );在反電極穿遂植入時，使用約5萬〜8萬KeV之電壓， 濃度約1 012 dose/cm2的硼；在植入起始電壓時，使用約5萬 〜8萬KeV之電壓，濃度約i〇i2 d〇se/cm2的二氟化删（bf2 )。而對於製造P型半導體（PM0S )元件而言，其典型2的 植入方法如下：在植入井時使用約55萬〜6〇萬KeV之電 壓，濃度約1013 dose/cm2的磷（P);在反電極穿遂之植入 時’使用約2 5萬〜3 0萬K e V之電壓，濃度約2 X 1 dose/cm2的磷；在植入起始電壓時，使用約1〇萬〜12萬^^ 之電壓’濃度約2 X 1 012 dose/cm2的碟。在某些實施例中， 此陣列區域11 〇中多井結構之組合目的係作為隔離與絕浐 之用。/ ^ 在步驟方塊11之敘述中，閘極介電層118與119分別 成於陣列區域1 1 〇與非陣列區域丨丨1上，如第2圖中所綠〉 示。閘極介電層1 1 8與1 1 9可能有相同的形成步驟或是9由於 為了區別在不同區域上之閘極介電層而使用不同之製浐^ 驟。例如，在一具有S0N0S記憶體之實施例中，閘極 層11 8為一複合式多層的構造，而閘極介電層丨丨9則_时 層之二氧化矽（silicon di〇xide )層的結 ”、、早 所繪示。 乐11圖 、在形成閘極介電層118及119後，依步驟方塊12 述，沈積第一多晶矽層124於閘極介電層118及119之上
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方 m傻 p /，々外10 τ，丹於第一多晶矽層124的上 方〉儿和虱化矽層125，如第3圖中所繪示。因此，第曰 矽^ 24係覆蓋於陣列區域η〇與非陣列區域η 曰曰 電層的上方。第一多晶石夕層124的厚度約在ι〇〇埃 (angStr〇m)至1 000埃之間。一般而言，第一多晶矽層 124的厗度約為300埃左右，或其厚度範圍為2〇〇埃至 埃。而位於第一多晶矽層124上方之氮化矽層125 =二至_埃之間。一般而言，氮二== 埃左右，或其厚度範圍為200埃至450埃。 在步驟方塊14中，在陣列區域11〇係定 、 與閘極電極，並㈣氮切層 疋人線 層118為止。㈣兩道光罩，包括^ 極介 層係依據第-光阻層來加以㈣。而在第夕^多:石夕 後，接著於垂直於字元線的方 :^ 除 塗佈-第二光阻剝除層。沿著位元：二： = 向 =屬:氮切層與第一多晶石夕層 丄於J = 極介電層係皆將其去除，而留mn 極ϋ與：：石夕層之殘留部分所堆積而成的閉極電 慕，、秀^ = 位元線方向的第二光阻剝除芦為置 广步驟方塊15所敘述）。而對於佈植28及m 方法係可為：掺質包括含有一先植二植‘埋及擴散：元線的 B…包。其中，n獅係以3萬〜』
1220301 五、發明說明（10) 度約2 X 1〇ΐ5 〜3. 5 χ 1〇15 d〇se/cm2 的砷（arsenic As )， 而P型BD係以U 5000〜4萬KeV之電壓，植入濃度約3χ ι〇ΐ3 〜5x 1(F dose/cm2的硼。在這些植入的過程中，所使用之 電壓及材料濃度皆可依據欲生產之特定晶片或特殊構件之 結構或製程來加以調整及改變。
由兩道光罩定義出的閘極電極^^與丨27，係為矩形或 方形。包埋擴散位元線128與129係沿著位元線方向延伸且 係橫越過陣列區域。由於包埋擴散位元線128及129形成在 閘極電極126與127形成之後，故形成閘極介電層U8V之過 程便不會於閘極電極下方產生氧化增強擴散效應。 請參照第5圖，以及如步驟方塊丨6所述。於陣列區 110中的閘極電極126與127之間，先沈積一介電材料=閘 極介電層118上以填充除了閘極電極丨26與丨27外，所空出 之間隙。其後，再施以平坦化（planarizati〇n )。於此 實施例中，沈積方法係可使用化學氣相沈積法（che以 vapor deposition，CVD)或電漿化學氣相沈積法 (plasma enhanced CVD)沈積含有二氧化石夕（siiic〇n
dioxide )的介電材料。且在沈積過程中，反應器之 須盡可能的維持在較低溫的狀況。例如，反應器之器r Ί 溫度維持在低於攝氏6 50度。而介電材料則係包括二W氧化、 石夕 又例如’介電材料係包括四乙基正碎酸鹽 (tetraethylorthosilicate，TE0S)與氧（〇2)之混人 物，且反應器之器壁的溫度維持在低於攝氏6 32〇度。:^ 發明實施例中所提及的其他沈積過程亦可採取控制反應器
1220301 五、發明說明（li) ---—· 器壁溫度低於攝氏650度的方式進行。在平坦化製程中， 使用低溫之化學機械研磨（chemical mechan polishing，CMP)則會比牵涉一迴流裝置之高溫熱流法為 佳。沈積介電材料於間隙内後，可應用逆記憶胞閘極製程 (reverse cell gate process)以增進化學機械研磨的 均勻性。此逆記憶胞閘極製程則包括形成光阻圖形、回 蝕、去除光阻圖形等步驟，以為了在進行研磨之前先降低 圖形密度對介電材料之影響。如第5圖所示，氧化物13ia_ 與131b填充於間隙内，並位於閘極電極126與127之間， 基板具有一平整的上表面。 如步驟方塊1 7所述，平坦化步驟後，去除位於陣列區 域11 0與非陣列區域丨丨1上的氮化矽層。然後如步驟方塊工8 所述5沈積第二多晶矽層13〇於於暴露出之介電層與第一 多晶矽層上方。其結果如第6圖所繪示，其中氮化矽層 (如第5圖中的氮化矽層126、127)已被去除，且第二多 晶矽層1 3 0係完成沉積。第二多晶矽層丨3 〇之厚度約為丨5 〇 〇 埃，或其厚度範圍介於13〇〇埃至1 6 00埃之間。 請參照第7圖，且如步驟方塊丨9所述，在沈積第二多 晶矽層130之後，於陣列區域110中定義出字元線圖形並根 據圖形餘刻第一多晶矽層與第二多晶矽層，使在陣列區域 110中疋義出字元線134。而在非陣列區域ill中，定義出 電晶體閘極140及141。而記憶體胞中的閘極電極丨35、ι36 則位於多晶碎字元線1 3 4的下方。 叫參照第8圖’其乃依據第7圖所繪示，自基板上表面
W0733F(旺宏）.ptd 第16頁 1220301 五、發明說明（12) 俯視之示意圖。位於下層之包埋擴散位元線128與129依 B-B力向排列’係與依A-A’方向位於上層之字元線134成 垂直交叉排列。閘極電極126與127係全位於字元線丨34 丁 方。化學氣相沉積的區域，例如1 3 2，係填充於閘極電極 間的空隙，並且鄰接字元線1 3 4且位於包埋擴散位元線J 2 8 與129的上方。多晶矽字元線134係較閘極電極132、133為 寬’其在於改善導電率，而另一目的則為可改善光罩對準 的問題。
在輕摻質汲極（lightly doped drain，LDD)步驟 前，先二度氧化非陣列區域111中之氧化層。請參照第9 圖，乃以平行字元線134，亦即沿第8圖中A-A，之方向所 繪示之剖面圖。如步驟方塊20所述，在非陣列區域丨丨1中 對準電晶體閘極1 40，植入第一摻質以形成汲極和源極 區’如對電晶體閘極1 4 0而言，形成擴散區域1 4 5及1 4 6。 之後，如步驟方塊2 1所述，沈積氮化矽層並加以非等向性 (anisotropic )的蝕刻後，形成二氮化矽間隙壁，如對 電晶體閘極構造1 4 0而言，形成間隙壁1 5 〇及1 5 1。沈積氮 化石夕層之實施方法可例如是：當反應器的器壁溫度為攝氏 7 3 0度’使用/ N & / S i Hg C12之混合以化學氣相沈積法來實 施。而钱刻氮化矽層之實施方法則可例如以乾式蝕刻法， 氣壓在 75milli-torr (mt)，以 1 6 0 0 瓦（Watts，W)的能 里’以及〇4 / A r / C Ha F之混合來決定停止餘刻的終點。下一 步如步驟方塊22所述，對準間隙壁丨5〇與151植入第二摻 質。在第9圖中，在間隙壁1 50、1 5 1兩側，分別產生二擴
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散區域147及148。在本實施例中，用氮化矽形成的間隙壁 150及151目的疋為了要增進回儀基板表面的選擇性。 下一步，形成一自動對準矽化物（seifaligned silicide，salicide )。如步驟方塊23所述，於非陣列區 域111之擴散區域147及148，和電晶體閘極ho及141上，时 以及於陣列區域110中字元線丨34上，對準間隙壁i5〇與 1 5 1 ’形成具導電性的石夕化金屬層1 4 9。而在陣列區域11 〇 中之包埋擴散位元線128及129，由於化學氣相沈積法中介 電材料之沈積與間隙壁150與151之保護避免了自動對準石夕 最後，在矽化金屬層149上形成介電層16〇、多個接觸 孔161以及一位於最上層之圖案化金屬層162，便完成了此 ^體電路元件的製造方法。對於製造罩幕式唯讀ς憶體而 吕5累在前述實施之流程中，例如介於步驟方塊中所述 之步驟〜去除位於非陣列區域丨丨丨上之保護層及步驟方塊 18中所述之步驟〜覆蓋第二多晶矽層之二步驟之間另加入 一步驟〜在陣列區域1 1 〇中植入ROM碼。 另外’請參照第1 0圖，乃以平行擴散位元線丨2 8，亦 即沿第8圖中B-B’之方向所繪示之剖面圖。化學氣相沉積 的介電材料區165係介於閘極電極丨35與136間。而' 間隙壁170則係填充於字元線134之間。 & 上述本發明之製造方法，亦可用於包含—或多個玎抹 除和可程式化記憶體胞之嵌入式非揮發性記憶體陣列中， 例如就一具有s〇N〇s記憶體胞之嵌入式非揮發性記憶體而
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五、發明說明（14) 言’只要將本實施例中位於區域陣列i丨〇中之閘極介電層 118置換為一其中包括一具有捕捉電子作用之介電層之^ 合式介電層即可。請參照第11圖，Sonos記憶體之複合式 閘極介電層係為一0N0之層狀結構。位於底層之介電層工杉 及位於上層之介電層182之材料係包括二氧化矽，而二於 介電層180及182中間者為可捕捉電子層181，具有電子 捉的作用。此SON0S記憶體之製造方法與第丨Α〜1Β中自步 驟方塊12起至步驟方塊23所述之步驟相同，在此不再費^ 述0 、>綜上所述，雖然本發明已以一較佳實施例揭露如上， 然热悉此技藝者可以明瞭本發明之技術並不侷限在此，任 何热習此技藝者，在不脫離本發明之精神和範圍内，當可 作各Ϊ 2與潤飾’目此本發明之保護範圍當視後附之 申請專利棘圍所界定者為準。 1220301 圖式簡單說明 【圖式簡單說明】 第1 A圖〜第1 B圖繪示依照本發明實施例之製造方法的 流程圖。 第2圖〜第1 0圖繪示依照第1 A〜1 B圖步驟所繪示之具 有嵌入式罩幕記憶體之複合式積體電路的結構圖。 第11圖繪示應用第2圖〜第1 0圖的製程技術之具有 S0N0S記憶體之嵌入式非揮發性記憶體的結構圖。 圖式標號說明 II 0 :陣列區域 III :非陣列區域 11 2、11 3 :介電區 114 、 117 : P 型井 115 : N型井 116 :深N型井 11 8、11 9 :閘極介電層 124 :第一多晶矽層 1 2 5 :氮化矽層 126、127 ·間極電極 1 2 8、1 2 9 :包埋擴散位元線 ί 3 0 :第二多晶矽層 ί 3 1 a、1 3 1 b :氧化物 132、133 :閘極電極 134 :字元線
TW0733F(旺宏）.ptd 第20頁 1220301 圖式簡單說明 1 3 5、1 3 6 :閘極電極 140、141 :電晶體閘極 145、146、147、148 :擴散區域 1 4 9 :石夕化金屬層 150、151、170 :間隙壁
160 介 電 層 161 接 觸 孔 162 圖 案 化金屬層 180 、182 : ’·介電層 181 :捕 捉 電子層 TW0733F(旺宏）.ptd 第21頁
Claims (1)
1220301 六、申請專利範圍 i. 一種於基板上製造積體電路之方法，該基板係且 有一位在一陣列區域中之非揮發性記憶體與—位在一非陣 列區域中之一其他電路，該製造方法包括： 形成一閘極介電層於該陣列區域與該非陣列區域； 後盖 弟'一多晶碎層於该間極介電層上方· 覆蓋一氮化矽層於該第一多晶矽層上方； 線 層 定義位於該陣列區域中且沿一字元線方向之複數條 並於該陣列區域中蝕刻該氮化矽層與該第一多晶矽 以形成複數條線結構； 夕曰曰 Φ 定義垂直於該字元線方向且位於該些線結構上方之複 數條線，並蝕刻該些線結構以形成複數個閘極電極，盆 中，該些閘極電極係包括餘留之該第一多晶矽層與該£化 石夕層， 佈植一摻質入該基板之該陣列區域中的垂直於該 線方向之該些線條，其中’該摻質係 上之複數個非覆蓋區域的方式值入； ^ ^ 去除垂直於該字元線方向之該些線條· 材料於該些開極電極之間：以填充介於該 Φ 些閘極電極之間的複數個間隙； 平坦化該陣列區域與該非陣列區域至一 於該特定高度係可昊& Θ 寸疋回度且 之門夕籍齡仞門: 以：矽層與介於該些閘極電極 之間之稷數個間隙中的該介電材料； 去除位於該非陣列區域上與該 層，而留下餘留夕兮榮 ^ R 电徑上 < 泛鼠化矽 下餘留之该第-多晶矽層與介於該些閘極電極之 1220301 六、申請專利範圍 間之複數個 覆蓋一 該些閘極電 定義複 方，且，定 著，依據該 多晶矽層與 佈植一 數個汲極； 形成一 塗佈一 及 間隙中的該介電材料； c層於餘留之該第一多晶矽層與介於 數#二之ί數個間隙中的該介電材料上方；、 m讀該陣列區域之該些間㈣極上 複數個電晶體閘極於該非陣列區域中，接 J字元線舆該些電晶體閘極蝕刻餘留之該第一 該第二多晶矽層； 摻質入該非陣列區域，以形成複數個源極與複 自動對準矽化物於該些源極與該些汲極中； 介電層於該陣列區域與該非陣列區域上方；以 塗佈一經定義之金屬層於該介電層上方。 2·如申請專利範圍第1項所述之製造方法，其中於該 佈植該摻質入該非陣列區域，以形成該些源極與該些汲極 的步驟之韵’更包括一二度氧化該非陣列區域中之該氧化 層之步驟。 3·如申請專利範圍第1項所述之製造方法，其中於該 佈植該摻質入該非陣列區域，以形成該些源極與該些沒極 的步驟中係包括： 對準該些電晶體閘極，佈植入一第一摻質； 形成複數個間隙壁於該些電晶體閘極上；及 對準該些間隙壁，佈植入一第二摻質。 4.如申請專利範圍第1項所述之製造方法，其中於該
TW0733F(旺宏）.ptd 第23頁 1220301 六、申請專利範圍 佈植該摻質入該非陣列 的步驟中係包括： X 對準該些電晶體閘極， ,、 形成複數個間隙壁於該 隙壁材料入位在該陣列區= 對準該些間隙壁，佈植 5 ·如申請專利範圍第j 佈植該摻質入該非陣列區域 的步驟中係包括·· 對準該些電晶體閘極， 使用一不同於沉積之該 個間隙壁於該些電晶體閘^ 對準該些間隙壁，佈植 6 ·如申請專利範圍第j 佈植該摻質入該非陣列區域 的步驟中係包括： _ 對準該些電晶體閘極， 使用一氮化矽為材料， 晶體閘極上；及 對準該些間隙壁，佈植 7·如申請專利範圍第J 該陣列區域中之該閘極介 構。 ' 8, ·如申請專利範圍第j ’以形成該些源極與該些汲極 佈植入一第一摻質； 些電晶體閘極上，並填充一間 之該些字元線之間；及 入一第二摻質。 項所述之製造方法，其中於該 ，以形成該些源極與該些汲極 佈植入一第一摻質； 介電材料的材料， '以形成複數 上；及 入一第二摻質。 項所述之製造方法，其中於該 ，以开y成該些源極與該些沒極 佈植入一第一推質· 以形成複數個間隙壁於該些電 入一第二接質。 項所述之製造方法，其中位於 層包括-0N0三明治層狀結 項所述之製造方法，其中 該沈 IHS TW0733F(旺宏）.ptd 第24頁 1220301 六、申請專利範圍 積該介電材料之步驟係利用化學氣相沈積法（chemical vapor deposition，CVD)來進行沈積，而該介電材料係 二氧化石夕。 9 ·如申請專利範圍第1項所述之製造方法，其中該沈 積該介電材料之步驟係利用電漿化學氣相沈積法（p丨asma enhanced CVD)來進行沈積，而該介電材料係二氧化石夕。 10·如申請專利範圍第1項所述之製造方法，其中該 沉積該介電材料之步驟係使用一低於攝氏6 5 0度之沉積溫 度來沉積該介電材料。 11·如申請專利範圍第1項所述之製造方法，其中該 平坦化步驟係使用化學機械研磨法（Chemical mechanical polishing ， CMP ) 0 12·如申請專利範圍第1項所述之製造方法，其中於 該覆蓋該第二多晶矽層於餘留之該第一多晶矽層與介於該 些閘極電極之間之該些間隙中的該介電材料上方的步驟之 前’更包括一佈植複數個R〇M碼（ROM code)入該陣列區 域之步驟。 ° 卜13·如申請專利範圍第1項所述之製造方法，其中該 第一多晶石夕層之厚度約為30 0埃（Angstrom )，而^氮^ _ 石夕之厚度亦約為3 〇 〇埃。 _ 14·如申请專利範圍第1項所述之製造方法，豆中 第二多晶矽層之厚度約為1500埃。 人 々15.如申睛專利範圍第1項所述之製造方法，其中該 第一多晶矽層之厚度約介於200埃與450埃之間，而該氮^匕
TW0733F(旺宏）.ptd 第25頁 1220301 六、申請專利範圍 矽之厚度亦約介於20 0埃與450埃之間。 16·如申請專利範圍第1項所述之製造方法，其中該 第二多晶石夕層之厚度約介於1 3 0 0埃與1 6 〇 〇埃之間。 17· 一種於基板上製造積體電路之方法，該基板係具 有一位在一陣列區域中之罩幕式唯讀記憶體（mask R〇M ) 與一位在一非陣列區域中之一其他電路，該製造方法包 括： 形成一閘極介電層於該陣列區域與該非陣列區域； 覆蓋一第一多晶秒層於該閘極介電層上方； 覆蓋一氮化矽層於該第一多晶矽層上方； 疋義位於該陣列區域中且沿一字元線方向之複數條 線，並於該陣列區域中蝕刻該氮化矽層與該第一多晶矽 層，以形成複數條線結構； 定義垂直於該字元線方向且位於該些線結構上方之複 數條線，並蝕刻該些線結構以形成複數個閘極電極，其 :二閘極電極係包括餘留之該第一多晶矽層與餘留之 該氮化石夕層； ^植一摻f人該基板之該p車列區域中的垂直於該字元 亥些線條’其t，該摻質係以穿透該閘極介電層 上之稷數個非覆蓋區域的方式值入； 去除垂直於該字元線方向之該些線條； 溫产ΐ二二學5相沈積法’且以一低於攝氏650度之沉積 該些閑極電極之間的複數個間隙；…旧真充介於 上220301
平坦化該陣列區域與該 於該特定高度係可暴露出該 之間之複數個間隙中的該介 非陣 氮化 電材 列區域至一特定高度 發層與介於該些閘極 料； ，且 電極 層 間 ，、叫⑺ί史电徑上之該氮务 ，而留下餘留之該第一多晶石々入 I化石J 之複數個間隙中的該介電材料； 極$ 覆盖一第一多晶石夕層於餘留 該些閘極電極之間之複數個間隙 定義複數條字元線於該陣列 方，且，定義複數個電晶體閘極 著，依據該些字元線與該些電晶 多晶矽層與該第二多晶矽層； 佈植一摻質入該非陣列區域 數個汲極； 之該第一多晶矽層與介於 中的該介電材料上方； 區域之該些閘極電極上 於該非陣列區域中，接 體閘極蝕刻餘留之該第一 ’以形成複數個源極與複 Φ 二動對準石夕化物於該些源極與該些没極中 ς 電層於該陣列區域與該非陣列區域上方 k佈一經定義之金屬層於該介電層上方；以 佈植一ROM碼入該陣列區域。 如申請專利範圍第1 7唄所述之製造方 ,非陣列區域，以形成該些=上 對準該些電晶體閘極，佈植入一第一摻質； 及以氮化矽形成複數個間隙壁於該些電晶體閘極上
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六、申請專利範圍 對準該些間隙壁，佈植入一第 > 摻質。 19·如申請專利範圍第丨7項戶斤述之製造方法，其中該 平坦化步驟係使用化學機械研磨法。 20·如申請專利範圍第17項所述之製造方法，其中該 沈積該介電材料之步驟係利用電漿化學氣相沈積法來進行 沈積，而該介電材料係二氧化矽。 21·如申請專利範圍第1 7項戶斤述之製造方法，其中該 第一多晶矽層之厚度約為3〇〇埃，而該氮化矽之厚度亦約 為3 0 0埃。 、
22·如申請專利範圍第17項所述之製造方法，其中該 第二多晶石夕層之厚度約為1 500埃。 2 3·如申請專利範圍第1 7項所述之製造方法，其中該 第一多晶石夕層之厚度約介於200埃與450埃之間，而該氮化 矽之厚度亦約介於2 〇 〇埃與4 5 〇埃之間。 2 4·如申請專利範圍第1 7項所述之製造方法，其中該 第二多晶石夕層之厚度約介於1 300埃與1 60 0埃之間。
H 一種於基板上製造積體電路之方法，該基板係具 有一位在一陣列區域中之非揮發性記憶體與一位在一非陣 列區域中之一其他電路，該製造方法包括： 开y成一複合層於該陣列區域，且形成一閘極介電層於 該非陣列區域，其中該複合層係具有一位於底層之介電 層、一位於中間層之具有捕捉電子作用之介電層與一位於 上層之介電層； 復盍一第一多晶矽層於該複合層上方與該閘極介電層
1220301 六、申清專利範圍 . 上方； 覆盍一氮化矽層於該第一多晶矽層上方· 線 層 定義位於該陣列區域中且沿一字元線方向之複數條 = ί域中餘刻該氮化矽層與該第-多晶石夕 以形成複數條線結構； 疋義垂直於該字元線方向且位於該歧 數條線，並蝕刻該此後紝盖彡 一、、泉、、、°構上方之禝 中，兮此μ托垂4二線、、、口構形成複數個閘極電極，其 矽層了電極係包括餘留之該第—多晶石夕層與該氮化 線方該基板之該陣列區域中的垂直於該字元 = = 的=值:摻質係以穿透該複合層上之 去除垂直於該字元線方向之該些線條； 使用化學氣相沈積法，且以一低於攝” 溫度來沉積-介電材料於該些閑極極二〉儿積 該些，極電極之間的複數個_ ; @ ’以填充）,於 平坦化該陣列區域與該非 於該特定高度係可暴露出該 之間之複數個間隙中的該介電材料； 亥些閘極電極 去除位於該非陣列區域上盥該 層，而留下餘留之誃签一夕曰二ΰ 3極電極上之該氮化矽 間之複數個間隙中i該介ί二層與介於該些間極電極之 該餘留之該第-…層與介於 間之複數個間隙中的該介電材料上方；
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疋義複數條字元線於該陣列區域之該此 方，且，定羞旄缸_ 々心成坚閘極電極上 著，依據該”= = 非陣列區域中，接 多晶賴該；： = 電晶體閑極㈣餘留之該第， 數個人該料列區域，以形成複數個源極與複 ^ ^ 一义動對準矽化物於該些源極與該些汲極中； 及 垩一介電層於該陣列區域與該非陣列區域上方；以 塗佈一經定義之金屬層於該介電層上方。 Ο Ο I I #分★ \ a甲請專利範圍第25項所述之製造方法，其中於 該佈植該摻暂Λ #A ,, 、入該非陣列區域，以形成該些源極與該些淡 極的步驟中係包括： 一 對^該些電晶體閘極，佈植入/第一摻質； 以氮化石夕形成複數個間隙壁於該些電晶體閘極上；以 及 對準^亥些間隙壁，佈植入一第二摻質。 27·如申請專利範圍第25項所述之製造方法，其中該 平坦化步驟係使用化學機械研磨法。 2 8 ·如申請專利範圍第2 5項所述之製造方法，其中該 沈積該介電材料之步驟係利用電漿化學氣相沈積法來進行 沈積，而該介電材料係二氧化矽。 29·如申請專利範圍第25項所述之製造方法，其中該 具有捕捉電子作用之介電層隸^。
1220301 六、申請專利範圍 3 0.如申請專利範圍第2 5項所述之製造方法，其中該 第一多晶矽層之厚度約為3 0 0埃，而該氮化矽之厚度亦約 為3 0 0埃。 31.如申請專利範圍第2 5項所述之製造方法，其中該 第二多晶矽層之厚度約為1 5 0 0埃。 3 2.如申請專利範圍第2 5項所述之製造方法，其中該 第一多晶矽層之厚度約介於200埃與450埃之間，而該氮化 矽之厚度亦約介於20 0埃與450埃之間。 3 3.如申請專利範圍第2 5項所述之製造方法，其中該 第二多晶石夕層之厚度約介於1 3 0 0埃與1 6 0 0埃之間。
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