JP2009049230A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】ワード線同士の間を埋め込む絶縁膜に生じるボイドを抑制すると共に、ワード線を加工する際のエッチング残渣の発生を抑制できるようにする。
【解決手段】半導体記憶装置は、半導体基板１の上に形成され、行方向に延伸する複数のワード線１０と、半導体基板１の上部に形成され、列方向に延伸する複数のビット線（ソースドレイン領域）５と、複数のワード線１０と複数のビット線５との各交差部に形成された複数のメモリ素子とを有している。各ワード線１０は、各メモリ素子においてゲート電極を構成し、各ワード線１０における該ワード線１０が延伸する方向に平行な方向の側面の下部は半導体基板１の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜している。
【選択図】図５

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に不揮発性半導体記憶装置及びその製造方法に関する。

近年、種々の形態の半導体記憶装置が提案されている。例えば、拡散層からなるビット線とポリシリコン等の導電層からなるワード線とを交差するように配置し、トラップ膜に電荷を蓄積する不揮発性半導体記憶素子は、高集積化が容易であるため注目されている（例えば、特許文献１及び２を参照。）。

以下、第１の従来例に係る半導体記憶装置について図面を用いて説明する。図５２は従来の半導体記憶装置におけるメモリセル形成領域の平面構成を示している。また、図５３〜図５７は、それぞれ図５２のLIII−LIII線、LIV−LIV線、LV−LV線、LVI−LVI線及びLVII−LVII線における断面構成を示している。なお、図５６（ｂ）は図５６（ａ）の符号Ａの拡大図である。

図５２及び図５３に示すように、例えばシリコンからなる半導体基板１０１の上部には、複数の埋め込み酸化膜からなる素子分離領域１０４が形成されている。また、半導体基板１０１の上部には、複数のｎ型不純物拡散層からなるソースドレイン領域（拡散ビット線）１０５が互いに間隔をおいて一方向に形成されており、該ソースドレイン領域１０５と接続されたビット線コンタクト部１１３は素子分離領域１０４によって分離されている。

図５４及び図５５に示すように、各ソースドレイン領域１０５の上には、ビット線埋め込み酸化膜１０９が形成されている。さらに、各ソースドレイン領域５の間に形成される活性領域の上には、例えば酸化シリコン、窒化シリコン及び酸化シリコンの積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜１０６がそれぞれ形成されている。

各トラップ膜１０６の上には、ｎ型不純物である例えば燐が導入された多結晶シリコンからなり、各メモリセルのゲート電極を構成するワード線１１０がビット線埋め込み酸化膜１０９と交差する方向に形成されている。

図５６（ａ）に示すように、トラップ膜１０６の上に形成された、隣り合うワード線１１０同士の間は、埋め込み絶縁膜１１１により埋め込まれている。埋め込み絶縁膜１１１から露出する各ワード線１１０の上面には金属シリサイド層１２３がそれぞれ形成され、該金属シリサイド層１２３が形成された各ワード線１１０及び埋め込み絶縁膜１１１の上には、層間絶縁膜１１２が形成されている。

また、図５７に示すように、ソースドレイン領域１０５は、ビット線コンタクト部１１３において、層間絶縁膜１１２を貫通するコンタクト１１４と接続され、層間絶縁膜１１２上に形成された金属からなるビット配線１１５と接続されている。なお、ソースドレイン領域１０５と接続されるビット線コンタクト部１１３は高濃度不純物拡散層１２２を形成しており、該高濃度不純物拡散層１２２の上部にも金属シリサイド層１２３が形成されている。

なお、図５２においては、埋め込み絶縁膜１１１、層間絶縁膜１１２、ビット線埋め込み酸化膜１０９、トラップ膜１０６及びビット配線１１５は、図示を省略している。

しかしながら、前記の第１の従来例に係る半導体記憶装置は、さらなる微細化及び高集積化に伴って、ワード線１１０のピッチを縮小しても、ワード線１１０の高さの縮小は電気特性の確保という観点から困難であり、隣り合うワード線１１０同士の間隔におけるアスペクト比が必然的に大きくなる。このため、ワード線１１０同士の間に埋め込み絶縁膜１１１を埋め込んで電気的に分離する際に、さらには後工程における金属シリサイド層１２３の形成の際に、以下の問題点が生じる。

第１に、図５６（ｂ）に示すように、ワード線１１０同士の間に埋め込み絶縁膜１１１を埋め込む際に、該埋め込み絶縁膜１１１を構成する材料のステップカバレッジ特性によっては、ワード線１１０同士の間にスリット状のボイド（空隙）１１１ａが発生する。

第２に、埋め込み絶縁膜１１１をエッチバック等によりエッチングして、ワード線１１０の上面を露出させる際に、スリット状のボイド１１１ａに沿ってエッチングが進行し、ボイド１１１ａはトラップ膜１０６又はその下側の活性領域にまで到達する。このように、ボイド１１１ａがトラップ膜１０６に到達し、さらには活性領域にまで到達した場合には、トラップ膜１０６又は活性領域に、チャージアップ等が生じたり、想定外のイオン注入種が到達したりして、メモリ保持特性に悪影響を及ぼす。

これに対し、ボイド１１１ａの発生を抑制できる構造として、例えばワード線（ゲート電極）１１０の側面を傾斜させた、第２の従来例に係る半導体記憶装置が提示されている（例えば、特許文献３又は非特許文献１を参照。）。

これらの文献においては、図５８（ａ）に示すように、ワード線１１０の側面を上方に向かうにつれて幅が狭くなるように傾斜させることによって、ワード線１１０の高さと該ワード線１１０同士の間隔との比であるアスペクト比の値が見かけ上小さくなる。このため、図５８（ａ）における領域Ｂを拡大した図５８（ｂ）に示すように、ワード線１１０同士の間を埋め込み絶縁膜１１１により埋め込む際に、ステップカバレッジ特性が良好となって、ボイド１１１ａの発生が抑制される。
米国特許第６８０３２８４号明細書 米国特許出願公開第２００６／０２１４２１８号明細書 米国特許出願公開第２００７／００４８９９３号明細書 特開平０５−２５９１２７号公報 R. Koval et.al "Flash ETOX Virtual Ground Architecture：A Future Scaling Direction", 2005 Symposium on VLSI Technology 11B-1

しかしながら、第２の従来例には、以下に示すような問題が生じる。すなわち、図５９（ａ）及びその領域Ｃを拡大した図５９（ｂ）に示すように、ワード線１１０をドライエッチング等によりパターニングする際に、ワード線１１０の下方にビット線埋め込み酸化膜１０９又はシャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１０４が設けられている場合には、それらの側壁にエッチング残渣１１０ｃが発生するという問題である。残渣１１０ｃがワード線１１０同士をショートさせてしまう場合には、歩留まりを大きく落とす要因となる。

これを解消するために、例えば周知技術の、エッチング時間を延長する等のエッチング条件を調整するという対策を講じた場合には、ワード線（ゲート電極）１１０の下部にノッチング等の異常形状が発生してしまうことが多い。ノッチングが発生した部分に埋め込み絶縁膜１１１を埋め込むとボイドが発生するため、結果的に、ボイドの発生を抑制する形状とはならない場合が多い。

従って、第２の従来例に係る半導体記憶装置におけるエッチング条件を調整する方法は、高精度に制御された形成条件が必要となってしまう。

本発明は、前記従来の問題に鑑み、ワード線（ゲート電極）同士の間を埋め込む絶縁膜に生じるボイドを抑制すると共に、ワード線を加工する際のエッチング残渣の発生を抑制できるようにすることを目的とする。

前記の目的を達成するため、本発明は、半導体記憶装置におけるワード線（ゲート電極）を、該ワード線が延伸する方向の側面の上部はその上方に側面同士の幅が狭くなるように傾斜させる一方、側面の下部は底面に対して垂直となるように形成する。

具体的に、本発明に係る半導体記憶装置は、半導体領域の上に形成され、行方向に延伸する複数のワード線と、半導体領域に形成され、列方向に延伸する複数のビット線と、複数のワード線と複数のビット線との各交差部に形成された複数のメモリ素子とを備え、各ワード線は、各メモリ素子において第１のゲート電極を構成し、各ワード線における該ワード線が延伸する方向に平行な方向の側面の下部は半導体領域の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜していることを特徴とする。

本発明の半導体記憶装置によると、各ワード線における該ワード線が延伸する方向に平行な方向の側面の上部は上方に向かうほど幅が小さくなるように傾斜しているため、ワード線の高さと該ワード線同士の間隔との比であるアスペクト比の値が実質的に小さくなるため、ワード線同士を絶縁分離する埋め込み材を埋め込む際に、ワード線に対するステップカバレッジ特性が良好となって、ボイドの発生が抑制される。その上、各ワード線における側面の下部は半導体領域の主面に対して垂直に形成されているため、不純物拡散層からなるビット線を埋め込む絶縁膜又はＳＴＩ等からなる素子分離領域の側壁に、ワード線を構成する材料によるエッチング残渣が発生しにくくなる。

本発明の半導体記憶装置において、各ワード線は、下層膜と該下層膜の上に積層された上層膜との積層膜からなり、下層膜におけるワード線が延伸する方向に平行な方向の側面は半導体領域の主面に対して垂直であり、上層膜におけるワード線が延伸する方向に平行な方向の側面は上方に向かうほど幅が小さくなるように傾斜していることが好ましい。

本発明の半導体記憶装置において、各メモリ素子は、ゲート絶縁膜として電荷を蓄積するトラップ膜を有していることが好ましい。

この場合に、ゲート絶縁膜は、半導体領域側から順次形成された、下層酸化シリコン膜、電荷を蓄積する窒化シリコン膜及び上層酸化シリコン膜を積層してなる積層膜であることが好ましい。

本発明の半導体記憶装置において、各ワード線が下層膜と上層膜との積層膜からなる場合に、第１のゲート電極において、下層膜は電荷を蓄積する浮遊ゲート電極であり、上層膜は制御ゲート電極であり、浮遊ゲート電極と制御ゲート電極との間には、電極間絶縁膜が形成されていることが好ましい。

本発明の半導体記憶装置において、各ビット線は、半導体領域の上部に選択的に形成された不純物拡散層からなることが好ましい。

この場合に、不純物拡散層は、第１の不純物拡散層と、該第１の不純物拡散層の周囲に形成された第２の不純物拡散層とからなることが好ましい。

この場合に、第１の不純物拡散層の不純物濃度は、第２の不純物拡散層の不純物濃度よりも高いことが好ましい。

本発明の半導体記憶装置は、各ビット線の上側を覆う複数のビット線埋め込み絶縁膜をさらに備え、ビット線埋め込み絶縁膜の高さとワード線における側面の下部の高さとは同一であることが好ましい。

本発明の半導体記憶装置において、各ワード線が下層膜と上層膜との積層膜からなる場合に、下層膜及び上層膜は、多結晶シリコン又は非晶質シリコンからなることが好ましい。

この場合に、上層膜は、その上部に金属シリサイド層が形成されていることが好ましい。

本発明の半導体記憶装置において、ワード線における少なくとも上層膜は金属膜であることが好ましい。

本発明の半導体記憶装置は、半導体領域の上方に形成され、各ビット線とそれぞれコンタクトを介して電気的に接続される複数のビット配線をさらに備え、各ビット線におけるコンタクトとの接続領域には、金属シリサイド層が形成されていることが好ましい。

また、本発明の半導体記憶装置は、半導体領域における複数のメモリ素子を除く領域に形成され、第２のゲート電極を有するトランジスタを含む論理回路部をさらに備え、第２のゲート電極は、ワード線を構成する下層膜及び上層膜と同一の構成を有する積層膜によって形成されていることが好ましい。

本発明に係る第１の半導体記憶装置の製造方法は、半導体領域の上に電荷を保持するトラップ膜を形成する工程（ａ）と、トラップ膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第１のマスク膜を形成する工程（ｂ）と、第１のマスク膜を用いて、半導体領域に不純物を導入することにより、半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程（ｃ）と、第１のマスク膜の各開口部に第１の埋め込み絶縁膜を埋め込む工程（ｄ）と、工程（ｄ）よりも後に、第１のマスク膜を除去した後、半導体領域の上に第１の導電膜を形成する工程（ｅ）と、第１の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第２のマスク膜を形成する工程（ｆ）と、第２のマスク膜を用いて第１の導電膜をエッチングによりパターニングすることにより、第１の導電膜から複数のワード線を形成すると共に、第１の埋め込み絶縁膜を露出する工程（ｇ）とを備え、工程（ｇ）は、第１の埋め込み絶縁膜の上面が露出するまでは、エッチングが進行するにつれて、各ワード線が延伸する方向と平行な方向の側面の上部の幅が下方に向かうほど大きくなるようにエッチングする第１工程と、第１の埋め込み絶縁膜の上面が露出した後で且つトラップ膜が露出するまでは、エッチングにより、各ワード線における側面の下部を半導体領域の主面に対して垂直となるようにパターニングする第２工程とを含むことを特徴とする。

第１の半導体記憶装置の製造方法は、工程（ｂ）において、トラップ膜における第１のマスク膜の各開口部からの露出部分を残存させ、工程（ｃ）において、不純物は、半導体領域にトラップ膜を介して導入することが好ましい。

また、第１の半導体記憶装置の製造方法は、工程（ｂ）において、トラップ膜における第１のマスク膜の各開口部からの露出部分をも除去し、工程（ｃ）において、不純物は、半導体領域に直接に導入することが好ましい。

第１の半導体記憶装置の製造方法は、工程（ｅ）において、第１の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることが好ましい。

第１の半導体記憶装置の製造方法は、工程（ｇ）よりも後に、隣り合う各ワード線同士の間に、第２の埋め込み絶縁膜を各ワード線の上面が露出するように形成する工程（ｈ）と、露出した各ワード線の上面をシリサイド化する工程（ｉ）とをさらに備えていることが好ましい。

本発明に係る第２の半導体記憶装置の製造方法は、半導体領域の上に電荷を保持するトラップ膜を形成する工程（ａ）と、トラップ膜の上に第１の導電膜を形成する工程（ｂ）と、第１の導電膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第１のマスク膜を形成する工程（ｃ）と、第１のマスク膜を用いて少なくとも第１の導電膜を選択的に除去した後、第１のマスク膜及び第１の導電膜に形成された各開口部から、半導体領域に不純物を導入することにより、半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程（ｄ）と、第１のマスク膜及び第１の導電膜に形成された各開口部に、第１のマスク膜を露出するように第１の埋め込み絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第１のマスク膜を除去した後、第１の導電膜及び第１の埋め込み絶縁膜の上に第２の導電膜を形成する工程（ｆ）と、第２の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第２のマスク膜を形成する工程（ｇ）と、第２のマスク膜を用いて第２の導電膜及び第１の導電膜をエッチングによりパターニングすることにより、第１の導電膜及び第２の導電膜から複数のワード線を形成すると共に、第１の埋め込み絶縁膜を露出する工程（ｈ）とを備え、工程（ｈ）は、第２の導電膜に対して、エッチングが進行するにつれて、各ワード線が延伸する方向と平行な方向の側面の幅が下方に向かうほど大きくなるようにエッチングする第１工程と、第１の導電膜に対して、エッチングにより、各ワード線における側面を半導体領域の主面に対して垂直となるようにパターニングする第２工程とを含むことを特徴とする。

第２の半導体記憶装置の製造方法は、工程（ｃ）において、トラップ膜における第１のマスク膜の各開口部からの露出部分を残存させ、工程（ｄ）において、不純物は、半導体領域にトラップ膜を介して導入することが好ましい。

また、第２の半導体記憶装置の製造方法は、工程（ｃ）において、トラップ膜における第１のマスク膜の各開口部からの露出部分をも除去し、工程（ｄ）において、不純物は、半導体領域に直接に導入することが好ましい。

第２の半導体記憶装置の製造方法は、工程（ｆ）において、第２の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることが好ましい。

第２の半導体記憶装置の製造方法は、工程（ｈ）よりも後に、隣り合う各ワード線同士の間に、第２の埋め込み絶縁膜を各ワード線の上面が露出するように形成する工程（ｉ）と、露出した各ワード線の上面をシリサイド化する工程（ｊ）とをさらに備えていることが好ましい。

本発明に係る第３の半導体記憶装置の製造方法は、半導体領域の上にトンネル膜を形成する工程（ａ）と、トンネル膜の上に第１の導電膜を形成する工程（ｂ）と、第１の導電膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第１のマスク膜を形成する工程（ｃ）と、第１のマスク膜を用いて少なくとも第１の導電膜を選択的に除去した後、第１のマスク膜及び第１の導電膜に形成された各開口部から、半導体領域に不純物を導入することにより、半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程（ｄ）と、第１のマスク膜及び第１の導電膜に形成された各開口部に、第１のマスク膜を露出するように第１の埋め込み絶縁膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、第１のマスク膜を除去した後、第１の導電膜及び第１の埋め込み絶縁膜の上に電極間絶縁膜を形成する工程（ｆ）と、電極間絶縁膜の上に第２の導電膜を形成する工程（ｇ）と、第２の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第２のマスク膜を形成する工程（ｈ）と、第２のマスク膜を用いて第２の導電膜、電極間絶縁膜及び第１の導電膜をエッチングによりパターニングすることにより、第１の導電膜、電極間絶縁膜及び第２の導電膜から複数のワード線を形成すると共に、第１の埋め込み絶縁膜を露出する工程（ｉ）とを備え、工程（ｉ）は、第２の導電膜に対して、エッチングが進行するにつれて、各ワード線が延伸する方向と平行な方向の側面の幅が下方に向かうほど大きくなるようにエッチングする第１工程と、第１の導電膜に対して、エッチングにより、各ワード線における側面を半導体領域の主面に対して垂直となるようにパターニングする第２工程とを含むことを特徴とする。

第３の半導体記憶装置の製造方法は、工程（ｃ）において、トンネル膜における第１のマスク膜の各開口部からの露出部分を残存させ、工程（ｄ）において、不純物は、半導体領域にトラップ膜を介して導入することが好ましい。

また、第３の半導体記憶装置の製造方法は、工程（ｃ）において、トンネル膜における第１のマスク膜の各開口部からの露出部分をも除去し、工程（ｄ）において、不純物は、半導体領域に直接に導入することが好ましい。

第３の半導体記憶装置の製造方法は、工程（ｇ）において、第２の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることが好ましい。

第３の半導体記憶装置の製造方法は、工程（ｉ）よりも後に、隣り合う各ワード線同士の間に、第２の埋め込み絶縁膜を各ワード線の上面が露出するように形成する工程（ｊ）と、露出した各ワード線の上面をシリサイド化する工程（ｋ）とをさらに備えていることが好ましい。

また、第１の半導体記憶装置の製造方法は、半導体領域は、論理回路形成領域を有しており、工程（ａ）と工程（ｅ）との間に、半導体領域における論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程（ｊ）をさらに備え、工程（ｅ）において、第１の導電膜を論理回路形成領域におけるゲート絶縁膜の上にも形成し、工程（ｆ）において、第２のマスク膜における論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、工程（ｇ）は、第１の導電膜における論理回路形成領域に含まれる部分から、論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことが好ましい。

また、第２の半導体記憶装置の製造方法は、半導体領域は、論理回路形成領域を有しており、工程（ａ）と工程（ｂ）との間に、半導体領域における論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程（ｋ）とをさらに備え、工程（ｂ）において、第１の導電膜を論理回路形成領域におけるゲート絶縁膜の上にも形成し、工程（ｆ）において、第２の導電膜を論理回路形成領域における第１の導電膜の上にも形成し、工程（ｇ）において、第２のマスク膜における論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、工程（ｈ）は、第１の導電膜及び第２の導電膜における論理回路形成領域に含まれる部分から、論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことが好ましい。

また、第３の半導体記憶装置の製造方法は、半導体領域は、論理回路形成領域を有しており、工程（ａ）と工程（ｂ）との間に、半導体領域における論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程（ｌ）をさらに備え、工程（ｂ）において、第１の導電膜を論理回路形成領域におけるゲート絶縁膜の上にも形成し、工程（ｇ）において、第２の導電膜を論理回路形成領域の第１の導電膜の上にも形成し、工程（ｈ）において、第２のマスク膜における論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、工程（ｉ）は、論理回路形成領域における第１の導電膜及び第２の導電膜から、論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことが好ましい。

本発明に係る半導体記憶装置及びその製造方法によると、半導体領域に互い間隔をおいて形成された拡散層からなるビット線と、該ビット線と交差するように互いに間隔をおいて形成されたワード線（ゲート電極）とを有する半導体記憶装置において、ワード線同士の間の絶縁膜に発生するボイドが抑制されると共に、ワード線によるエッチング残渣が抑制される。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。

図１は本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル領域の平面構成を示している。また、図２〜図６は、それぞれ図１のII−II線、III−III線、IV−IV線、Ｖ−Ｖ線及びVI−VI線における断面構成を示している。

図１及び図２に示すように、例えばシリコン（Ｓｉ）からなる半導体基板１の上部には、例えばＳＴＩ等の複数の埋め込み酸化膜からなる素子分離領域４が形成されている。半導体基板１の上部には、複数のｎ型不純物拡散層からなり、拡散ビット線として機能するソースドレイン領域５が互いに間隔をおいて一方向に形成されており、該ソースドレイン領域５と接続されたビット線コンタクト部１３は素子分離領域４によって分離されている。

図３及び図４に示すように、各ソースドレイン領域５の上には、ビット線埋め込み酸化膜９がそれぞれ形成されている。さらに、各ソースドレイン領域５同士の間に形成される活性領域の上には、例えば酸化シリコン（ＳｉＯ_２ ）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ_２ ）の積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜６がそれぞれ形成されている。

各トラップ膜６の上には、ｎ型不純物である例えば燐（Ｐ）が導入された多結晶シリコンからなり、各メモリセルのゲート電極を構成するワード線１０がビット線埋め込み酸化膜９と交差する方向に形成されている。

図５及び図６に示すように、第１の実施形態に係るワード線（ゲート電極）１０は、該ワード線１０が延伸する方向に平行な方向（図面では前後方向）の側面の下部が半導体基板１の主面に対して垂直であり、且つ側面の上部が上方に向かうほど幅が小さくなるように傾斜している（一例として順テーパー形状）。ここでは、図５及び図６から分かるように、ビット線埋め込み酸化膜９の高さまでが、ワード線１０の下部に相当する。

図５に示すように、トラップ膜６の上に形成された、隣り合うワード線１０同士の間は、埋め込み絶縁膜１１により埋め込まれている。埋め込み絶縁膜１１から露出する各ワード線１０の上面には、例えばコバルト（Ｃｏ）又はニッケル（Ｎｉ）等からなる金属シリサイド層２３がそれぞれ形成され、該金属シリサイド層２３が形成された各ワード線１０及び埋め込み絶縁膜１１の上には、層間絶縁膜１２が形成されている。

また、図６に示すように、拡散ビット線であるソースドレイン領域５は、ビット線コンタクト部１３において、層間絶縁膜１２を貫通するコンタクト１４と接続され、層間絶縁膜１２上に形成された、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）を主成分とする金属からなるビット配線１５と接続されている。なお、ソースドレイン領域５と並列に金属からなるビット配線１５を設けているのは、より低抵抗のビット配線１５を設けることにより、不純物拡散層からなるソースドレイン領域５、ひいてはメモリセルへのアクセスの高速化を図るためである。

また、ソースドレイン領域５と接続されるビット線コンタクト部１３は高濃度不純物拡散層２２からなり、該高濃度不純物拡散層２２の上部にも金属シリサイド層２３が形成されている。

なお、図１においては、埋め込み絶縁膜１１、層間絶縁膜１２、ビット線埋め込み酸化膜９、トラップ膜６及びビット配線１５は、図示を省略している。

以下、前記のように構成された半導体記憶装置の製造方法について図７〜図１４を参照しながら説明する。なお、図７〜図１４は、図１に示す各断面位置のいずれか１本に沿った線の断面に相当する。すなわち、図７（ａ）〜図８（ａ）、図１０（ｂ）、図１１（ａ）、図１２（ａ）、図１３（ａ）及び図１４（ａ）は、図１のＶ−Ｖ線における断面に相当し、図８（ｂ）〜図１０（ａ）は、図１のIII−III線における断面に相当し、図１０（ｃ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）及び図１４（ｂ）は、図１のVI−VI線における断面に相当する。

まず、図７（ａ）に示すように、半導体基板１の主面上に、例えば膜厚が８０ｎｍ〜３００ｎｍ程度の窒化シリコンからなる第１のマスク形成膜２Ａを形成し、続いて、形成した第１のマスク形成膜２Ａの上に第１のレジスト膜３を塗布する。その後、リソグラフィ法により、第１のレジスト膜３に素子分離形成用の開口部３ａを形成する。

次に、図７（ｂ）に示すように、ドライエッチング等により、第１のレジスト膜３を用いて第１のマスク形成膜２Ａをエッチングして、第１のマスク形成膜２Ａから、第１のレジスト膜３の開口部３ａが転写された開口部２ａを有する第１のマスク膜２を形成する。続いて、第１のレジスト膜３を除去した後、ドライエッチング等により、第１のマスク膜２を用いて半導体基板１をエッチングして、半導体基板１の上部に溝部１ａを形成する。

次に、図７（ｃ）に示すように、 半導体基板１の溝部１ａに、例えば酸化シリコンからなる絶縁膜を充填し、化学機械研磨（ＣＭＰ）法により、充填した酸化シリコンの上面を平坦化して、ＳＴＩ等からなる素子分離領域４を形成する。

次に、図８（ａ）に示すように、素子分離領域４を含む半導体基板１の上の全面にわたって、膜厚が２０ｎｍのＯＮＯ膜であり、電荷の捕獲サイトを有するトラップ膜６を堆積する。続いて、例えば化学的気相堆積（ＣＶＤ）法により、膜厚が５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなる第２のマスク形成膜７Ａを堆積する。さらに、第２のマスク形成膜７Ａの上に第２のレジスト膜８を塗布する。

次に、図８（ｂ）に示すように、リソグラフィ法により、第２のレジスト膜８にソースドレイン形成領域をそれぞれ開口する開口パターン８ａを形成する。ここで、開口幅は１００ｎｍであり、これがソースドレイン領域５の幅となり、すなわち拡散ビット線の幅に相当する。一方、第２のレジスト膜８のライン幅は１５０ｎｍであり、このライン幅はメモリセルトランジスタのチャネル幅に相当する。

次に、図８（ｃ）に示すように、ドライエッチング等により、第２のレジスト膜８を用いて第２のマスク形成膜７Ａをエッチングして、第２のマスク形成膜７Ａから、第２のレジスト膜８の開口パターン８ａが転写された開口部７ａを有する第２のマスク膜７を形成する。続いて、第２のマスク膜７の開口部７ａから露出するトラップ膜６を除去する。但し、トラップ膜６は膜厚が２０ｎｍと小さいため、除去せずにイオン注入の際の半導体基板１の保護膜として用いてもよい。

次に、図９（ａ）に示すように、第２のマスク膜７を用いて、例えばｎ型の不純物である砒素（Ａｓ）を加速エネルギーが５ｋｅＶ〜２００ｋｅＶで且つドーズ量が１×１０^１４ｃｍ^−２〜１×１０^１７ｃｍ^−２の注入条件で１回又は２回以上のイオン注入を行なって、それぞれがｎ型不純物拡散層からなる複数のソースドレイン領域５を形成する。

次に、図９（ｂ）に示すように、例えば、高密度プラズマ式化学的気相堆積（ＨＤＰ−ＣＶＤ）法又は減圧化学的気相堆積（ＬＰ−ＣＶＤ）法等により、少なくとも第２のマスク膜７の各開口部７ａに、シリコン酸化膜９Ａが埋め込まれるように堆積する。

次に、図９（ｃ）に示すように、例えばＣＭＰ法又はエッチバック法等により、シリコン酸化膜９Ａにおける第２のマスク膜７の開口部７ａに埋め込まれた部分を残して、他の部分を除去する。

次に、図１０（ａ）に示すように、ウェットエッチング法又はエッチバック法等により、第２のマスク膜７のみを選択的に除去する。これにより、トラップ膜６を露出させると共にシリコン酸化膜９Ａからビット線埋め込み酸化膜９を形成する。ここで、第２のマスク膜７を除去する前又は除去した後に、ウェットエッチング法又はエッチバック法等により、ビット線埋め込み酸化膜９の高さを、例えば５０ｎｍに調整する。

次に、図１０（ｂ）及び図１０（ｃ）に示すように、例えばＬＰ−ＣＶＤ法により、トラップ膜６及びビット線埋め込み酸化膜９の上に、ｎ型の不純物である燐（Ｐ）が１×１０^１８ｃｍ^−３〜１×１０^２２ｃｍ^−３程度にドープされた多結晶シリコン膜１０Ａを堆積する。

次に、図１１（ａ）及び図１１（ｂ）に示すように、リソグラフィ法により、多結晶シリコン膜１０Ａの上に、ソースドレイン形成領域と交差する方向に複数のワード線を形成するための配線パターンを有する第３のレジスト膜８１を形成する。

次に、図１２（ａ）及び図１２（ｂ）に示すように、第３のレジスト膜８１を用いて、ドライエッチングにより多結晶シリコン膜１０Ａを所定形状にパターニングすることにより、多結晶シリコン膜１０Ａから複数のワード線（ゲート電極）１０を形成する。

このとき、第１のステップとして、各ワード線１０の延伸方向に平行な方向の側面の半導体基板１に対する角度を９０°よりも小さい角度、例えば８４°±４°程度の角度となるようにドライエッチングを行なう。続いて、多結晶シリコン膜１０Ａにおけるエッチングの下端部（最深部）の高さがビット線埋め込み酸化膜９の高さとほぼ同一となった時点で、第２のステップとして、各ワード線１０の延伸方向に平行な方向の側面の半導体基板１に対する角度を９０°±１°程度の角度となるようにドライエッチングを行なって、ワード線１０同士の間のトラップ膜６を露出する。なお、エッチング中に膜厚をモニタして、エッチングのステップ内容を切り替える手法は一般に知られている（例えば、特許文献４を参照。）。

また、多結晶シリコン膜１０Ａの側面を傾斜させる方法は、エッチング時の圧力若しくはエッチングガスの組成の比率を調整するか、又は多結晶シリコン膜１０Ａに対するイオンの注入量、イオンの注入深さ若しくはアニール時間による注入種の拡散により調整することが可能である。

より具体的には、多結晶シリコン膜１０Ａの側面を傾斜させるエッチング条件は、要求される最終的な側面の角度の値により、各エッチングパラメータの設定値を変えることによって詳細な値が決定される。ここで、仮に、ワード線１０の側面の角度を８４°とする条件設定としては、誘導結合式高密度プラズマエッチング装置において、エッチングガスのガス種とその流量は、塩素（Ｃｌ_２）を５０ｍｌ／ｍｉｎとし、臭化水素（ＨＢｒ）を１７５ｍｌ／ｍｉｎとし、四フッ化塩素（ＣＦ_４）を３５ｍｌ／ｍｉｎとし、酸素（Ｏ_２）を３．５ｍｌ／ｍｉｎとする。また、圧力は５×１３３．３ｍＰａ（＝５ｍＴｏｒｒ）とし、上部電極のＲＦ電力を６００Ｗとし、下部電極のＲＦ電力を１２５Ｖとし、また、下部電極の温度を４５℃に設定する。

また、例えば、ワード線１０の側面の角度を８８°に調整する場合は、圧力＝１０×１３３．３ｍＰａ（＝１０ｍＴｏｒｒ）とし、エッチングガスの総流量を２倍にすれば実現できる。

また、ワード線１０として、最終的に適正な抵抗値を得るために、不純物イオンの注入量と注入エネルギー、さらにアニール条件を設定するが、エッチングを実施する際のイオンの注入種のプロファイルが不均一となるように各パラメータを設定することにより、側面の角度の調整が可能である。この際、最終的な注入種のプロファイルは、ソースドレイン注入後のアニールにより均一となるため、エッチング時に均一である必要はない。

例えば、仮に、ワード線１０の側面の角度を８６°とする条件設定としては、燐（Ｐ）を加速エネルギーが１５ｋｅＶで、ドーズ量が１×１０^１４ｃｍ^−２でイオン注入を行ない、ＲＴＡアニールを７００℃で３０秒間に設定する。また、例えば、ワード線１０の側面の角度を８８°に調整する場合は、ＲＴＡアニールを８５０℃で３０秒間とすれば実現できる。また、注入エネルギーを３５ｋｅＶに設定することにより、イオン注入種のプロファイルを変化させてもよい。

次に、図１３（ａ）及び図１３（ｂ）に示すように、第３のレジスト膜８１を除去した後、例えばＬＰ−ＣＶＤ法により、ワード線１０同士の間の空隙を充填するように、酸化シリコン又は窒化シリコンからなる埋め込み絶縁膜１１を堆積する。このとき、各ワード線１０における互いに隣り合う側面の上部は、前述したように上方に広がっている。このため、埋め込み絶縁膜１１にはボイドがほとんど発生しない。続いて、エッチバック法により、ワード線１０の各側面上に埋め込み絶縁膜１１を残したまま、ワード線１０の上面及びビット線コンタクト部１３上の埋め込み絶縁膜１１を除去する。

次に、図１４（ａ）及び図１４（ｂ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、各ワード線１０の上部及び各ビット線コンタクト部１３の上部にそれぞれ金属シリサイド層２３を形成する。続いて、例えばＨＤＰ−ＣＶＤ法、常圧化学的気相堆積（ＡＰ−ＣＶＤ）法、プラズマ式化学的気相堆積（ＰＥ−ＣＶＤ）法等により、半導体基板１の上の全面に、酸化シリコンからなる層間絶縁膜１２を堆積する。その後、例えばＣＭＰ法又はドライエッチバック法等により、層間絶縁膜１２の上面を平坦化する。

これ以降の工程は、図２及び図６に示すように、半導体基板１の上部に形成された各ソースドレイン領域５のビット線コンタクト部１３をそれぞれ露出する接続孔を開口し、層間絶縁膜１２の上に、例えばタングステン（Ｗ）若しくはタングステン化合物、又はチタン（Ｔｉ）若しくは窒化チタン（ＴｉＮ）等のチタン化合物からなる金属単層膜若しくは金属積層膜を、各接続孔が埋まるように全面的に堆積してそれぞれコンタクト１４を形成する。続いて、層間絶縁膜１２の上にビット配線形成用の導電膜を堆積し、堆積した導電膜に対して各コンタクト１４が電気的に接続されるようにパターニングして、導電膜からビット配線１５をそれぞれ形成する。

第１の実施形態によると、各ワード線（ゲート電極）１０は、該ワード線１０が延伸する方向に平行な方向の側面の角度が上部と下部とで異なっている。すなわち、ワード線１０の側面の下部は、半導体基板１の主面に対して垂直であるため、ワード線１０における垂直な側面を持つ下部と高さがほぼ等しいビット線埋め込み酸化膜９の側面も、ワード線１０の下部の側面と同様に垂直となる。従って、ビット線埋め込み酸化膜９の側面には、エッチング残渣が発生することがない。これに対し、各ワード線１０の側面の上部は、隣り合う側面同士の間隔が上方に向かって拡がる傾斜形状を有しているため、ワード線１０同士の間に埋め込まれる埋め込み絶縁膜１１の形成時にボイドが発生しにくくなる。

このように、第１の実施形態においては、従来のようにワード線（ゲート電極）１０同士の間に該ワード線１０を絶縁分離する埋め込み絶縁膜１１にボイドが発生することがなく、また、ビット線埋め込み酸化膜９の側面にエッチング残渣が発生することもない。従って、半導体記憶装置の微細化を歩留まり良く実現することができる。

なお、第１の実施形態においては、ソースドレイン領域５を形成するための第２のマスク膜７に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソースドレイン領域５を形成する際には、シリコン化合物からなるマスク膜を用いる代わりに、レジスト材をマスクとして用いても構わない。

また、第１の実施形態においては、電荷の捕獲サイトを有するトラップ膜６として、酸化シリコン、窒化シリコン及び酸化シリコンからなる３層の積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板１側から順次形成された酸化シリコンと窒化シリコン膜との２層の積層膜、さらには、酸化シリコン、窒化シリコン、酸化シリコン、窒化シリコン及び酸化シリコンを順次堆積した５層の積層膜を用いてもよい。

また、第１の実施形態においては、一例としてトラップ膜６の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。

また、第１の実施形態においては、ビット線埋め込み酸化膜９の高さを一例として５０ｎｍとしたが、ワード線１０とソースドレイン領域５との間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してもよい。

また、第１の実施形態においては、一例としてソースドレイン領域５を構成するｎ型不純物拡散層の幅を１００ｎｍとしたが、トランジスタの特性を最適化することによって、５０ｎｍ〜３００ｎｍの範囲で適宜調整してもよい。

また、第１の実施形態においては、ワード線１０を構成する多結晶シリコン膜１０Ａに対するドライエッチング用のマスクとしてレジスト材（第３のレジスト膜８１）を用いたが、高度に集積化する過程において、高いエッチング選択比が必要になることが想定され、そのような場合は、酸化シリコン又は窒化シリコンからなるマスク膜を用いてもよく、またこれらとレジスト材とを積層してなる積層マスクを用いてもよい。

また、第１の実施形態においては、多結晶シリコン膜１０Ａのドライエッチング工程におけるステップとして、各ワード線１０における傾斜させる側面の高さがビット線埋め込み酸化膜９の高さと同一となった時点でステップの切り換えを行なう方法を採ったが、これに限られない。すなわち、ビット線埋め込み酸化膜９の高さから上下３０ｎｍ程度の範囲内で切り換えてもエッチング残渣は除去可能であり、問題はない。

また、第１の実施形態においては、ワード線１０を構成する多結晶シリコン膜１０Ａは、ドープトポリシリコンとして堆積したが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。

また、ワード線１０を構成する多結晶シリコン膜１０Ａは一例に過ぎず、多結晶シリコンに代えて、非晶質（アモルファス）シリコン、又はタンタル（Ｔａ）若しくはチタン（Ｔｉ）等の融点が６００℃以上である高融点金属、金属化合物、又は金属シリサイドからなる単層膜、さらにはこれらの積層膜に置き換えることができる。また、ワード線１０を構成する多結晶シリコン膜１０Ａを金属によりシリサイド化してもよい。

また、第１の実施形態においては、一例としてワード線１０同士の間を埋め込む埋め込み絶縁膜１１として、ＬＰ−ＣＶＤ法によるシリコン酸化膜又はシリコン窒化膜を用いたが、これに限られない。すなわち、ステップカバレッジ特性が良好であり、且つプラズマを用いない成膜方法により形成できる絶縁膜であれば適用可能である。但し、ＡＰ−ＣＶＤ法のような、後工程で高温による焼成が必要な絶縁膜は扱いが困難であり、高度に精密化した成膜及び焼成条件が必要である。

また、第１の実施形態においては、ソースドレイン領域５がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。

また、第１の実施形態においては、各ソースドレイン領域５を構成するｎ型不純物拡散層は、側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層が形成されていてもよい。この構成を採ることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制することができる。このため、一対のソースドレイン領域５の間隔を小さくすることができ、すなわちゲート長を短くすることができるので、半導体記憶装置のより一層の微細化を実現できる。

（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。ここでは、本発明の第１の実施形態に係る半導体記憶装置との相違点のみを説明する。従って、図１〜図６に示した構成部材と同一の構成部材には、同一の符号を付す。

図１５は本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル領域の平面構成を示している。また、図１６〜図１８は、それぞれ図１５のXVI−XVI線、XVII−XVII線及びXVIII−XVIII線における断面構成を示している。

図１６及び図１７に示すように、第２の実施形態に係る半導体記憶装置におけるワード線（ゲート電極）１０は、その延伸する方向に平行な方向の側面が半導体基板１の主面に対して垂直な下部ワード線１０ａと、該下部ワード線１０ａの上方に積層され且つ延伸方向に平行な方向の側面が上方に向かうほど幅が小さくなるように傾斜した、一例として順テーパー形状を有する上部ワード線１０ｂとから構成されている。ここでは、図１７及び図１８から分かるように、ビット線埋め込み酸化膜９の高さまでが下部ワード線１０ａに相当する。

なお、図１５においては、埋め込み絶縁膜１１、層間絶縁膜１２、ビット線埋め込み酸化膜９、トラップ膜６及びビット配線１５は、図示を省略している。

以下、前記のように構成された半導体記憶装置の製造方法について図１９〜図２６を参照しながら説明する。なお、図１９〜図２６は、図１５に示す各断面位置のいずれか１本に沿った線の断面に相当する。すなわち、図１９（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）及び図２６（ａ）は、図１５のXVII−XVII線における断面に相当し、図１９（ｂ）〜図２１（ｂ）は、図１５のXVI−XVI線における断面に相当し、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）及び図２６（ｂ）は、図１５のXVIII−XVIII線における断面に相当する。

まず、図１９（ａ）に示すように、第１の実施形態と同様にして、Ｓｉからなる半導体基板１の上部に酸化シリコンからなるＳＴＩ等の素子分離領域４を選択的に形成する。続いて、素子分離領域４を含む半導体基板１の上の全面にわたって、膜厚が２０ｎｍのＯＮＯ膜であり、電荷の捕獲サイトを有するトラップ膜６を堆積する。続いて、例えばＣＶＤ法により、厚さが２０ｎｍ〜８０ｎｍ程度、例えば５０ｎｍの第１の多結晶シリコン膜１０Ａ１を堆積し、続いて、第１の多結晶シリコン膜１０Ａ１の上に、膜厚が１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を堆積する。ここで、第１の多結晶シリコン膜１０Ａ１にはｎ型の不純物が堆積時又は堆積後にドープされる。その後、膜厚が５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなる第２のマスク形成膜７Ａを堆積する。なお、図示しないシリコン酸化膜は、後工程において第２のマスク形成膜７を選択的に除去する際に、第１の多結晶シリコン膜１０Ａ１を保護するために形成しており、第２のマスク形成膜７を除去するプロセス条件を高精度化することにより省略することも可能である。また、図示しないシリコン酸化膜は、ビット線埋め込み絶縁膜９の高さ調整に続いて除去することにより、その後のワード線形成工程には影響を及ぼさない。その後、第２のマスク形成膜７Ａの上に第２のレジスト膜８を塗布する。

次に、図１９（ｂ）に示すように、リソグラフィ法により、第２のレジスト膜８にソースドレイン形成領域をそれぞれ開口する開口パターン８ａを形成する。ここで、開口幅は１００ｎｍであり、これがソースドレイン領域５の幅となり、すなわち拡散ビット線の幅に相当する。一方、第２のレジスト膜８のライン幅は１５０ｎｍであり、このライン幅はメモリセルトランジスタのチャネル幅に相当する。

次に、図１９（ｃ）に示すように、ドライエッチング等により、第２のレジスト膜８を用いて第２のマスク形成膜７Ａをエッチングして、第２のマスク形成膜７Ａから、第２のレジスト膜８の開口パターン８ａが転写された開口部７ａを有する第２のマスク膜７を形成する。続いて、第２のマスク膜７の開口部７ａから露出する、シリコン酸化膜（図示せず）、第１の多結晶シリコン膜１０Ａ１及びトラップ膜６を除去する。但し、トラップ膜６は膜厚が２０ｎｍと小さいため、除去せずにイオン注入の際の保護膜として用いてもよい。

次に、図２０（ａ）に示すように、第２のマスク膜７を用いて、例えばｎ型の不純物である砒素を加速エネルギーが５ｋｅＶ〜２００ｋｅＶで且つドーズ量が１×１０^１４ｃｍ^−２〜１×１０^１７ｃｍ^−２の注入条件で１回又は２回以上のイオン注入を行なって、それぞれがｎ型不純物拡散層からなる複数のソースドレイン領域５を形成する。

次に、図２０（ｂ）に示すように、例えば、ＨＤＰ−ＣＶＤ法又はＬＰ−ＣＶＤ法等により、少なくとも第２のマスク膜７の各開口部７ａに、シリコン酸化膜９Ａが埋め込まれるように堆積する。

次に、図２０（ｃ）に示すように、例えばＣＭＰ法又はエッチバック法等により、シリコン酸化膜９Ａにおける第２のマスク膜７の開口部７ａに埋め込まれた部分を残して、他の部分を除去する。

次に、図２１（ａ）に示すように、ウェットエッチング法又はエッチバック法により、埋め込まれたシリコン酸化膜９Ａの高さを第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整する。

次に、図２１（ｂ）に示すように、ウェットエッチング法又はエッチバック法等により、第２のマスク膜７のみを選択的に除去する。続いて、第１の多結晶シリコン膜１０Ａ１上の図示しないシリコン酸化膜を除去して、シリコン酸化膜９Ａからビット線埋め込み酸化膜９を形成する。これにより、ビット線埋め込み酸化膜９の高さは第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整される。この高さ調整工程は、第２のマスク膜７を除去するよりも前に行なっているが、より高精度に高さを一致させる場合は、第２のマスク膜７を除去する前と後に併せて行なうことが望ましい。

次に、図２２（ａ）及び図２２（ｂ）に示すように、例えばＬＰ−ＣＶＤ法により、第１の多結晶シリコン膜１０Ａ１及びビット線埋め込み酸化膜９の上に、ｎ型の不純物である燐が１×１０^１８ｃｍ^−３〜１×１０^２２ｃｍ^−３程度にドープされた第２の多結晶シリコン膜１０Ａ２を堆積する。このとき、第１の多結晶シリコン膜１０Ａ１と第２の多結晶シリコン膜１０Ａ２との界面には膜厚が１ｎｍ程度の極めて薄い自然酸化膜が形成される場合があるが、第１の多結晶シリコン膜１０Ａ１と第２の多結晶シリコン膜１０Ａ２とは電気的に接続されており、ワード線（ゲート電極）として使用する際の問題とはならない。

次に、図２３（ａ）及び図２３（ｂ）に示すように、リソグラフィ法により、第２の多結晶シリコン膜１０Ａ２の上に、ソースドレイン形成領域と交差する方向に複数のワード線を形成するための配線パターンを有する第３のレジスト膜８１を形成する。

次に、図２４（ａ）及び図２４（ｂ）に示すように、第３のレジスト膜８１を用いて、ドライエッチングにより第２の多結晶シリコン膜１０Ａ２及び第１の多結晶シリコン膜１０Ａ１を順次所定形状にパターニングすることにより、第１の多結晶シリコン膜１０Ａ１及び第２の多結晶シリコン膜１０Ａ２から、それぞれが下部ワード線１０ａ及びその上の上部ワード線１０ｂからなる複数のワード線（ゲート電極）１０を形成する。

このとき、第１のステップとして、各ワード線１０の延伸方向に平行な方向の側面の半導体基板１に対する角度を９０°よりも小さい角度、例えば８４°±４°程度の角度となるように、第２の多結晶シリコン膜１０Ａ２に対してドライエッチングを行なう。続いて、第２の多結晶シリコン膜１０Ａ２のエッチングが終了した時点で、第２のステップとして、図示しない界面酸化膜をドライエッチングにより除去する。その後、第３のステップとして、各ワード線１０の延伸方向に平行な方向の側面の半導体基板１に対する角度を９０°±１°程度の角度となるように、第１の多結晶シリコン膜１０Ａ１に対してドライエッチングを行なって、ワード線１０同士の間のトラップ膜６を露出する。なお、エッチングステップの切り替えは、第１の実施形態と同様に、エッチング中に膜厚をモニタしてエッチングのステップ内容を切り替える手法でもよく、また、公知の方法である、界面酸化膜を介在させた状態で行なうプラズマ発光強度の変化を検知する方法でもよい。

また、第２の多結晶シリコン膜１０Ａ２の側面を傾斜させる方法は、エッチング時の圧力若しくはガス比率を調整するか、又は第２の多結晶シリコン膜１０Ａ２に対するイオンの注入量、イオンの注入深さ若しくはアニール時間による注入種の拡散により調整することが可能である。

より具体的には、第２の多結晶シリコン膜１０Ａ２の側面を傾斜させるエッチング条件は、要求される最終的な側面の角度の値により、各エッチングパラメータの設定値を変えることによって詳細な値が決定される。ここで、仮に、上部ワード線１０ｂの側面の角度を８４°とする条件設定としては、誘導結合式高密度プラズマエッチング装置において、エッチングガスのガス種とその流量は、塩素（Ｃｌ_２）を５０ｍｌ／ｍｉｎとし、臭化水素（ＨＢｒ）を１７５ｍｌ／ｍｉｎとし、四フッ化塩素（ＣＦ_４）を３５ｍｌ／ｍｉｎとし、酸素（Ｏ_２）を３．５ｍｌ／ｍｉｎとする。また、圧力は５×１３３．３ｍＰａ（＝５ｍＴｏｒｒ）とし、上部電極のＲＦ電力を６００Ｗとし、下部電極のＲＦ電力を１２５Ｖとし、また、下部電極の温度を４５℃に設定する。

また、例えば、上部ワード線１０ｂの側面の角度を８８°に調整する場合は、圧力＝１０×１３３．３ｍＰａ（＝１０ｍＴｏｒｒ）とし、エッチングガスの総流量を２倍にすれば実現できる。

また、ワード線１０として、最終的に適正な抵抗値を得るために、不純物イオンの注入量と注入エネルギー、さらにアニール条件を設定するが、エッチングを実施する際のイオンの注入種のプロファイルが不均一となるように各パラメータを設定することにより、側面の角度の調整が可能である。この際、最終的な注入種のプロファイルは、ソースドレイン注入後のアニールにより均一となるため、エッチング時に均一である必要はない。

例えば、仮に、ワード線１０の側面の角度を８６°とする条件設定としては、燐を加速エネルギーが１５ｋｅＶで、ドーズ量が１×１０^１４ｃｍ^−２でイオン注入を行ない、ＲＴＡアニールを７００℃で３０秒間に設定する。また、例えば、ワード線１０の側面の角度を８８°に調整する場合は、ＲＴＡアニールを８５０℃で３０秒間とすれば実現できる。また、注入エネルギーを３５ｋｅＶに設定することにより、イオン注入種のプロファイルを変化させてもよい。

次に、図２５（ａ）及び図２５（ｂ）に示すように、第３のレジスト膜８１を除去した後、例えばＬＰ−ＣＶＤ法により、ワード線１０同士の間の空隙を充填するように、酸化シリコン又は窒化シリコンからなる埋め込み絶縁膜１１を堆積する。このとき、各ワード線１０における互いに隣り合う上部ワード線１０ｂ同士の側面は、前述したように上方に広がっている。このため、埋め込み絶縁膜１１にはボイドがほとんど発生しない。続いて、エッチバック法により、ワード線１０の各側面上に埋め込み絶縁膜１１を残したまま、ワード線１０の上面及びビット線コンタクト部１３上の埋め込み絶縁膜１１を除去する。

次に、図２６（ａ）及び図２６（ｂ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、各ワード線１０の上部及び各ビット線コンタクト部１３の上部にそれぞれ金属シリサイド層２３を形成する。続いて、例えばＨＤＰ−ＣＶＤ法、ＡＰ−ＣＶＤ法、ＰＥ−ＣＶＤ法等により、半導体基板１の上の全面に、酸化シリコンからなる層間絶縁膜１２を堆積する。その後、例えばＣＭＰ法又はドライエッチバック法等により、層間絶縁膜１２の上面を平坦化する。

これ以降の工程は、図１８に示すように、半導体基板１の上部に形成された各ソースドレイン領域５におけるビット線コンタクト部１３をそれぞれ露出する接続孔を開口し、層間絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物からなる金属単層膜若しくは金属積層膜を、各接続孔が埋まるように全面的に堆積してそれぞれコンタクト１４を形成する。続いて、層間絶縁膜１２の上にビット配線形成用の導電膜を堆積し、堆積した導電膜に対して各コンタクト１４が電気的に接続されるようにパターニングして、導電膜からビット配線１５をそれぞれ形成する。

第２の実施形態によると、各ワード線（ゲート電極）１０は、それが延伸する方向に平行な方向の側面の角度が上部と下部とで異なっている。すなわち、下部ワード線１０ａの側面は、半導体基板１の主面に対して垂直であるため、下部ワード線１０ａと高さがほぼ等しいビット線埋め込み酸化膜９の側面も、下部ワード線１０ａの側面と同様に垂直となる。従って、ビット線埋め込み酸化膜９の側面にエッチング残渣が発生することがない。これに対し、上部ワード線１０ｂの側面は、隣り合う側面同士の間隔が上方に向かって拡がる傾斜形状を有しているため、ワード線１０同士の間に埋め込まれる埋め込み絶縁膜１１の形成時にボイドが発生しにくい。

このように、第２の実施形態においても、従来のようにワード線（ゲート電極）１０同士の間に該ワード線１０を絶縁分離する埋め込み絶縁膜１１にボイドが発生することがなく、また、ビット線埋め込み酸化膜９の側面にエッチング残渣が発生することもない。従って、半導体記憶装置の微細化を歩留まり良く実現することができる。

その上、第２の実施形態においては、各ワード線１０を構成する、垂直な側面を有する下部ワード線１０ａと、傾斜した側面を有する上部ワード線１０ｂとを別々に形成する。従って、下部ワード線１０ａを構成する第１の多結晶シリコン膜１０Ａ１を形成した状態でビット線埋め込み酸化膜９を形成するため、第１の多結晶シリコン膜１０Ａ１とビット線埋め込み酸化膜９との互いの高さを揃えやすく、より高度に歩留まりをコントロールすることが可能となる。

なお、第２の実施形態においても、ソースドレイン領域５を形成するための第２のマスク膜７に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソースドレイン領域５を形成する際には、シリコン化合物からなるマスク膜を用いる代わりに、レジスト材をマスクとして用いても構わない。

また、第２の実施形態においては、電荷の捕獲サイトを有するトラップ膜６として、酸化シリコン、窒化シリコン及び酸化シリコンからなる３層の積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板１側から順次形成された酸化シリコンと窒化シリコン膜との２層の積層膜、さらには、酸化シリコン、窒化シリコン、酸化シリコン、窒化シリコン及び酸化シリコンを順次堆積した５層の積層膜を用いてもよい。

また、第２の実施形態においては、一例としてトラップ膜６の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。

また、第２の実施形態においては、第１の多結晶シリコン膜１０Ａ１及びビット線埋め込み酸化膜９の高さを一例として５０ｎｍとしたが、ワード線１０とソースドレイン領域５との間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してもよい。

また、第２の実施形態においては、一例としてソースドレイン領域５を構成するｎ型不純物拡散層の幅を１００ｎｍとしたが、トランジスタの特性を最適化することによって、５０ｎｍ〜３００ｎｍの範囲で適宜調整してもよい。

また、第２の実施形態においては、ワード線１０を構成する第２の多結晶シリコン膜１０Ａ２及び第１の多結晶シリコン膜１０Ａ１に対するドライエッチング用のマスクとしてレジスト材（第３のレジスト膜８１）を用いたが、高度に集積化する過程において、高いエッチング選択比が必要になることが想定され、そのような場合は、酸化シリコン又は窒化シリコンからなるマスク膜を用いてもよく、またこれらとレジスト材とを積層してなる積層マスクを用いてもよい。

また、第２の実施形態においては、各多結晶シリコン膜１０Ａ１、１０Ａ２のドライエッチング工程におけるステップとして、第２の多結晶シリコン膜１０Ａ２に対するエッチングがビット線埋め込み酸化膜９の高さと同一となった時点でステップの切り換えを行なう方法を採ったが、これに限られない。すなわち、ビット線埋め込み酸化膜９の高さから上下３０ｎｍ程度の範囲内で切り換えてもエッチング残渣は除去可能であり、問題はない。

また、第２の実施形態においては、上部ワード線１０ｂを構成する第２の多結晶シリコン膜１０Ａ２は、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。

また、ワード線１０を構成する多結晶シリコン膜１０Ａ１、１０Ａ２は一例に過ぎず、多結晶シリコンに代えて、非晶質（アモルファス）シリコン、又はタンタル（Ｔａ）若しくはチタン（Ｔｉ）等の融点が６００℃以上である高融点金属、金属化合物又は金属シリサイドからなる単層膜、さらにはこれらの積層膜に置き換えることができる。また、上部ワード線１０ｂを構成する第２の多結晶シリコン膜１０Ａ２を金属によりシリサイド化してもよい。

また、第２の実施形態においては、一例としてワード線１０同士の間を埋め込む埋め込み絶縁膜１１として、ＬＰ−ＣＶＤ法によるシリコン酸化膜又はシリコン窒化膜を用いたが、これに限られない。すなわち、ステップカバレッジ特性が良好であり、且つプラズマを用いない成膜方法により形成できる絶縁膜であれば適用可能である。但し、ＡＰ−ＣＶＤ法のような、後工程で高温による焼成が必要な絶縁膜は扱いが困難であり、高度に精密化した成膜及び焼成条件が必要である。

また、第２の実施形態においては、ソースドレイン領域５がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。

また、第２の実施形態においては、各ソースドレイン領域５を構成するｎ型不純物拡散層は、側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層が形成されていてもよい。この構成を採ることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制することができる。このため、一対のソースドレイン領域５の間隔を小さくすることができ、すなわちゲート長を短くすることができるので、半導体記憶装置のより一層の微細化を実現できる。

（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。ここでは、本発明の第１の実施形態に係る半導体記憶装置との相違点のみを説明する。従って、図１〜図６に示した構成部材と同一の構成部材には、同一の符号を付す。

図２７は本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル領域の平面構成を示している。また、図２８〜図３１は、それぞれ図２７のXXVIII−XXVIII線、XXIX−XXIX線、XXX−XXX線及びXXXI−XXXI線における断面構成を示している。

図２８、図２９及び図３０に示すように、第３の実施形態に係る半導体記憶装置におけるワード線１０は、半導体基板１の主面上に形成された酸化シリコンからなるトンネル膜１７を介在させた、浮遊ゲート電極３０ａ、電極間絶縁膜１８及び制御ゲート電極３０ｂから構成されている。

浮遊ゲート電極３０ａ及び制御ゲート電極３０ｂは、それぞれｎ型不純物である例えば燐が導入された多結晶シリコンからなり、電極間絶縁膜１８は、酸化シリコン、窒化シリコン及び酸化シリコンが積層されたＯＮＯ膜である。

ワード線１０を構成する浮遊ゲート電極３０ａは、その延伸する方向に平行な方向の側面が半導体基板１の主面に対して垂直であり、ワード線１０を構成する制御ゲート電極３０ｂは、延伸方向に平行な方向の側面が上方に向かうほど幅が小さくなるように傾斜している（一例として順テーパー形状）。ここでは、図３０及び図３１から分かるように、ビット線埋め込み酸化膜９の高さまでが浮遊ゲート電極３０ａに相当する。

なお、図２７においては、埋め込み絶縁膜１１、層間絶縁膜１２、ビット線埋め込み酸化膜９、トンネル膜１７及びビット配線１５は、図示を省略している。

以下、前記のように構成された半導体記憶装置の製造方法について図３２〜図３９を参照しながら説明する。なお、図３２〜図３９は、図２７に示す各断面位置のいずれか１本に沿った線の断面に相当する。すなわち、図３２（ａ）、図３５（ａ）、図３６（ａ）、図３７（ａ）、図３８（ａ）及び図３９（ａ）は、図２７のXXX−XXX線における断面に相当し、図３２（ｂ）〜図３４（ｂ）は、図２７のXXVIII−XXVIII線における断面に相当し、図３５（ｂ）、図３６（ｂ）、図３７（ｂ）、図３８（ｂ）及び図３９（ｂ）は、図２７のXXXI−XXXI線における断面に相当する。

まず、図３２（ａ）に示すように、第１の実施形態と同様にして、Ｓｉからなる半導体基板１の上部に酸化シリコンからなるＳＴＩ等の素子分離領域４を選択的に形成する。続いて、素子分離領域４を含む半導体基板１の上の全面にわたって、膜厚が１０ｎｍの酸化シリコン等からなるトンネル膜１７を堆積する。続いて、例えばＣＶＤ法により、厚さが２０ｎｍ〜８０ｎｍ程度、例えば５０ｎｍで、導電性がｎ型の第１の多結晶シリコン膜１０Ａ１を堆積し、続いて、第１の多結晶シリコン膜１０Ａ１の上に、膜厚が１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を堆積する。その後、膜厚が５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなる第２のマスク形成膜７Ａを堆積する。なお、第２の実施形態と同様に、図示しないシリコン酸化膜は、後工程において第２のマスク形成膜７を選択的に除去する際に、第１の多結晶シリコン膜１０Ａ１を保護するために形成している。その後、第２のマスク形成膜７Ａの上に第２のレジスト膜８を塗布する。

次に、図３２（ｂ）に示すように、リソグラフィ法により、第２のレジスト膜８にソースドレイン形成領域をそれぞれ開口する開口パターン８ａを形成する。ここで、開口幅は１００ｎｍであり、これがソースドレイン領域５の幅となり、すなわち拡散ビット線の幅に相当する。一方、第２のレジスト膜８のライン幅は１５０ｎｍであり、このライン幅はメモリセルトランジスタのチャネル幅に相当する。

次に、図３２（ｃ）に示すように、ドライエッチング等により、第２のレジスト膜８を用いて第２のマスク形成膜７Ａをエッチングして、第２のマスク形成膜７Ａから、第２のレジスト膜８の開口パターン８ａが転写された開口部７ａを有する第２のマスク膜７を形成する。続いて、第２のマスク膜７の開口部７ａから露出する、シリコン酸化膜（図示せず）、第１の多結晶シリコン膜１０Ａ１及びトンネル膜１７を除去する。但し、トンンル膜１７は膜厚が１０ｎｍと小さいため、除去せずにイオン注入の際の保護膜として用いてもよい。

次に、図３３（ａ）に示すように、第２のマスク膜７を用いて、例えばｎ型の不純物である砒素を加速エネルギーが５ｋｅＶ〜２００ｋｅＶで且つドーズ量が１×１０^１４ｃｍ^−２〜１×１０^１７ｃｍ^−２の注入条件で１回又は２回以上のイオン注入を行なって、それぞれがｎ型不純物拡散層からなる複数のソースドレイン領域５を形成する。

次に、図３３（ｂ）に示すように、例えば、ＨＤＰ−ＣＶＤ法又はＬＰ−ＣＶＤ法等により、少なくとも第２のマスク膜７の各開口部７ａに、シリコン酸化膜９Ａが埋め込まれるように堆積する。

次に、図３３（ｃ）に示すように、例えばＣＭＰ法又はエッチバック法等により、シリコン酸化膜９Ａにおける第２のマスク膜７の開口部７ａに埋め込まれた部分を残して、他の部分を除去する。

次に、図３４（ａ）に示すように、ウェットエッチング法又はエッチバック法により、埋め込まれたシリコン酸化膜９Ａの高さを第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整する。

次に、図３４（ｂ）に示すように、ウェットエッチング法又はエッチバック法等により、第２のマスク膜７のみを選択的に除去する。続いて、第１の多結晶シリコン膜１０Ａ１上の図示しないシリコン酸化膜を除去して、シリコン酸化膜９Ａからビット線埋め込み酸化膜９を形成する。これにより、ビット線埋め込み酸化膜９の高さは第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整される。この高さ調整工程は、第２のマスク膜７を除去するよりも前に行なっているが、より高精度に高さを一致させる場合は、第２のマスク膜７を除去する前と後に併せて行なうことが望ましい。

次に、図３５（ａ）及び図３５（ｂ）に示すように、例えばＬＰ−ＣＶＤ法により、第１の多結晶シリコン膜１０Ａ１及びビット線埋め込み酸化膜９の上に、酸化シリコン、窒化シリコン及び酸化シリコンの積層膜からなり、膜厚が２０ｎｍ程度の電極間絶縁膜１８を堆積する。続いて、例えばＬＰ−ＣＶＤ法により、電極間絶縁膜１８の上に、ｎ型の不純物である燐が１×１０^１８ｃｍ^−３〜１×１０^２２ｃｍ^−３程度にドープされた第２の多結晶シリコン膜１０Ａ２を堆積する。

次に、図３６（ａ）及び図３６（ｂ）に示すように、リソグラフィ法により、第２の多結晶シリコン膜１０Ａ２の上に、ソースドレイン形成領域と交差する方向に複数のワード線を形成するための配線パターンを有する第３のレジスト膜８１を形成する。

次に、図３７（ａ）及び図３７（ｂ）に示すように、第３のレジスト膜８１を用いて、ドライエッチングにより第２の多結晶シリコン膜１０Ａ２、電極間絶縁膜１８及び第１の多結晶シリコン膜１０Ａ１を順次所定形状にパターニングすることにより、第１の多結晶シリコン膜１０Ａ１、電極間絶縁膜１８及び第２の多結晶シリコン膜１０Ａ２から、それぞれが浮遊ゲート電極３０ａ、電極間絶縁膜１８及び制御ゲート電極３０ｂからなる複数のワード線１０を形成する。

このとき、第１のステップとして、各ワード線１０の延伸方向に平行な方向の側面の半導体基板１に対する角度を９０°よりも小さい角度、例えば８４°±４°程度の角度となるように、第２の多結晶シリコン膜１０Ａ２に対してドライエッチングを行なう。続いて、第２の多結晶シリコン膜１０Ａ２のエッチングが終了し、電極間絶縁膜１８が露出した時点で、第２のステップとして、電極間絶縁膜１８をドライエッチングにより除去する。その後、第３のステップとして、各ワード線１０の延伸方向に平行な方向の側面の半導体基板１に対する角度を９０°±１°程度の角度となるように、第１の多結晶シリコン膜１０Ａ１に対してドライエッチングを行なって、ワード線１０同士の間のトンネル膜１７を露出する。なお、エッチングステップの切り替えは、第１の実施形態と同様に、エッチング中に膜厚をモニタしてエッチングのステップ内容を切り替える手法でもよく、また、公知の界面酸化膜を介在させた状態で行なうプラズマ発光強度の変化を検知する方法でもよい。

また、第２の多結晶シリコン膜１０Ａ２の側面を傾斜させる方法は、エッチング時の圧力若しくはガス比率を調整するか、又は第２の多結晶シリコン膜１０Ａ２に対するイオンの注入量、イオンの注入深さ若しくはアニール時間による注入種の拡散により調整することが可能である。

より具体的には、第２の多結晶シリコン膜１０Ａ２の側面を傾斜させるエッチング条件は、要求される最終的な側面の角度の値により、各エッチングパラメータの設定値を変えることによって詳細な値が決定される。ここで、仮に、上部ワード線１０ｂの側面の角度を８４°とする条件設定としては、誘導結合式高密度プラズマエッチング装置において、エッチングガスのガス種とその流量は、塩素（Ｃｌ_２）を５０ｍｌ／ｍｉｎとし、臭化水素（ＨＢｒ）を１７５ｍｌ／ｍｉｎとし、四フッ化塩素（ＣＦ_４）を３５ｍｌ／ｍｉｎとし、酸素（Ｏ_２）を３．５ｍｌ／ｍｉｎとする。また、圧力は５×１３３．３ｍＰａ（＝５ｍＴｏｒｒ）とし、上部電極のＲＦ電力を６００Ｗとし、下部電極のＲＦ電力を１２５Ｖとし、また、下部電極の温度を４５℃に設定する。

また、例えば、上部ワード線１０ｂの側面の角度を８８°に調整する場合は、圧力＝１０×１３３．３ｍＰａ（＝１０ｍＴｏｒｒ）とし、エッチングガスの総流量を２倍にすれば実現できる。

また、ワード線１０として、最終的に適正な抵抗値を得るために、不純物イオンの注入量と注入エネルギー、さらにアニール条件を設定するが、エッチングを実施する際のイオンの注入種のプロファイルが不均一となるように各パラメータを設定することにより、側面の角度の調整が可能である。この際、最終的な注入種のプロファイルは、ソースドレイン注入後のアニールにより均一となるため、エッチング時に均一である必要はない。

例えば、仮に、ワード線１０の側面の角度を８６°とする条件設定としては、燐を加速エネルギーが１５ｋｅＶで、ドーズ量が１×１０^１４ｃｍ^−２でイオン注入を行ない、ＲＴＡアニールを７００℃で３０秒間に設定する。また、例えば、ワード線１０の側面の角度を８８°に調整する場合は、ＲＴＡアニールを８５０℃で３０秒間とすれば実現できる。また、注入エネルギーを３５ｋｅＶに設定することにより、イオン注入種のプロファイルを変化させてもよい。

次に、図３８（ａ）及び図３８（ｂ）に示すように、第３のレジスト膜８１を除去した後、例えばＬＰ−ＣＶＤ法により、ワード線１０同士の間の空隙を充填するように、酸化シリコン又は窒化シリコンからなる埋め込み絶縁膜１１を堆積する。このとき、各ワード線１０における互いに隣り合う上部ワード線１０ｂ同士の側面は、前述したように上方に広がっている。このため、埋め込み絶縁膜１１にはボイドがほとんど発生しない。続いて、エッチバック法により、ワード線１０の各側面上に埋め込み絶縁膜１１を残したまま、ワード線１０の上面及びビット線コンタクト部１３上の埋め込み絶縁膜１１を除去する。

次に、図３９（ａ）及び図３９（ｂ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、各ワード線１０（制御ゲート電極３０ｂ）の上部及び各ビット線コンタクト部１３の上部にそれぞれ金属シリサイド層２３を形成する。続いて、例えばＨＤＰ−ＣＶＤ法、ＡＰ−ＣＶＤ法、ＰＥ−ＣＶＤ法等により、半導体基板１の上の全面に、酸化シリコンからなる層間絶縁膜１２を堆積する。その後、例えばＣＭＰ法又はドライエッチバック法等により、層間絶縁膜１２の上面を平坦化する。

これ以降の工程は、図３１に示すように、半導体基板１の上部に形成された各ソースドレイン領域５におけるビット線コンタクト部１３をそれぞれ露出する接続孔を開口し、層間絶縁膜１２の上に、例えばタングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物からなる金属単層膜若しくは金属積層膜を、各接続孔が埋まるように全面的に堆積してそれぞれコンタクト１４を形成する。続いて、層間絶縁膜１２の上にビット配線形成用の導電膜を堆積し、堆積した導電膜に対して各コンタクト１４が電気的に接続されるようにパターニングして、導電膜からビット配線１５をそれぞれ形成する。

第３の実施形態によると、各ワード線１０を構成する浮遊ゲート電極３０ａとその上に電極間絶縁膜１８を挟んで形成される制御ゲート電極３０ｂとは、それが延伸する方向に平行な方向の側面の角度が異なっている。すなわち、浮遊ゲート電極３０ａの側面は、半導体基板１の主面に対して垂直であるため、浮遊ゲート電極３０ａと高さがほぼ等しいビット線埋め込み酸化膜９の側面も、浮遊ゲート電極３０ａと同様に垂直となる。従って、ビット線埋め込み酸化膜９の側面にエッチング残渣が発生することがない。これに対し、各制御ゲート電極３０ｂの側面は、隣り合う側面同士の間隔が上方に向かって拡がる傾斜形状を有しているため、ワード線１０同士の間に埋め込まれる埋め込み絶縁膜１１の形成時にボイドが発生しにくい。

このように、第３の実施形態においても、従来のようにワード線（ゲート電極）１０同士の間に該ワード線１０を絶縁分離する埋め込み絶縁膜１１にボイドが発生することがなく、また、ビット線埋め込み酸化膜９の側面にエッチング残渣が発生することもない。従って、半導体記憶装置の微細化を歩留まり良く実現することができる。

また、第３の実施形態においては、浮遊ゲート電極３０ａと制御ゲート電極３０ｂとを自己整合的に形成できるため、両者を独立に形成する場合と比べて形成が容易である。従って、本実施形態により、さらなる微細化が容易となる。

さらには、浮遊ゲート電極３０ａを構成する第１の多結晶シリコン膜１０Ａ１を形成した状態でビット線埋め込み酸化膜９を形成するため、第１の多結晶シリコン膜１０Ａ１とビット線埋め込み酸化膜９との互いの高さを揃えやすく、より高度に歩留まりをコントロールすることも可能となる。

なお、第３の実施形態においても、ソースドレイン領域５を形成するための第２のマスク膜７に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソースドレイン領域５を形成する際には、シリコン化合物からなるマスク膜を用いる代わりに、レジスト材をマスクとして用いても構わない。

また、第３の実施形態においては、一例としてトンネル膜７の膜厚を１０ｎｍとしたが、メモリ素子の特性が最適化されるように、５ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。

また、第３の実施形態においても、第１の多結晶シリコン膜１０Ａ１及びビット線埋め込み酸化膜９の高さを一例として５０ｎｍとしたが、ワード線１０とソースドレイン領域５との間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してもよい。

また、第３の実施形態においては、一例としてソースドレイン領域５を構成するｎ型不純物拡散層の幅を１００ｎｍとしたが、トランジスタの特性を最適化することによって、５０ｎｍ〜３００ｎｍの範囲で適宜調整してもよい。

また、第３の実施形態においては、ワード線１０を構成する第２の多結晶シリコン膜１０Ａ２及び第１の多結晶シリコン膜１０Ａ１に対するドライエッチング用のマスクとしてレジスト材（第３のレジスト膜８１）を用いたが、高度に集積化する過程において、高いエッチング選択比が必要になることが想定され、そのような場合は、酸化シリコン又は窒化シリコンからなるマスク膜を用いてもよく、またこれらとレジスト材とを積層してなる積層マスクを用いてもよい。

また、第３の実施形態においては、各多結晶シリコン膜１０Ａ１、１０Ａ２のドライエッチング工程におけるステップとして、電極間絶縁膜１８を境としてステップの切り換えを行なう方法を採ったが、これに限られない。すなわち、ビット線埋め込み酸化膜９の高さから上下３０ｎｍ程度の範囲内で切り換えてもエッチング残渣は除去可能であり、問題はない。

また、第３の実施形態においては、第１の多結晶シリコン膜１０Ａ１及び第２の多結晶シリコン膜１０Ａ２は、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行なってドープしてもよい。

また、多結晶シリコン膜１０Ａ１、１０Ａ２は一例に過ぎず、多結晶シリコンに代えて、非晶質（アモルファス）シリコン、又はタンタル（Ｔａ）若しくはチタン（Ｔｉ）等の融点が６００℃以上である高融点金属、金属化合物、又は金属シリサイドからなる単層膜、さらにはこれらの積層膜に置き換えることができる。また、第２の多結晶シリコン膜１０Ａ２を金属によりシリサイド化してもよい。

また、第３の実施形態においては、一例としてワード線１０同士の間を埋め込む埋め込み絶縁膜１１として、ＬＰ−ＣＶＤ法によるシリコン酸化膜又はシリコン窒化膜を用いたが、これに限られない。すなわち、ステップカバレッジ特性が良好であれば適用可能である。但し、浮遊ゲート電極３０ａによるメモリ素子の場合は、高度に集積化した場合の浮遊ゲート電極３０ａ同士の間の容量増加による特性の劣化が顕著となる。従って、このような場合は、埋め込み絶縁膜１１に低誘電率材料を用いる必要がある。

また、第３の実施形態においては、ソースドレイン領域５がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。

また、第３の実施形態においては、各ソースドレイン領域５を構成するｎ型不純物拡散層は、側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層が形成されていてもよい。この構成を採ることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層によって抑制することができる。このため、一対のソースドレイン領域５の間隔を小さくすることができ、すなわちゲート長を短くすることができるので、半導体記憶装置のより一層の微細化を実現できる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその製造方法について図４０〜図４３を参照しながら説明する。

第４の実施形態は、第１の実施形態に係るメモリセルを有するメモリ素子部に、周辺回路等を含む論理回路部を含む半導体記憶装置である。ここでは、本実施形態に係る半導体記憶装置の製造方法について説明する。従って、第４の実施形態に係るメモリ素子部は、第１の実施形態と同様の方法により製造することができる。

まず、図４０（ａ）に示すように、シリコンからなる半導体基板１の主面を、ＳＴＩ等の素子分離領域４によりメモリ素子部Ｍと論理回路部Ｌとに区画する。なお、メモリ素子部Ｍに付した領域ｍ１は図１のIII−III線における断面に相当し、領域ｍ２は図１のIV−IV線における断面に相当する。論理回路部Ｌは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ここでは一例として、ｎチャネルトランジスタのみを示す。

続いて、素子分離領域４が形成された半導体基板１の主面上に全面にわたって、ＯＮＯ膜であり、膜厚が２０ｎｍのトラップ膜６を堆積する。このとき、トラップ膜６は、論理回路部Ｌに後工程で形成されるゲート絶縁膜の膜厚分だけ薄く形成してもよい。

次に、図４０（ｂ）に示すように、トラップ膜６における論理回路部Ｌに堆積された部分を除去し、その後、半導体基板１の主面における論理回路部Ｌの全面に、酸化シリコン（例えば熱酸化膜）からなり、膜厚が３ｎｍのゲート絶縁膜１９を選択的に形成する。

次に、図４０（ｃ）に示すように、トラップ膜６及びゲート絶縁膜１９の上に、膜厚が５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなる第２のマスク形成膜７Ａを形成する。

次に、図４１（ａ）に示すように、リソグラフィ法及びドライエッチング法により、堆積した第２のマスク形成膜７Ａに対して、メモリ素子部Ｍの各ソースドレイン形成領域を開口するストライプ状の開口部７ａを形成して、第２のマスク形成膜７Ａから第２のマスク膜７を得る。さらに、第２のマスク膜７の各開口部７ａから露出するトラップ膜６をエッチングにより除去する。ここで、第２のマスク膜７における開口部７ａの開口幅は１００ｎｍであり、これがソースドレイン領域の幅となる。一方、第２のマスク膜７の各ライン幅は１５０ｎｍであり、メモリセルトランジスタのチャネル幅となる。なお、第１の実施形態で説明したように、第２のマスク膜７の各開口部７ａから露出するトラップ膜６は必ずしも除去しなくてもよい。続いて、第２のマスク膜７を用いて、半導体基板１のメモリ素子部Ｍに対して、例えばｎ型の不純物である砒素を加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０^１４ｃｍ^−２〜１×１０^１７ｃｍ^−２の注入条件で１回又は２回以上のイオン注入を行なって、メモリ素子部Ｍにｎ型不純物拡散層からなるソースドレイン領域５を形成する。

次に、図４１（ｂ）に示すように、第２のマスク膜７の各開口部７ａに、酸化シリコンからなるビット線埋め込み酸化膜９を埋め込むように堆積し、その後、ビット線埋め込み酸化膜９の上面を平坦化する。

次に、図４１（ｃ）に示すように、ウェットエッチング法又はドライエッチバック法により、ビット線埋め込み酸化膜９の高さを５０ｎｍの高さに調整する。

次に、図４２（ａ）に示すように、ウェットエッチング法又はエッチバック法により、第２のマスク膜７のみを選択的に除去する。これにより、メモリ素子部Ｍにおいては、トラップ膜６が露出すると共にビット線埋め込み酸化膜９が形成される。これと同時に、論理回路部Ｌにおいては、ゲート絶縁膜１９が露出する。

次に、図４２（ｂ）に示すように、メモリ素子部Ｍにおいては、トラップ膜６及び埋め込み酸化膜９の上に、また、論理回路部Ｌにおいては、ゲート絶縁膜１９の上に、燐が１×１０^１８ｃｍ^−３〜１×１０^２２ｃｍ^−３程度にｎ型にドープされた多結晶シリコン膜１０Ａを堆積する。

次に、図４３（ａ）に示すように、堆積した多結晶シリコン膜１０Ａに対して以下の２段階のドライエッチングを選択的に行なうことにより、メモリ素子部Ｍにおいては、多結晶シリコン膜１０Ａからソースドレイン領域５と交差するワード線１０を形成する。また、論理回路部Ｌにおいては、トランジスタのワード線（ゲート電極）１０を形成する。ここで、領域ｍ３は図１のVI−VI線における断面に相当し、領域ｍ４は図１のＶ−Ｖ線における断面に相当する。

具体的には、第１のステップとして、多結晶シリコン膜１０Ａに対して、ワード線１０の延伸方向に平行な方向の両側面の上部の幅が上方に向けて狭くなる順テーパー形状とするエッチングを行なう。続いて、エッチングの下端部の高さがビット線埋め込み酸化膜９の高さとほぼ同一となった時点で第２のステップとして、多結晶シリコン膜１０Ａの下部に対して半導体基板１の主面にほぼ垂直な側面を得るようにエッチングする。一例として、第１のステップとして、ワード線１０の側面の上部を８４°±４°程度の角度とする。また、第２のステップとして、ワード線１０の側面の下部を９０°±１°程度の角度でエッチングを行なう。これにより、メモリ素子部Ｍの領域ｍ４においては、各ワード線１０同士の間にトラップ膜６が露出し、論理回路部Ｌにおいては、ゲート絶縁膜１９が露出する。なお、ワード線１０の両側面の上部を順テーパー形状とするプロセス条件の具体例及びエッチング中に膜厚をモニタしてエッチングのステップ内容を切り替える手法は第１の実施形態に記述した通りである。

次に、図４３（ｂ）に示すように、半導体基板１の論理回路部Ｌに対して、ワード線（ゲート電極）１０をマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１のゲート電極１０の両側方の領域に低濃度不純物拡散層２０を形成する。続いて、ＣＶＤ法により、半導体基板１の上に全面にわたって、例えば膜厚が５ｎｍ〜１００ｎｍ程度のシリコン酸化膜と３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜とを堆積し、その後、堆積したシリコン酸化膜及びシリコン窒化膜をエッチバックすることにより、論理回路部Ｌにおけるゲート電極１０の両側面上に側壁絶縁膜２１を形成すると共に、メモリ素子部Ｍにおける隣り合うワード線１０同士の間に埋め込み絶縁膜１１を形成する。

続いて、メモリ素子部Ｍを覆うレジスト膜（図示せず）を形成し、形成したレジスト膜、論理回路部Ｌのゲート電極１０及び側壁絶縁膜２１をマスクとして、半導体基板１に対してｎ型の不純物イオンを選択的にイオン注入をして、ドレイン領域又はソース領域となる高濃度不純物拡散層２２を形成する。このとき、メモリ素子部Ｍにおけるソースドレイン領域５のビット線コンタクト部（図示せず）に対しても、ｎ型の不純物イオンを選択的にイオン注入して、高濃度不純物拡散層を形成する。ここで、メモリ素子部Ｍのソースドレイン領域５におけるビット線コンタクト部を構成する高濃度不純物拡散層（図示せず）と論理回路部Ｌにおける高濃度不純物拡散層２２との形成順序は特に問われない。

次に、図４３（ｃ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積する。続いて、堆積した金属膜に熱処理を施すことにより、メモリ素子部Ｍにおけるワード線１０の上部及びビット線コンタクト部の上部に金属シリサイド層２３を形成すると共に、論理回路部Ｌにおけるゲート電極１０の上部及び高濃度不純物拡散層２２の上部にもそれぞれ金属シリサイド層２３を形成する。

以降は、図示はしないが、第１の実施形態で説明したように、例えばＣＶＤ法により、半導体基板１の上の全面に酸化シリコンからなる層間絶縁膜を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜における各ビット線コンタクト部上の金属シリサイド層を露出する複数の接続孔を選択的に形成する。続いて、層間絶縁膜の上に各接続孔を埋めるように全面にわたって、タングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる金属単層膜若しくは積層膜からなる導電膜を堆積する。続いて、堆積した導電膜に対して、各ソースドレイン領域５が互いに接続されるようにパターニングして、導電膜からビット配線を形成する。

これにより、第１の実施形態と同様の構成を持つメモリ素子部Ｍに論理回路部Ｌを加えた半導体記憶装置を得ることができる。

このように、第４の実施形態によると、メモリ素子部Ｍにおいては、第１の実施形態に係る半導体記憶装置と同様の効果を得ることができる。その上、メモリ素子部Ｍを構成するワード線（ゲート電極）１０と、論理回路部Ｌを構成するトランジスタのワード線（ゲート電極）１０とを同一の工程で形成できるため、工程数を削減することができる。

なお、第４の実施形態においても、第１の実施形態と同様に、構成材料やその膜厚に各種の変形例を適用することができる。

（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体記憶装置及びその製造方法について図４４〜図４７を参照しながら説明する。

第５の実施形態は、第２の実施形態に係るメモリセルを有するメモリ素子部に、周辺回路等を含む論理回路部を含む半導体記憶装置である。ここでは、本実施形態に係る半導体記憶装置の製造方法について説明する。従って、第５の実施形態に係るメモリ素子部は、第２の実施形態と同様の方法により製造することができる。

まず、図４４（ａ）に示すように、シリコンからなる半導体基板１の主面を、ＳＴＩ等の素子分離領域４によりメモリ素子部Ｍと論理回路部Ｌとに区画する。なお、メモリ素子部Ｍに付した領域ｍ１は図１５のXVI−XVI線における断面に相当し、領域ｍ２は図１５のｍ２−ｍ２線における断面に相当する。論理回路部Ｌは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ここでは一例として、ｎチャネルトランジスタのみを示す。

続いて、素子分離領域４が形成された半導体基板１の主面上に全面にわたって、ＯＮＯ膜であり、膜厚が２０ｎｍのトラップ膜６を堆積する。このとき、トラップ膜６は、論理回路部Ｌに後工程で形成されるゲート絶縁膜の膜厚分だけ薄く形成してもよい。

次に、図４４（ｂ）に示すように、トラップ膜６の論理回路部Ｌに堆積された部分を除去し、その後、半導体基板１の主面における論理回路部Ｌの全面に、酸化シリコン（例えば熱酸化膜）からなり、膜厚が３ｎｍのゲート絶縁膜１９を選択的に形成する。

次に、図４４（ｃ）に示すように、トラップ膜６及びゲート絶縁膜１９の上に、膜厚が２０ｎｍ〜８０ｎｍ程度の第１の多結晶シリコン膜１０Ａ１と、膜厚が１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を堆積する。続いて、膜厚が５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなる第２のマスク形成膜７Ａを形成する。

次に、図４５（ａ）に示すように、リソグラフィ法及びドライエッチング法により、堆積した第２のマスク形成膜７Ａに対して、メモリ素子部Ｍのソースドレイン形成領域を開口するストライプ状の開口部７ａを形成して、第２のマスク形成膜７Ａから第２のマスク膜７を得る。さらに、第２のマスク膜７の各開口部７ａから露出するシリコン酸化膜（図示せず）、第１の多結晶シリコン膜１０Ａ１及びトラップ膜６を順次エッチングにより除去する。ここで、第２のマスク膜７における開口部７ａの開口幅は１００ｎｍであり、これがソースドレイン領域の幅となる。一方、第２のマスク膜７の各ライン幅は１５０ｎｍであり、メモリセルトランジスタのチャネル幅となる。なお、第２の実施形態で説明したように、第２のマスク膜７の各開口部７ａから露出するトラップ膜６は必ずしも除去しなくてもよい。続いて、第２のマスク膜７を用いて、半導体基板１のメモリ素子部Ｍに対して、例えばｎ型の不純物である砒素を加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０^１４ｃｍ^−２〜１×１０^１７ｃｍ^−２の注入条件で１回又は２回以上のイオン注入を行なって、メモリ素子部Ｍにｎ型不純物拡散層からなるソースドレイン領域５を形成する。

次に、図４５（ｂ）に示すように、第２のマスク膜７の各開口部７ａに、酸化シリコンからなるビット線埋め込み酸化膜９を埋め込むように堆積し、その後、ビット線埋め込み酸化膜９の上面を平坦化する。

次に、図４５（ｃ）に示すように、ウェットエッチング法又はドライエッチバック法により、ビット線埋め込み酸化膜９の高さを第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整する。

次に、図４６（ａ）に示すように、ウェットエッチング法又はエッチバック法により、第２のマスク膜７のみを選択的に除去し、さらに第１の多結晶シリコン膜１０Ａ１上の図示しないシリコン酸化膜を除去して、ビット線埋め込み酸化膜９を形成する。これにより、ビット線埋め込み酸化膜９の高さは第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整される。この高さ調整工程は、第２のマスク膜７を除去する前に行なっているが、より高精度に高さを一致させる場合には、第２のマスク膜７の除去工程の前後に併せて行なうことが望ましい。

続いて、図４６（ｂ）に示すように、ビット線埋め込み酸化膜９及び第１の多結晶シリコン膜１０Ａ１の上に、燐が１×１０^１８ｃｍ^−３〜１×１０^２２ｃｍ^−３程度にｎ型にドープされた第２の多結晶シリコン膜１０Ａ２を堆積する。このとき、第１の多結晶シリコン膜１０Ａ１と第２の多結晶シリコン膜１０Ａ２との界面には膜厚が１ｎｍ程度の薄い自然酸化膜が形成される場合があるが、第１の多結晶シリコン膜１０Ａ１と第２の多結晶シリコン膜１０Ａ２とは電気的に接続されており、ゲート電極として使用するに問題はない。

次に、図４７（ａ）に示すように、堆積した第２の多結晶シリコン膜１０Ａ２及び第１の多結晶シリコン膜１０Ａ１に対して、以下の３段階のドライエッチングを選択的に行なう。これにより、メモリ素子部Ｍにおいては、第１の多結晶シリコン膜１０Ａ１及び第２の多結晶シリコン膜Ａ２から、下部ワード線１０ａ及び上部ワード線１０ｂよりなり、ソースドレイン領域５と交差するワード線１０が形成される。また、論理回路部Ｌにおいては、第１の多結晶シリコン膜１０Ａ１及び第２の多結晶シリコン膜Ａ２から、下部ワード線１０ａ及び上部ワード線１０ｂよりなるワード線（ゲート電極）１０が形成される。ここで、領域ｍ３は図１５のXVIII−XVIII線における断面に相当し、領域ｍ４は図１５のXVII−XVII線における断面に相当する。

具体的には、第１のステップとして、第２の多結晶シリコン膜１０Ａ２に対して、ワード線１０の延伸方向に平行な方向の両側面の幅が上方に向けて狭くなる順テーパー形状とするエッチングを行なう。続いて、エッチングの下端部の高さがビット線埋め込み酸化膜９の高さとほぼ同一となった時点で第２のステップとして、第１の多結晶シリコン膜Ａ１と第２の多結晶シリコン膜Ａ２との間の界面酸化膜（図示せず）を除去する。続いて、第３のステップとして、第１の多結晶シリコン膜１０Ａ１に対して半導体基板１の主面にほぼ垂直な側面を得るようにエッチングする。一例として、第１のステップとして、上部ワード線１０ｂの側面を８４°±４°程度の角度とする。また、第３のステップとして、下部ワード線１０ａの側面を９０°±１°程度の角度でエッチングを行なう。これにより、メモリ素子部Ｍの領域ｍ４においては、各ワード線１０同士の間にトラップ膜６が露出し、論理回路部Ｌにおいては、ゲート絶縁膜１９が露出する。なお、上部ワード線１０の両側面を順テーパー形状とするプロセス条件の具体例及びエッチング中に膜厚をモニタしてエッチングのステップ内容を切り替える手法は第２の実施形態に記述した通りである。

次に、図４７（ｂ）に示すように、半導体基板１の論理回路部Ｌに対して、ワード線（ゲート電極）１０をマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１のゲート電極１０の両側方の領域に低濃度不純物拡散層２０を形成する。続いて、ＣＶＤ法により、半導体基板１の上に全面にわたって、例えば膜厚が５ｎｍ〜１００ｎｍ程度のシリコン酸化膜と３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜とを堆積し、その後、堆積したシリコン酸化膜及びシリコン窒化膜をエッチバックすることにより、論理回路部Ｌにおけるゲート電極１０の両側面上に側壁絶縁膜２１を形成すると共に、メモリ素子部Ｍにおける隣り合うワード線１０同士の間に埋め込み絶縁膜１１を形成する。

続いて、メモリ素子部Ｍを覆うレジスト膜（図示せず）を形成し、形成したレジスト膜、論理回路部Ｌのゲート電極１０及び側壁絶縁膜２１をマスクとして、半導体基板１に対してｎ型の不純物イオンを選択的にイオン注入をして、ドレイン領域又はソース領域となる高濃度不純物拡散層２２を形成する。このとき、メモリ素子部Ｍにおけるソースドレイン領域５のビット線コンタクト部（図示せず）に対しても、ｎ型の不純物イオンを選択的にイオン注入して、高濃度不純物拡散層を形成する。ここで、メモリ素子部Ｍのソースドレイン領域５におけるビット線コンタクト部を構成する高濃度不純物拡散層（図示せず）と論理回路部Ｌにおける高濃度不純物拡散層２２との形成順序は特に問われない。

次に、図４７（ｃ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積する。続いて、堆積した金属膜に熱処理を施すことにより、メモリ素子部Ｍにおける上部ワード線１０ｂの上部及びビット線コンタクト部の上部に金属シリサイド層２３を形成すると共に、論理回路部Ｌにおける上部ワード線１０ｂの上部及び高濃度不純物拡散層２２の上部にもそれぞれ金属シリサイド層２３を形成する。

以降は、図示はしないが、第２の実施形態で説明したように、例えばＣＶＤ法により、半導体基板１の上の全面に酸化シリコンからなる層間絶縁膜を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜における各ビット線コンタクト部上の金属シリサイド層を露出する複数の接続孔を選択的に形成する。続いて、層間絶縁膜の上に各接続孔を埋めるように全面にわたって、タングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる金属単層膜若しくは積層膜からなる導電膜を堆積する。続いて、堆積した導電膜に対して、各ソースドレイン領域５が互いに接続されるようにパターニングして、導電膜からビット配線を形成する。

これにより、第２の実施形態と同様の構成を持つメモリ素子部Ｍに論理回路部Ｌを加えた半導体記憶装置を得ることができる。

このように、第５の実施形態によると、メモリ素子部Ｍにおいては、第２の実施形態に係る半導体記憶装置と同様の効果を得ることができる。その上、メモリ素子部Ｍを構成するワード線（ゲート電極）１０と、論理回路部Ｌを構成するトランジスタのワード線（ゲート電極）１０とを同一の工程で形成できるため、工程数を削減することができる。

なお、第５の実施形態においても、第２の実施形態と同様に、構成材料やその膜厚に各種の変形例を適用することができる。

（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体記憶装置及びその製造方法について図４８〜図５１を参照しながら説明する。

第６の実施形態は、第３の実施形態に係るメモリセルを有するメモリ素子部に、周辺回路等を含む論理回路部を含む半導体記憶装置である。ここでは、本実施形態に係る半導体記憶装置の製造方法について説明する。従って、第６の実施形態に係るメモリ素子部は、第３の実施形態と同様の方法により製造することができる。

まず、図４８（ａ）に示すように、シリコンからなる半導体基板１の主面を、ＳＴＩ等の素子分離領域４によりメモリ素子部Ｍと論理回路部Ｌとに区画する。なお、メモリ素子部Ｍに付した領域ｍ１は図２７のXXVIII−XXVIII線における断面に相当し、領域ｍ２は図２７のXXIX−XXIX線における断面に相当する。論理回路部Ｌは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ここでは一例として、ｎチャネルトランジスタのみを示す。

続いて、素子分離領域４が形成された半導体基板１の主面上に全面にわたって、酸化シリコンよりなり、膜厚が１０ｎｍのトンネル膜１７を堆積する。このとき、トンネル膜１７は、論理回路部Ｌに後工程で形成されるゲート絶縁膜の膜厚分だけ薄く形成してもよい。

次に、図４８（ｂ）に示すように、トンネル膜１７の論理回路部Ｌに堆積された部分を除去し、その後、半導体基板１の主面における論理回路部Ｌの全面に、酸化シリコン（例えば熱酸化膜）からなり、膜厚が３ｎｍのゲート絶縁膜１９を選択的に形成する。

次に、図４８（ｃ）に示すように、トンネル膜１７及びゲート絶縁膜１９の上に、膜厚が２０ｎｍ〜８０ｎｍ程度のｎ型の導電性を有する第１の多結晶シリコン膜１０Ａ１と、膜厚が１０ｎｍ程度の薄いシリコン酸化膜（図示せず）を順次堆積する。続いて、膜厚が５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなる第２のマスク形成膜７Ａを形成する。

次に、図４９（ａ）に示すように、リソグラフィ法及びドライエッチング法により、堆積した第２のマスク形成膜７Ａに対して、メモリ素子部Ｍのソースドレイン形成領域を開口するストライプ状の開口部７ａを形成して、第２のマスク形成膜７Ａから第２のマスク膜７を得る。さらに、第２のマスク膜７の各開口部７ａから露出するシリコン酸化膜（図示せず）、第１の多結晶シリコン膜１０Ａ１及びトンネル膜１７を順次エッチングにより除去する。ここで、第２のマスク膜７における開口部７ａの開口幅は１００ｎｍであり、これがソースドレイン領域の幅となる。一方、第２のマスク膜７の各ライン幅は１５０ｎｍであり、メモリセルトランジスタのチャネル幅となる。なお、第３の実施形態で説明したように、第２のマスク膜７の各開口部７ａから露出するトンネル膜１７は必ずしも除去しなくてもよい。続いて、第２のマスク膜７を用いて、半導体基板１のメモリ素子部Ｍに対して、例えばｎ型の不純物である砒素を加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０^１４ｃｍ^−２〜１×１０^１７ｃｍ^−２の注入条件で１回又は２回以上のイオン注入を行なって、メモリ素子部Ｍにｎ型不純物拡散層からなるソースドレイン領域５を形成する。

次に、図４９（ｂ）に示すように、第２のマスク膜７の各開口部７ａに、酸化シリコンからなるビット線埋め込み酸化膜９を埋め込むように堆積し、その後、堆積したビット線埋め込み酸化膜９の上面を平坦化する。

次に、図４９（ｃ）に示すように、ウェットエッチング法又はドライエッチバック法により、ビット線埋め込み酸化膜９の高さを第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整する。

次に、図５０（ａ）に示すように、ウェットエッチング法又はエッチバック法により、第２のマスク膜７のみを選択的に除去し、さらに第１の多結晶シリコン膜１０Ａ１上の図示しないシリコン酸化膜を除去して、ビット線埋め込み酸化膜９を形成する。これにより、ビット線埋め込み酸化膜９の高さは第１の多結晶シリコン膜１０Ａ１とほぼ同一の高さに調整される。この高さ調整工程は、第２のマスク膜７を除去する前に行なっているが、より高精度に高さを一致させる場合には、第２のマスク膜７の除去工程の前後に併せて行なうことが望ましい。

続いて、図５０（ｂ）に示すように、第１の多結晶シリコン膜１０Ａ１及びビット線埋め込み酸化膜９の上に、酸化シリコン、窒化シリコン及び酸化シリコンの積層膜である電極間絶縁膜１８を堆積し、その後、論理回路部Ｌにおいては、堆積された電極間絶縁膜１８を選択的に除去する。続いて、半導体基板１のメモリ素子部Ｍ及び論理回路部Ｌの上に全面にわたって、燐が１×１０^１８ｃｍ^−３〜１×１０^２２ｃｍ^−３程度にｎ型にドープされた第２の多結晶シリコン膜１０Ａ２を堆積する。

次に、図５１（ａ）に示すように、堆積した第２の多結晶シリコン膜１０Ａ２、電極間絶縁膜１８及び第１の多結晶シリコン膜１０Ａ１に対して、以下の３段階のドライエッチングを選択的に行なう。これにより、メモリ素子部Ｍにおいては、第１の多結晶シリコン膜１０Ａ１、電極間絶縁膜１８及び第２の多結晶シリコン膜Ａ２から、浮遊ゲート電極３０ａ、電極間絶縁膜１８及び制御ゲート電極３０ｂよりなり、ソースドレイン領域５と交差するワード線１０が形成される。また、論理回路部Ｌにおいては、第１の多結晶シリコン膜１０Ａ１及び第２の多結晶シリコン膜Ａ２から、下部ワード線１０ａ及び上部ワード線１０ｂよりなるワード線（ゲート電極）１０が形成される。ここで、領域ｍ３は図２７のXXXI−XXXI線における断面に相当し、領域ｍ４は図２７のXXX−XXX線における断面に相当する。

具体的には、第１のステップとして、第２の多結晶シリコン膜１０Ａ２に対して、ワード線１０の延伸方向に平行な方向の両側面の幅が上方に向けて狭くなる順テーパー形状とするエッチングを行なう。続いて、エッチングの下端部の高さが電極間絶縁膜１８の高さとほぼ同一となった時点で第２のステップとして、電極間絶縁膜１８を除去する。続いて、第３のステップとして、第１の多結晶シリコン膜１０Ａ１に対して半導体基板１の主面にほぼ垂直な側面を得るようにエッチングする。一例として、第１のステップとして、上部ワード線１０ｂの側面を８４°±４°程度の角度とする。また、第３のステップとして、下部ワード線１０ａの側面を９０°±１°程度の角度でエッチングを行なう。これにより、メモリ素子部Ｍの領域ｍ４においては、各ワード線１０同士の間にトンネル膜１７が露出し、論理回路部Ｌにおいては、ゲート絶縁膜１９が露出する。なお、上部ワード線１０の両側面を順テーパー形状とするプロセス条件の具体例及びエッチング中に膜厚をモニタしてエッチングのステップ内容を切り替える手法は第３の実施形態に記述した通りである。すなわち、エッチングステップの切り替えは、第１の実施形態と同様にエッチング中に各膜厚をモニタしてエッチングのステップを切り替える手法でもよく、また、第３の実施形態と同様に電極間絶縁膜１８の介在によるプラズマ発光強度の変化を検知する方法でもよい。

次に、図５１（ｂ）に示すように、半導体基板１の論理回路部Ｌに対して、ワード線（ゲート電極）１０をマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１のゲート電極１０の両側方の領域に低濃度不純物拡散層２０を形成する。続いて、ＣＶＤ法により、半導体基板１の上に全面にわたって、例えば膜厚が５ｎｍ〜１００ｎｍ程度のシリコン酸化膜と３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜とを堆積し、その後、堆積したシリコン酸化膜及びシリコン窒化膜をエッチバックすることにより、論理回路部Ｌにおけるゲート電極１０の両側面上に側壁絶縁膜２１を形成すると共に、メモリ素子部Ｍにおける隣り合うワード線１０同士の間に埋め込み絶縁膜１１を形成する。

続いて、メモリ素子部Ｍを覆うレジスト膜（図示せず）を形成し、形成したレジスト膜、論理回路部Ｌのゲート電極１０及び側壁絶縁膜２１をマスクとして、半導体基板１に対してｎ型の不純物イオンを選択的にイオン注入をして、ドレイン領域又はソース領域となる高濃度不純物拡散層２２を形成する。このとき、メモリ素子部Ｍにおけるソースドレイン領域５のビット線コンタクト部（図示せず）に対しても、ｎ型の不純物イオンを選択的にイオン注入して、高濃度不純物拡散層を形成する。ここで、メモリ素子部Ｍのソースドレイン領域５におけるビット線コンタクト部を構成する高濃度不純物拡散層（図示せず）と論理回路部Ｌにおける高濃度不純物拡散層２２との形成順序は特に問われない。

次に、図５１（ｃ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積する。続いて、堆積した金属膜に熱処理を施すことにより、メモリ素子部Ｍにおける制御ゲート電極３０ｂの上部及びビット線コンタクト部の上部に金属シリサイド層２３を形成すると共に、論理回路部Ｌにおける上部ワード線１０ｂの上部及び高濃度不純物拡散層２２の上部にもそれぞれ金属シリサイド層２３を形成する。

以降は、図示はしないが、第３の実施形態で説明したように、例えばＣＶＤ法により、半導体基板１の上の全面に酸化シリコンからなる層間絶縁膜を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜における各ビット線コンタクト部上の金属シリサイド層を露出する複数の接続孔を選択的に形成する。続いて、層間絶縁膜の上に各接続孔を埋めるように全面にわたって、タングステン若しくはタングステン化合物、又はチタン若しくは窒化チタン等のチタン化合物等からなる金属単層膜若しくは積層膜からなる導電膜を堆積する。続いて、堆積した導電膜に対して、各ソースドレイン領域５が互いに接続されるようにパターニングして、導電膜からビット配線を形成する。

これにより、第３の実施形態と同様の構成を持つメモリ素子部Ｍに論理回路部Ｌを加えた半導体記憶装置を得ることができる。

このように、第６の実施形態によると、メモリ素子部Ｍにおいては、第３の実施形態に係る半導体記憶装置と同様の効果を得ることができる。その上、メモリ素子部Ｍを構成する、浮遊ゲート電極３０ａ、電極間絶縁膜１８及び制御ゲート電極３０ｂからなるワード線１０と、論理回路部Ｌを構成するトランジスタのワード線（ゲート電極）１０とを同一の工程で形成できるため、工程数を削減することができる。

なお、第６の実施形態においても、第３の実施形態と同様に、構成材料やその膜厚に各種の変形例を適用することができる。

また、以上説明した第１〜第６の各実施形態は、いずれもフラッシュメモリ装置と呼ばれる不揮発性半導体記憶装置に限定されず、該不揮発性半導体記憶装置と同様に、互いに交差するビット線及びワード線を有する構成の高度に集積化された半導体記憶装置に適用が可能である。一例として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の揮発性半導体記憶装置、マグネティックランダムアクセスメモリ（ＭＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）又はフェロエレクトリックランダムアクセスメモリ（ＦＲＡＭ）等の不揮発性半導体記憶装置においても、本発明が適用可能である。

本発明の半導体記憶装置及びその製造方法は、半導体領域に互い間隔をおいて形成された拡散層からなるビット線と、該ビット線と交差するように互いに間隔をおいて形成されたワード線とを有する半導体記憶装置において、ワード線同士の間の絶縁膜に発生するボイドが抑制されると共に、ワード線のパターニングによるエッチング残渣が抑制され、特に、不揮発性半導体記憶装置及びその製造方法等に有用である。

本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル領域を示す平面図である。 図１のII−II線における断面図である。 図１のIII−III線における断面図である。 図１のIV−IV線における断面図である。 図１のＶ−Ｖ線における断面図である。 図１のVI−VI線における断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 本発明の第２の実施形態に係る半導体記憶装置におけるメモリセル領域を示す平面図である。 図１５のXVI−XVI線における断面図である。 図１５のXVII−XVII線における断面図である。 図１５のXVIII−XVIII線における断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 本発明の第３の実施形態に係る半導体記憶装置におけるメモリセル領域を示す平面図である。 図２７のXXVIII−XXVIII線における断面図である。 図２７のXXIX−XXIX線における断面図である。 図２７のXXX−XXX線における断面図である。 図２７のXXXI−XXXI線における断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 （ａ）〜（ｃ）は本発明の第６の実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。 第１の従来例に係る半導体記憶装置におけるメモリセル領域を示す平面図である。 図５２のLIII−LIII線における断面図である。 図５２のLIV−LIV線における断面図である。 図５２のLV−LV線における断面図である。 （ａ）は図５２のLVＩ−LVＩ線における断面図である。（ｂ）は（ａ）の領域Ａの拡大断面図である。 図５２のLVII−LVII線における断面図である。 第２の従来例に係る半導体記憶装置におけるメモリセル領域を示し、（ａ）は図５２のLVＩ−LVＩ線に相当する断面図であり、（ｂ）は（ａ）の領域Ｂの拡大断面図である。 第２の従来例に係る半導体記憶装置におけるメモリセル領域を示し、（ａ）は図５２のLV−LV線に相当する断面図であり、（ｂ）は（ａ）の領域Ｃの拡大断面図である。

符号の説明

１ 半導体基板（半導体領域）
１ａ 溝部
２Ａ 第２のマスク形成膜
２ 第２のマスク膜
２ａ 開口部
３ 第１のレジスト膜
３ａ 開口部
４ 素子分離領域
５ ソースドレイン領域（拡散ビット線）
６ トラップ膜（ゲート絶縁膜）
７Ａ 第２のマスク形成膜
７ 第２のマスク膜
７ａ 開口部
８ 第２のレジスト膜
８ａ 開口パターン
８１ 第３のレジスト膜
９Ａ シリコン酸化膜
９ ビット線埋め込み酸化膜（ビット線埋め込み絶縁膜）
１０ ワード線（ゲート電極）
１０ａ 下部ワード線
１０ｂ 上部ワード線
１０Ａ 多結晶シリコン膜
１０Ａ１ 第１の多結晶シリコン膜
１０Ａ２ 第２の多結晶シリコン膜
１１ 埋め込み絶縁膜
１１ａ 側壁絶縁膜
１２ 層間絶縁膜
１３ ビット線コンタクト部
１４ コンタクト
１５ ビット配線
１７ トンネル膜
１８ 電極間絶縁層
１９ ゲート絶縁膜
２０ 低濃度不純物拡散層
２１ 側壁絶縁膜
２２ 高濃度不純物拡散層
２３ 金属シリサイド層
３０ａ 浮遊ゲート電極
３０ｂ 制御ゲート電極
Ｍ メモリ素子部
Ｌ 論理回路部

Claims (32)

1. 半導体領域の上に形成され、行方向に延伸する複数のワード線と、
   前記半導体領域に形成され、列方向に延伸する複数のビット線と、
   前記複数のワード線と前記複数のビット線との各交差部に形成された複数のメモリ素子とを備え、
   前記各ワード線は、前記各メモリ素子において第１のゲート電極を構成し、
   前記各ワード線における該ワード線が延伸する方向に平行な方向の側面の下部は前記半導体領域の主面に対して垂直であり、側面の上部は上方に向かうほど幅が小さくなるように傾斜していることを特徴とする半導体記憶装置。
2. 前記各ワード線は、下層膜と該下層膜の上に積層された上層膜との積層膜からなり、
   前記下層膜における前記ワード線が延伸する方向に平行な方向の側面は、前記半導体領域の主面に対して垂直であり、
   前記上層膜における前記ワード線が延伸する方向に平行な方向の側面は、上方に向かうほど断面の幅が小さくなるように傾斜していることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記各メモリ素子は、ゲート絶縁膜として電荷を蓄積するトラップ膜を有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記ゲート絶縁膜は、前記半導体領域側から順次形成された、下層酸化シリコン膜、電荷を蓄積する窒化シリコン膜及び上層酸化シリコン膜を積層してなる積層膜であることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１のゲート電極において、前記下層膜は電荷を蓄積する浮遊ゲート電極であり、前記上層膜は制御ゲート電極であり、前記浮遊ゲート電極と前記制御ゲート電極との間には、電極間絶縁膜が形成されていることを特徴とする請求項２に記載の半導体記憶装置。
6. 前記各ビット線は、前記半導体領域の上部に選択的に形成された不純物拡散層からなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
7. 前記不純物拡散層は、第１の不純物拡散層と、該第１の不純物拡散層の周囲に形成された第２の不純物拡散層とからなることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１の不純物拡散層の不純物濃度は、前記第２の不純物拡散層の不純物濃度よりも高いことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記各ビット線の上側を覆う複数のビット線埋め込み絶縁膜をさらに備え、
   前記ビット線埋め込み絶縁膜の高さと前記ワード線における前記側面の下部の高さとは同一であることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体記憶装置。
10. 前記下層膜及び上層膜は、多結晶シリコン又は非晶質シリコンからなることを特徴とする請求項２に記載の半導体記憶装置。
11. 前記上層膜は、その上部に金属シリサイド層が形成されていることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記ワード線における少なくとも前記上層膜は金属膜であることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体記憶装置。
13. 前記半導体領域の上方に形成され、前記各ビット線とそれぞれコンタクトを介して電気的に接続される複数のビット配線をさらに備え、
    前記各ビット線における前記コンタクトとの接続領域には、金属シリサイド層が形成されていることを特徴とする請求項６〜８のうちのいずれか１項に記載の半導体記憶装置。
14. 前記半導体領域における前記複数のメモリ素子を除く領域に形成され、第２のゲート電極を有するトランジスタを含む論理回路部をさらに備え、
    前記第２のゲート電極は、前記ワード線を構成する前記下層膜及び上層膜と同一の構成を有する積層膜によって形成されていることを特徴とする請求項２に記載の半導体記憶装置。
15. 半導体領域の上に電荷を保持するトラップ膜を形成する工程（ａ）と、
    前記トラップ膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第１のマスク膜を形成する工程（ｂ）と、
    前記第１のマスク膜を用いて、前記半導体領域に不純物を導入することにより、前記半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程（ｃ）と、
    前記第１のマスク膜の前記各開口部に第１の埋め込み絶縁膜を埋め込む工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記第１のマスク膜を除去した後、前記半導体領域の上に第１の導電膜を形成する工程（ｅ）と、
    前記第１の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第２のマスク膜を形成する工程（ｆ）と、
    前記第２のマスク膜を用いて前記第１の導電膜をエッチングによりパターニングすることにより、前記第１の導電膜から複数のワード線を形成すると共に、前記第１の埋め込み絶縁膜を露出する工程（ｇ）とを備え、
    前記工程（ｇ）は、前記第１の埋め込み絶縁膜の上面が露出するまでは、前記エッチングが進行するにつれて、前記各ワード線が延伸する方向と平行な方向の側面の上部の幅が下方に向かうほど大きくなるようにエッチングする第１工程と、
    前記第１の埋め込み絶縁膜の上面が露出した後で且つ前記トラップ膜が露出するまでは、前記エッチングにより、前記各ワード線における前記側面の下部を前記半導体領域の主面に対して垂直となるようにパターニングする第２工程とを含むことを特徴とする半導体記憶装置の製造方法。
16. 前記工程（ｂ）において、前記トラップ膜における前記第１のマスク膜の各開口部からの露出部分を残存させ、
    前記工程（ｃ）において、前記不純物は、前記半導体領域に前記トラップ膜を介して導入することを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
17. 前記工程（ｂ）において、前記トラップ膜における前記第１のマスク膜の各開口部からの露出部分をも除去し、
    前記工程（ｃ）において、前記不純物は、前記半導体領域に直接に導入することを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
18. 前記工程（ｅ）において、前記第１の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることを特徴とする請求項１５〜１７のうちのいずれか１項に記載の半導体記憶装置の製造方法。
19. 前記工程（ｇ）よりも後に、隣り合う前記各ワード線同士の間に、第２の埋め込み絶縁膜を前記各ワード線の上面が露出するように形成する工程（ｈ）と、
    露出した前記各ワード線の上面をシリサイド化する工程（ｉ）とをさらに備えていることを特徴とする請求項１５〜１８のうちのいずれか１項に記載の半導体記憶装置の製造方法。
20. 半導体領域の上に電荷を保持するトラップ膜を形成する工程（ａ）と、
    前記トラップ膜の上に第１の導電膜を形成する工程（ｂ）と、
    前記第１の導電膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第１のマスク膜を形成する工程（ｃ）と、
    前記第１のマスク膜を用いて少なくとも前記第１の導電膜を選択的に除去した後、前記第１のマスク膜及び第１の導電膜に形成された各開口部から、前記半導体領域に不純物を導入することにより、前記半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程（ｄ）と、
    前記第１のマスク膜及び第１の導電膜に形成された各開口部に、前記第１のマスク膜を露出するように第１の埋め込み絶縁膜を形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記第１のマスク膜を除去した後、前記第１の導電膜及び第１の埋め込み絶縁膜の上に第２の導電膜を形成する工程（ｆ）と、
    前記第２の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第２のマスク膜を形成する工程（ｇ）と、
    前記第２のマスク膜を用いて前記第２の導電膜及び第１の導電膜をエッチングによりパターニングすることにより、前記第１の導電膜及び第２の導電膜から複数のワード線を形成すると共に、前記第１の埋め込み絶縁膜を露出する工程（ｈ）とを備え、
    前記工程（ｈ）は、前記第２の導電膜に対して、前記エッチングが進行するにつれて、前記各ワード線が延伸する方向と平行な方向の側面の幅が下方に向かうほど大きくなるようにエッチングする第１工程と、
    前記第１の導電膜に対して、前記エッチングにより、前記各ワード線における側面を前記半導体領域の主面に対して垂直となるようにパターニングする第２工程とを含むことを特徴とする半導体記憶装置の製造方法。
21. 前記工程（ｃ）において、前記トラップ膜における前記第１のマスク膜の各開口部からの露出部分を残存させ、
    前記工程（ｄ）において、前記不純物は、前記半導体領域に前記トラップ膜を介して導入することを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
22. 前記工程（ｃ）において、前記トラップ膜における前記第１のマスク膜の各開口部からの露出部分をも除去し、
    前記工程（ｄ）において、前記不純物は、前記半導体領域に直接に導入することを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
23. 前記工程（ｆ）において、前記第２の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることを特徴とする請求項２０〜２２のうちのいずれか１項に記載の半導体記憶装置の製造方法。
24. 前記工程（ｈ）よりも後に、隣り合う前記各ワード線同士の間に、第２の埋め込み絶縁膜を前記各ワード線の上面が露出するように形成する工程（ｉ）と、
    露出した前記各ワード線の上面をシリサイド化する工程（ｊ）とをさらに備えていることを特徴とする請求項２０〜２３のうちのいずれか１項に記載の半導体記憶装置の製造方法。
25. 半導体領域の上にトンネル膜を形成する工程（ａ）と、
    前記トンネル膜の上に第１の導電膜を形成する工程（ｂ）と、
    前記第１の導電膜の上に互いに間隔をおき且つ列方向に延びる複数の開口部を有する第１のマスク膜を形成する工程（ｃ）と、
    前記第１のマスク膜を用いて少なくとも前記第１の導電膜を選択的に除去した後、前記第１のマスク膜及び第１の導電膜に形成された各開口部から、前記半導体領域に不純物を導入することにより、前記半導体領域の上部に列方向に延び、それぞれが不純物拡散層からなる複数のビット線を形成する工程（ｄ）と、
    前記第１のマスク膜及び第１の導電膜に形成された各開口部に、前記第１のマスク膜を露出するように第１の埋め込み絶縁膜を形成する工程（ｅ）と、
    前記工程（ｅ）よりも後に、前記第１のマスク膜を除去した後、前記第１の導電膜及び第１の埋め込み絶縁膜の上に電極間絶縁膜を形成する工程（ｆ）と、
    前記電極間絶縁膜の上に第２の導電膜を形成する工程（ｇ）と、
    前記第２の導電膜の上に互いに間隔をおき且つ行方向に延びる複数の開口部を有する第２のマスク膜を形成する工程（ｈ）と、
    前記第２のマスク膜を用いて前記第２の導電膜、電極間絶縁膜及び第１の導電膜をエッチングによりパターニングすることにより、前記第１の導電膜、電極間絶縁膜及び第２の導電膜から複数のワード線を形成すると共に、前記第１の埋め込み絶縁膜を露出する工程（ｉ）とを備え、
    前記工程（ｉ）は、前記第２の導電膜に対して、前記エッチングが進行するにつれて、前記各ワード線が延伸する方向と平行な方向の側面の幅が下方に向かうほど大きくなるようにエッチングする第１工程と、
    前記第１の導電膜に対して、前記エッチングにより、前記各ワード線における側面を前記半導体領域の主面に対して垂直となるようにパターニングする第２工程とを含むことを特徴とする半導体記憶装置の製造方法。
26. 前記工程（ｃ）において、前記トンネル膜における前記第１のマスク膜の各開口部からの露出部分を残存させ、
    前記工程（ｄ）において、前記不純物は、前記半導体領域に前記トラップ膜を介して導入することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
27. 前記工程（ｃ）において、前記トンネル膜における前記第１のマスク膜の各開口部からの露出部分をも除去し、
    前記工程（ｄ）において、前記不純物は、前記半導体領域に直接に導入することを特徴とする請求項２５に記載の半導体記憶装置の製造方法。
28. 前記工程（ｇ）において、前記第２の導電膜は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜及びシリサイド膜の積層膜、又は非晶質シリコン膜及びシリサイド膜の積層膜であることを特徴とする請求項２５〜２７のうちのいずれか１項に記載の半導体記憶装置の製造方法。
29. 前記工程（ｉ）よりも後に、隣り合う前記各ワード線同士の間に、第２の埋め込み絶縁膜を前記各ワード線の上面が露出するように形成する工程（ｊ）と、
    露出した前記各ワード線の上面をシリサイド化する工程（ｋ）とをさらに備えていることを特徴とする請求項２５〜２８のうちのいずれか１項に記載の半導体記憶装置の製造方法。
30. 前記半導体領域は、論理回路形成領域を有しており、
    前記工程（ａ）と工程（ｅ）との間に、
    前記半導体領域における前記論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程（ｊ）をさらに備え、
    前記工程（ｅ）において、前記第１の導電膜を前記論理回路形成領域における前記ゲート絶縁膜の上にも形成し、
    前記工程（ｆ）において、前記第２のマスク膜における前記論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、
    前記工程（ｇ）は、前記第１の導電膜における前記論理回路形成領域に含まれる部分から、前記論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
31. 前記半導体領域は、論理回路形成領域を有しており、
    前記工程（ａ）と工程（ｂ）との間に、
    前記半導体領域における前記論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程（ｋ）をさらに備え、
    前記工程（ｂ）において、前記第１の導電膜を前記論理回路形成領域における前記ゲート絶縁膜の上にも形成し、
    前記工程（ｆ）において、前記第２の導電膜を前記論理回路形成領域における前記第１の導電膜の上にも形成し、
    前記工程（ｇ）において、前記第２のマスク膜における前記論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、
    前記工程（ｈ）は、前記第１の導電膜及び第２の導電膜における前記論理回路形成領域に含まれる部分から、前記論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
32. 前記半導体領域は、論理回路形成領域を有しており、
    前記工程（ａ）と工程（ｂ）との間に、
    前記半導体領域における前記論理回路形成領域の上にゲート絶縁膜を選択的に形成する工程（ｌ）をさらに備え、
    前記工程（ｂ）において、前記第１の導電膜を前記論理回路形成領域における前記ゲート絶縁膜の上にも形成し、
    前記工程（ｇ）において、前記第２の導電膜を前記論理回路形成領域の前記第１の導電膜の上にも形成し、
    前記工程（ｈ）において、前記第２のマスク膜における前記論理回路形成領域を覆う部分からは、トランジスタのゲート電極形成用パターンを形成し、
    前記工程（ｉ）は、前記論理回路形成領域における前記第１の導電膜及び第２の導電膜から、前記論理回路形成領域に形成されるトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項２５に記載の半導体記憶装置の製造方法。

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