TWI299562B - Trap read only non-volatile memory - Google Patents

Description

1299562 12827twf.doc/g 玖、發明說明： 【發明所屬之技術領域】 本發明是有關於一種電子可程式（dectrically programmable)、非揮發性（non_v〇latile)唯讀（read-〇nly) 記憶體以及包括此類記憶體之積體電路，且特別是有關於 一種s己丨思胞結構（memory cell structure)以及將電場輔助 穿隧效應（E-field assisted tunneling)應用於電荷陷入 (charge trapping)結構的操作方法。 【先前技術】 電子可程式非揮發性記憶體（electricaiiy programmable non-volatile memory)技術有許多之應用。此 多元化之3己憶體技術會因記憶胞（mem〇ry CeU)可程式化 的次數、可達成程式化所需要的電壓以及可儲存於每個記 憶胞之中的資料位元數而改變。並且，決定如何應用一個 特定的記憶體技術的重要考量，係為形成此記憶胞與其支 援電路（supporting circuitry)所需之製程步驟。 記憶體技術也隨著陣列架構（array architecture)之不 同而改變，一個習知之架構為反及閘型態（NAND-type array)陣列。反及閘陣列的快閃記憶體（f|ash memory)使用 小尺寸的記憶胞並且可以高速運作。然而，當設計規則尺 寸縮小到70 nm以及更低時，浮置閘型態之反及閘快閃記 憶體（floating gate type NANO flash memory)，因為其具有 較差的财用性（poor endurance)以及兩鄰近浮置閘極間的 寄生電容（parasitic capacitance)會損害記憶胞啟始電壓的 分佈專影響’即變成不實用之技術。另一方面，根據於電 5

retention)以及較慢的資料抹除速率（slow data erase speed) 仍然是將矽/氧化矽/氮化矽/氧化矽/矽記憶胞應用於高密 集度之反及閘快閃記憶體（high density NAND如比 1299562 12827twf.doc/g 街陷入石夕/氧化石夕/氮化石夕/氧化石夕/石夕（charge trapping silicon-oxide-nitride_oxide_silicon，SONOS)之記憶胞且稱 為矽/氧化矽/氮化矽/氧化矽/矽型態之反及閘快閃記憶體 (SONOS NAND flash memory)已被研發出來。此矽/氧化石夕 /氮化矽/氧化矽/矽型態之反及閘陣列（s〇N〇s NANd array)不會受到70 nm尺寸以下之設計規則的技術議題所 限制。此矽/氧化矽/氮化石夕/氧化石夕/石夕型態之反及閘陣列快 閃記憶體設計成利用直接穿隧效應以進行程式化，而需要 以厚度小於30 nm之二氧化矽介電材料作為穿隧氧化層 (tunnel oxide)。然而，較差的資料保存效能（p〇〇r如仏 memory)的障礙。矽/氧化石夕/氮化石夕/氧化石夕/石夕型態的記憶 胞也已經應用於所謂的氮化矽唯讀記憶體（NR〇M)架構 上，其利用熱電子穿隧效應(h〇t_dectr〇n tunneling)以進行 程式化，及藉由熱電洞注入(hot hole injection)以抹除資 料此氮化石夕唯讀記憶體記憶胞有一非常厚之底氧化芦 (bottom oxide)(大於7〇A之二氧化矽的等效厚度）以達& 可接受之資料保存效能及耐用性。 ，因此’需要提供-種電子可程式之非揮發性記憶胞技 術，此技術可實施以非常高的密集度、達到長時間資料保 存以及可使用相容於鮮之互赋錢半導體_〇8)的 邏輯製程技術來製造。 6 1299562 12827twf.doc/g 【發明内容】 有鑑於此’本發明的目的就是在提供 記憶體（TROM)。依本發明之一與渝如π / I曰巧$〇貝 ~愔驊，I廄Γ 例所述之陷入式唯讀 5己u體其應用於反及閘型態結構（nan structure) ’使得越來越小的設計規則變得簡單，因此可雇 用於非常高密集度之記憶體（high_density邮動 發明之-實施例所述之陷入式唯讀記憶體，其應用一電 輔助（E-assisted)穿隧效應之程式化規則（tunnd program algorithm)，使得在程式化時僅需要低電壓或將圮 憶胞的源極/汲極通道端點接地即可進行。在陷入式唯讀^己 憶巧的記憶胞上之-較厚的穿隧氧化層，比起傳統秒/^化 石夕/氮化砍/氧化雜夕反及閘型態之記憶胞結構以及無浮置 閘極之圮憶胞結構，更可提供一較佳之資料保存效果。依 本發明之實施例所述，陷入式唯讀記憶體係設置為一唯讀 圮憶體裝置，例如記憶胞僅能一次程式化以及其沒有抹除 循環（erase cycle)。沒有抹除循環，可以避免對於穿隧介 電層的傷害，並且電荷保存（charge retenti〇n)以及讀取耐 用度表現（read endurance performance)將非常好。相對於 傳統之反及閘快閃記憶體或矽/氧化矽/氮化矽/氧化矽/矽 反及閘型恶圮憶體，本發明將得到較佳之資料保存與較佳 之記憶胞尺寸（cell scalability)。 依照本發明之較佳實施例所述之一積體電路，包括一 胞陣列。此陣列係設置為一反及間陣列，包括多數行 與列之記憶胞。此行包括一或多數個串聯之記憶胞群組其 並耦合於一位元線，且此列包括記憶胞群組，這些列記情 7 1299562 12827twf.doc/g 胞群組具有其相對應之閘極端點並搞合於一字元線。 中的記憶胞包括-閘極端點、一第一通道端點L極= ，）、一第二通道端點（汲極/源極）以及一介於第—渴曾^ 第二通道端點間之通道區域。一電荷陷入結構，例 化石夕層’形成於此通道區域上。—穿隧介電層設 = 道區域和此電荷陷人結構之間，並且一阻擋 (blockmg didectric)係位於電荷陷入結構與閘極=二 ^。本發明之-實施例包括一介於通道與間極間之化 亂化矽/氧切（QNO)結構。此三層結構分獅 電層、電荷陷入結構與阻擋介電層。 、" 依照本發明的一較佳實施例所述之一積體電路一 電路（CirCUltry)，其用以程式化陣列中之記憶胞。藉由 點=正電麼與在形成有通道區的半導體^體區 域知加一低電壓或將其接地，以及在第-和第二通道端點 =低電壓或將其接地等做法，使從通道區域到穿隧介 电層間產生一電場辅助穿隧效應，以進 半導辦美麻而丄L. ^ . 進仃私式化。相對於 έ ’此穿随介電層有一阻障厚度，足以防止 直接牙隨效應產生（dhet tunneling)。因此，對於一声二 乳化石夕之穿隨介電層而言，此穿隨介電層有—約大於^ ΪΪΠ於其他的介電材料而言，其厚度可以根據大致 、-、勺為30Α的一虱化矽等效厚度而加以衡量。 =中二穿二介電層有小於7〇Α之厚度，並且較佳是： '#、,牙隧；丨電層之厚度介於3〇Α到70Α之間時，電場 助牙隧效應可以有效地以一合理之電壓在積體電路上達 並且不而要電荷載子能量增加技術（charge carrier

1299562 12827twf.doc/g boosting technique)，例如利用熱電子程式化（h〇t electr〇n programming) ° 依照本發明之較佳實施例所述之程式化技術，一正偏 壓（positive bias)施加於字元線上，以在字元線與通道間建 立一大電場，例如在5 nm距離内施加18V之電壓，並且 辅助電子穿隧（electron tunneling)至陷入層（trapping layer)。電場使跨越穿隧介電層之能帶彎曲，因此其有效厚 度會減少以致於允許穿隧效應產生。不像矽/氧化矽/氮化 矽/氧化矽/矽型態之反及閘陣列，其穿隧介電層有一厚度 足以防止直接穿隧效應產生（大於30人之二氧化石夕等效厚 度）’而可以改善資料保存。亦不像氮化石夕唯讀記憶體陣 列’陷入式唯讀記憶體中的穿隧介電層係小於7〇a之二氧 化矽等效厚度，並且在一些實施例中，其小於60人二氧化 石^等效厚度，使得在實際之程式化次數及電壓條件下之電 %辅助穿隧效應可以發生，並且可改善尺寸的問題，同時 具有良好之資料保存效果。 ^積體電路上包括一電路，可用以自記憶胞中讀取資 料，其可藉由感測啟始電壓以對應自記憶胞讀取資料之位 ^^ Ϊ許多本發明之實施例中，每個記憶胞係適於儲存一 立凡資料，並且每個記憶胞亦適於儲存多個位元資料。例 戈本發明之實施例中，藉由控制電荷陷入結構中陷入 pb電ί畺，及因而測得之記憶胞的啟始電壓，可以建立兩 位元資料)或四階電荷（兩位元資料），其中啟始 才'了使用感，則女培放大電路（sense amplifier circuitry) 9 1299562 12827twf.doc/g 本發明之實施例係配置為一唯讀記憶體，其可以在工 廢（factory)或於現場進行一次之程式化步驟，並且可多次 讀取。本發明之實施例提供在系統晶片上 (system^n-a-chip，S0C )架構之陷入式唯讀記憶體陣列以及 其他型怨之記憶體，包括靜態存取記憶體以及其他資源， 例如通用（general-purpose)處理器或場可程式化閘極陣列 (field programmable gate array)資源。 —在本發明其他之實_，上述職述之記憶胞以小群

組貫施之，用以在積體電路上儲存靜態資訊⑼妬C mf〇rmation) ’例如操作參數（叩咖峋卿咖㈣辨識標 吕己（identifier)以及其他類似的靜態資訊。 丁 ^卩曰入式唯省5己丨&體的記憶胞大小約為4F2，F為製程中 (minimumfeaturesize) 尺寸之下降而可以達到非常高之密集度。 本毛月提供$子可程式、非揮發記憶胞以及使用陣列中 之記憶胞來唯讀儲存記憶資訊的積體電路妒置。 易懂為?=之上述和其他目的、特徵和優點能更明顯 U 較佳實施例，並配合所附圖式，作詳細 【實施方式】 為本發明之一較佳實施例 請參照圖1到圖ίο，其繪示 的痒細描述。 p入^^=為基本反及料贿構，其使財發明之 :入，魏體（TR0M)的記憶胞 知入式唯讀記憶體之反及_列，包括_由多數:=憶胞 1299562 12827twf.doc/g (semiconductor bulk) ’該處為記憶胞通道形成區。此p型 井12形成於基底1〇中之深n型井區u。隔離井區的配置 可以依需要改變。例如’此p型彳12可以包含只有_個 列之區段，多數個陣列區段或是全部陣列之區 (segment) 〇 士圖2所緣示為根據本發明之—種反及閘㈣之陷 唯⑤己憶體陣㈣製造方法。此製程包括在半導體基 上’形成多數個呈條狀的淺溝渠隔離結構(STI)5〇、51 ^對照圖1所繪示，在基底中形成陣列或陣列之區段的 區=製備是先提供P型半導體基底，在此基底中形成深 在此n型井巾㈣成隔離p型井。根據本實 ^ 夂溝渠隔離結構係形成於隔離P型井區。多數個呈 :狀的，渠隔離結構5。、51及52設置成在第 及:L1C未繪示)包括穿隧介電層、電荷陷入層以 數個r丨電層形成於此淺溝渠隔離結構中的基底之上。多 55、56及57包括導電摻雜多㈣、其他導電 ===導電材料(combinations 〇f c〇nductive 喊 膜層上’並且與上述之多數個呈條狀的淺溝 =2,5〇:51及_直。介於字元線55、56及57 區。it卜二;f以11型摻質進行離子植入形成源/汲極擴散 Idu f驟形成導電擴散區域之小塊區域(I—、of 陣列中^^£1^〇1：、；^1〇11)(如6〇、61、62及63)，並扮演 4F2，你田1之通運端‘點。根據此製程，記憶胞的尺寸為 使用了製程中最小特徵尺寸F之優點。 圖3A是目2巾沿著從通道魏（導電雜區域之小塊 12 1299562 12827twf.doc/g 通道端點（導電擴散區域之小塊區域61)且 、XT，％，Α·Α’線的剖面圖。半導體基底8。包括深 I H / 5己胞之半導體主體形成於隔離P S井區82 散區域之小塊區域寧通道端點（導 ΐ塊區域61)以通道區域84而彼此分離。多 二、二層==字此=層包括底氧化層 (導電Αΐΐί ί區域之小塊區域6G)、第二通道端點 塊f t6:以及介於通道端點間之通 :)中之間提供-電荷陷入；二通二 。之因此在記憶胞的電荷陷入 憶胞之通道通常是負電狀態的。於是，記 群組的電阻並提升其而可以減低串聯之記憶體 PA/日…琢輔助耘式化效應而設計，並且可識 =2置=:=中而在-較佳實施例中其ΐ 施例中，氮化 30 α ίι] 7〇:: 之電場。舉例來$ 方法建立形成電場輔助穿隨效應 來5兄在閘極施加15V到25V之電壓，並將 13 1299562 12827twf.doc/g ，迢f導體主體區域接地，在本發明之實施例中，此穿隧 ^電氧化矽之等效厚度約為5 nm (5〇人）。壓力誘導之漏電 /’ftress Induced Leakage Current，SILC)效應導致之保存 貝料損失現象(data retention loss)，在陷入式唯讀記憶體中 較矽/氧化矽/氮化矽/氧化矽/矽元件與氮化矽唯讀記憶體 來的輕微，因為陷入式唯讀記憶體的底氧化層85不會被程 式化和抹除資料循環(erasecycling)破壞。（電子穿隧過底氧 化層85時，將會破壞二氧化矽的原子鍵結，或是矽/二氧 化矽之介面，並且引發氧化矽中之缺陷而引發漏電流。） 再者，根據資料保存之實驗數據，此陷入式唯讀記憶體有 54A之底氧化層時，在150°c之溫度烘烤1〇E6秒後，落在 觀測窗内(window)之啟始電壓遭受之損失小於2〇〇 mV。反 之’ Shin等人報導之石夕/氧化石夕/氮化石夕/氧化石夕/石夕反及閘快 閃記憶體因為壓力誘導之漏電流效應，在8〇。〇之溫度烘烤 10E6秒後，電壓遭受損失約2V。請參照Shin等人，以 Al2〇3為頂氧化層之高度可信賴之石夕/氧化石夕/氮化石夕/氧化 φ 石夕/石夕形態反及閘快閃記憶體，非揮發性半導體記憶體研討 會’蒙特瑞，加州（2003)，(High reliable SONOS-type NAND Flash Memory Cell with Al2〇3 for Top Oxide， Non_Volatile Semiconductor Memory Workshop，Monterey，

Calif〇rnia(2003))。 圖3B是圖2中取自於從淺溝渠隔離結構51沿著字元 線56到淺溝渠隔離結構52之B-B’線的剖面圖。圖3A所 繪示之結構之標記參考號碼與圖3B中之相同。在圖3B顯 示出介於記憶胞之通道區域間之經由淺溝渠隔離結構51 14 1299562 12827twf.doc/g 及52提供之隔離區。並且，在此實施例中，多層膜層包括 底氧化層85、電荷陷入層86以及在字元線56下沿著其延 伸之頂氧化層87。在其他的實施例中，此多層膜層可能會 限制在記憶胞的通道區域上的局部區域。 、在本例中，此電荷陷入結構(陷入層％)包括橫跨通道 區域的連續氮化矽層。在其他實施例中，此電荷陷入結構 可能包括一或多數個電荷陷入材料之小塊隔離區域(is〇late pocket)。並且，除氮化矽外之其他電荷陷入材料也可使 用，如金屬氧化物Hf〇x、Zr0x、A10x等以及其他材料。 •穿隧介電層（底氧化層85)可能包括二氧化矽' 氮氧化 矽(silicon oxynitride)或其他介電材料。這類介電材料具 範圍從3GA到7从之二氧化料效厚度，因為穿隧氧化層 夠尽而了以防止直接牙隨效應並可提供適當之電荷保存效 果’並且穿隧氧化層夠薄而可以提供利用電場辅助 應程式化資料之合_ :域。同樣地，此賴介電層 (blocking dielectric)(頂氧化層87)可能包括二氧化石夕^ 化石夕或其他適合製造並作為阻擋介電層之介電材料。火 如圖2、圖3A及圖犯所緣示，行的記憶胞串聯設置 ^-條與淺溝渠隔離結構5G、51及52平行㈣，且與記 憶胞共用—擴散區，此擴散區在—個記憶體區段中之扮濟 :己憶，極，並在下一區段中扮演記 圖 2所緣示，於此結構上之位元線與選擇電晶體之廢散區： 曰曰體係以同樣的方式與記 的 憶胞串聯設置。 乐义 圖4所緣示為-簡化之能階圖，用以說明應用於習知 15 Ϊ299562 12827twf. doc/g ^石夕/氧化碎/氮化發/氧化石脚反及閘陣列的直接穿隨效 應。此半導體基底有由能階(energy levd)1〇〇表示的導帶 • (⑶nducUveband)。此穿隧介電層有厚度1〇2及以線1〇1表 • 示的此卩自。對於直接穿隧效應而言，位於能階100之電子 不需要被激發到能階101就能夠通過穿隧介電層之厚度。 對於材吳為二氧化矽之穿隧介電層而言，能產生直接穿隧 放應之厚度102約為30A或更薄。如圖4中所示，在穿隧 鲁 效應後，電子1〇3陷入於結構中之陷入層。阻擋介電層1〇4 。又计有一厚度及一傳導帶能階足以防止從字元線到陷入層 間之牙隨效應產生，及防止從陷入層到字元線之穿隧效應 產生。 〜 圖5所繪示為一簡化之能階圖，用以說明本發明實施 例中應用之電場輔助穿隧效應（亦稱為F〇wier_N〇rdheim穿 隧效應）。半導體基底有一能階100。穿隧介電層有一厚度 111足以防止直接穿隧效應產生。然而，在大電場輔助之 下，此通過穿隧介電層之能帶112會彎曲以致於在能階1〇〇 肇 之電子113能夠穿過穿隧介電層並陷入於電子陷入層中。 圖6繪示為本發明之一較佳實施例的陷入式唯讀記憶 體之反及閘陣列’和圖1類似’ 一程式化偏壓經由一電路 施加於積體電路上，用以程式化選擇記憶胞（15-2)。當然， 施加之偏壓會根據特定實施例而適當改變。圖6所緣示記 憶胞之標號與圖1相同。在此實施例中之程式化操作，電 路施加大約18 V的程式化電壓脈衝VG (programming voltage pulse)(或序列脈衝，sequence of pulse)至與記憶胞 15-2閘極耦合之字元線WL2上。電路施加接地(或低電麈） 16 K99562 12827twf.doc/g 的位元線電塵VBL至與包括記憶胞15-2之串聯連接的記情 胞群組輕合之位元線BL2上。並且，於形成有記憶胞°15= 的通道之隔離P型井施加以一接地偏壓或低電壓。此偏壓 在待程式化之記憶胞的通道和閘極之間產生一大電場，而 足以產生電場輔助穿隧效應，以使電荷陷入結構中之電子 增加，而提升記憶胞之啟始電壓。頂端選擇電晶體（13、16、 19)胃及底端選擇電晶體(14、17、20)的閘極接收大約之 電疋Vsel ’以使頂端選擇電晶體(13、16、19)及底端選擇 電晶體(14、17、20)被偏壓開啟(bias on)並導通。非選擇字 兀線揍收大約5V之偏壓VG以致於被導通，即使它們的啟 始電壓在之前的程式化操作中被提升。鄰近位元線之非選 ，記憶胞接收大約8V之電壓Vbl於其位元線上。因此在 鄰近位元線之非選擇記憶胞的電場相對地比選擇記憶胞的 私場小。同樣地，在同一位元線上之非選擇記憶胞之電場 =、於施加電壓以建立電場辅助穿隧效應所需之電場。在與 選擇圯憶胞15-2同一字元線上之記憶胞的電場是由1〇 v 之電壓差所造成，此電場在本實施例中不足以造成明顯的 程式化分佈(distribution)現象。 圖7所緣示為本發明之一較佳實施例的陷入式唯讀記 憶體之反及閘陣列，和圖1類似，讀取偏壓(read bias)經由 電路施加於積體電路上，用以讀取選擇記憶胞（15-2)。當 然’施加之偏壓會根據特定實施例而適當改變。圖7所繪 示胞之標號與圖丨相同。本實施例中之讀取過程，電 1施加約1·6 V之讀取電壓vG於與記憶胞15-2的閘極耦 合的子線WL2上。電路中施加接地(或低電壓)之位元線 17 1299562 12827twf.doc/g

電壓VBL至橫越位元線BL2之記憶胞群組的頂端點，並在 記憶胞群組之底端的偏壓線22施加約2V之電壓Vbl。形 成有記憶胞15-2的通道之隔離p型井施加接^偏壓g低^ 壓。頂端選擇電晶體及底端選擇電晶體的閘極接收大約6V 之電壓VSEL，以使頂端選擇電晶體及底端選擇電晶體被偏 壓開啟(bias on)並導通。鄰近字元線之非選擇記情胞在其 閘極上接收大約5V之· Vg，以使非選擇記憶胞能導 通。鄰近位兀線是洋動(floating)或低偏壓(biased 1〇w)。因 此，除了記憶胞15-2具有一高的啟始電壓之外，包括記情 胞15-2的行中之記憶胞群組將被導通。 圖8所繪不為使用陷入式唯讀記憶體陣列27〇之記愫 元件的簡化方塊圖。此記憶元件包括列解碼器（油^ decoder)271和行解碼器(row dec〇der)272，均連接到一定址 匯流排(address bus)273。讀取或程式化操作之電壓以電源 供應源275提供之，經由行解碼器272與列解碼器π〗 陣列270中之選擇記憶胞。感應放大器(δ_啦卿 以及資料寫人(data in)結構276與行解碼器说的輸出端 (output)、資料寫入匯流排28〇以及資料輸出匯流排Μ!等 相互耗合。讀取及程錢狀誠$ 27?與記憶^件之各 件輕合。此㈣機H可實独相賴 結構、處理器執行的指令或上述各項的組合輯陣歹J 圖9所繪示為積體電路6〇〇，包括陷入 列_ :邏輯電路603例如特定應用邏輯或程式化= ?邏輯以物態隨機存取記憶體(SRAM)6G2。此陷 讀記憶體陣列601可用以儲存更多的常駐資料，例如;於 18 1299562 12827twf.doc/g 程式化開極陣列與永久不變的控制參數之程式化規格 (progmmmabie speciflcati〇n)。此靜態隨機存取記憶體 ，用以儲存工作資料’此玉作資料 電路6〇3 時使用。 圖1 〇所緣示為本發明中另_個系統晶片（soc)之實施 例。圖ω中之積體電路700包括陷入式唯讀記憶體陣列 = 1、^電路7〇3例如特定顧邏輯或程式化難陣列邏 、靜恶隨機存取記憶體702以及通用處理器7〇4。此陷 从唯讀記憶體陣列701可用以儲存由通用處理器7〇4執 曰令程式。此外’儲存於靜態隨機存取記憶體702的 能夠提供處理器執行以控制陷人式唯讀記憶體陣列之 Γ式化操作’此指令係藉由—外部控制器或經由陷入式唯 讀記憶體陣列701傳輸到靜態隨機存取記憶體702。 =之’本發明提供一種稱為陷入式唯讀記憶體之新穎 明揭露—新穎之陷人式唯讀記憶 ，技ΜΤΜΜ) ’包括-__、—記憶胞結構、 =法及一讀取方法。本發明之優點包括陣列架構心 ，胞結構_其他之電荷陷人記鋪，包聽切唯二 ’fe體與反及閘浮動閘極技術，更容易設計其尺寸。並】°， 本發明比起氮化⑦唯讀記憶體、⑪/氧化W氮切/氧^ 石夕快閃記憶體及反及閘記憶體，可達到—更佳 ^ 3、1再者’記憶胞之尺寸更小於氮彳⑽唯讀記憶體鱼ί 閘汙動閘極技術。此極佳之記憶胞資料保存效能处=力 構出唯讀記憶體結構，此唯讀記憶體可電場程7句术 pr〇grammable)、記憶胞更密集、低成本以及且' 19 1299562 12827twf.doc/g 容量。 限定=====，《 和”内’當可作些許之更動與濁飾，因此本二:: 範圍當視後社_請專概_界定 保匕 【圖式簡單說明】 反及= 唯敎憶敎憶叙—簡化的 體陣=上 圖之陷入式唯讀記憶體記憶胞之部分記憶 圖JA是陷人式唯讀記憶體記憶胞之剖 此立 區域之A_A，線部分纟亚通過本發明的記憶胞通道 J 3B是陷入式唯讀記憶胞之剖面示意圖，此剖面區域 係取自於平料㈣，並通财翻的記 ^ B-B’線部分。 、匕 圖4緣示為-習知之石夕/氧切/氮切/氧化郭夕記情 胞的能階示意® ’此々/氧切/氮切/氧 ^ 適於直接穿隧效應。 圖5繪示為陷入式唯讀記憶體記憶胞之能階示意圖，此 圖顯不-轉層與-足以防止直接穿隧效應的厚度。 圖6緣不為根據本發明之陷入式唯讀記憶體陣列 式化偏壓示意圖。 圖7繪不為陷人式唯讀記憶料列的讀取偏壓示意圖。 圖8疋本發明之含有反及閑架構之陷入式唯讀記憶體 20 1299562 12827twf.doc/g 陣列的積體電路之簡化方塊示意圖。 圖9是本發明之含有反及閘架構之陷入式唯讀記憶體 陣列系統晶片之簡化方塊示意圖。 圖1〇是本發明之另一種含有反及閘架構之陷入式唯讀 記憶體陣列系統晶片之簡化方塊示意圖。 【圖式標記說明】 10 :基底

11 :深η型井區 12 : Ρ型井 、 12-2 13 、 16 、 19 14、17、20 > 15-2 18_1 、 18_2 2 卜 22、23 51、52 56、57 61、62 、、12_η :串聯之記憶胞群組 頂端選擇電晶體 底端選擇電晶體 、、15_η :串聯之記憶胞群組 、、18,：串聯之記憶胞群組 偏壓線 50 55 60 80 81 82 84 85 86 淺溝问離結構 字元線 63 $笔擴散區域之小塊區域 半導體基底 深η型井 隔離ρ型井區 通道區域 底氧化層 陷入層 87 :頂氧化層 1299562 12827twf.doc/g 100 :電子能階 101、 112 :穿隧介電層之能帶 102、 111 :穿隧介電層之厚度 103、 113 :電子 104 :阻擋介電層 270 :陷入式唯讀記憶體陣列 271 :列解碼器 272 :行解碼器 鲁 273 :定址匯流排 275 :電源供應源 276 :資料寫入結構 277 :讀取寫入狀態機器 280 :資料輸入匯流排 281 :資料輸出匯流排 600、 700 ··積體電路 601、 701 :陷入式唯讀記憶體陣列 602、 702 :靜態隨機存取記憶體 • 603、703 :邏輯電路 704 :通用處理器 22

Claims (1)

1299562 12827twfl.doc/006 曰修(更)正本 ^95-4-21 拾、申請專利範圍： 1·一種積體電路’包括 -記憶胞陣列，該陣列係以多個行與多 =配=一反及閑陣列，該些行包括串聯耦合 組，各該些記憶胞群組的閘極η: 列中之各該些記憶胞，包括，該陣 “ 而點弟一通道端點、 1〇而點興 間的-通道區域、位於該通道 ΐ·:，ί於該通道區域與該電荷陷入結構之 :第二通道賴、介於道端點與該第二通道端點 t上的一電荷 】及介於該電荷陷入結“ 端點，以產生一電場輔^亥昂一通逼端點及該第二通道 式化斯車列中之記憶胞；=效應穿過該穿隨介電層以程 第;電路’取觀憶胞巾之資料。 隨介電ϋϊ專利範園第1項所述之積體電路，苴中該穿 随”電層具有二氧化矽等效 /、牙 3.如卜奢專利截ΡΙ笛1 Α到7〇Α之間。 隧氡化Μ : 項所述之積體電路，直中哼穿 糾化層包括二氧化石夕，且具有大於贿之厚度。、t亥牙 赚Γ包1專义=項所述之積體電路，其中該穿 度。匕括—献石夕，且具有介於30A至〇0A之間之厚 5.如申請專利範圍第1項所述之積體電路，其中該正 23 1299562 12827twfJ.doc/006 95^4^21 電壓為15V以上。 6. 如申請專利範㈣！項所述之積體電路，其 場為在5 nm距離内施加ί5ν以上之電壓。 〃、”電 7. 如申請專利範圍第！項所述之積體電路， 記憶胞陣列係配置為一唯讀記憶體。 〃 Τ该些 8. 如申請專利範圍第！項所述之積體電路 列中的該些記憶胞在程式化之前具有一負啟始電壓^陣 9. 如中請專利範圍第！項所述之積體電路， 列中之該些輯胞係配置為__次程式化之設計/、中该陣 10. 如申請專利翻第〗項崎之積體電路 態隨機存取記憶體陣列，以及-邏輯，用於存取儲t靜 記憶胞陣列與該靜態隨機存取記憶體陣列中的資=。。亥 11·如申請專利範圍第i項所述之積體電路 七 態，存取記憶體陣列，以及—執行指令之處理器，；： ^指，處理ϋ包括用於存取儲存於該記憶胞陣列中^及 用於存取1存於崎紐機存取記憶财㈣料之指令。 請專利範圍第1項所述之積體電路，包括一靜 體陣列，以及-執行指令之處理器，該執 仃二7為包括存取儲存於該記憶胞陣列中以及存取 式化邏輯包含該處理器執行之指令。 圍第1項所述之積體電路，其中該電 何陷入結構包括氮化石夕。 月^乾圍第1項所述之積體電路，其中該電 何^入I口構包括氧化銘、Hf0x、zr〇x其中一種以上。 24 1299562 12827twfl.doc/006 95-4-21 15,一種唯讀記憶胞，包括： 一第一通道端點；

一第二通道端點，其藉由一通道與該第—通 以及其中—道在程式化之前係配置為^'二 -電荷陷^構； 始祕， 一閘極；

間;擋介電層，其介於該電荷陷入結構與該閘極之 牙随介電層，其介於該通道與該電荷 間，豆中，噠空R、，Α 曰八、、、。構之 /、1 /豕隧介電層具有一阻障高度和厚度，足以防 止直接穿1^效應，藉由在該閘極施加-正電壓以及在該第 通運及第二通道端點施加一低電壓或者接地，使該記憶 月L適δ y — 人程式化操作，藉由在該閘極施加一正電壓以 及在該第一通道及第二通道端點施加一低電壓或者將該第 一通道及第二通道端點接地，且適合用以當作_唯讀記憶 體。 ΰ Λ σ

16· —種在單一基底上之積體電路，包括： 配置為唯讀記憶體之一記憶胞陣列，該陣列係以多個行 與多個列的多記憶胞配置成一反及閘陣列，該些行包括串 稱ρ連接至一位元線的一或多個記憶胞群組，且該些包括多 個汜憶胞群組，各該些記憶胞群組之閘極端點輕合至一字 元線’該陣列中各該些記憶胞包含一閘極端點，一第一通 道端點、一第二通道端點、介於該第一通道端點與該第二 通道端點間之一通道區域，位於該通道區域上之一電荷陷 入結構、介於該通道區域與該電荷陷入結構之間的一穿隧 25 1299562 12827twfl.doc/006 95-4-21 介電層以及介於該電荷陷入結構與該間 擋介電層； 〈間的一阻 多數字元線位於該陣列中，並接觸對 的記憶胞之該閘極； 平夕】中5亥些列 ^數^元線位於辦财，並齡沿著對應鱗列中之 该些仃的該些記憶胞群組； 干〜Π 一定址解碼器與該些字元線與該坻 該陣列中之-選擇記憶胞； -位L合，以定位 m路，與該些字元線以及該些位元線輕合 也加-正電壓於該閘_點以及對該第 二通道端點施加-低電壓或接地，利；;γ及该弟 使電子穿隨至該電荷陷 胞；以及人、、、。構叫式化該陣列中之記憶 感測元件，其與該些位元線搞合，、 該選擇記憶胞之啟始電壓。 μ測在该陣列中 穿料職㈣16躺述之频電路，其中該 & Γ1具有二氧化石夕等效厚度，介於30Α到7〇Α之間。 穿隨介Hr範圍第16項所述之積體電路’其中該 電層匕括—氧化矽，且厚度大於30A。 穿隨介ΐ思申3利範圍第16項所述之積體電路，其中該 ? k匕括—氧化矽，且厚度介於30Α到70Α之間。 正電壓範圍第16項所述之積體電路，其中該 申請專利範圍第16項所述之積體電路，其中該 穷^在5 距離内施加15V以上之電壓。 2.如申請專利範圍第16項所述之積體電路，其中該 26 1299562 陣列的記憶胞在程式化之前具有一負啟始電屡。 23·如申請專利範圍第16項所述之積體電路，其中兮 陣列之記憶胞係配置為一次程式寫入之設計。 ^ μ 24·如申請專利範圍第16項所述之積體電路，包括_ 靜態隨機存取記憶體陣列，以及一邏輯，存取儲存於該記 憶胞陣列與該靜態隨機存取記憶體陣列中的資料。 26.如申請專利範圍第16項所述之積體電路， 隨機存取記憧艚瞌而丨，Hi > ^ t . ^t25·如申請專利範圍第16項所述之積體電路，包括一 靜態隨機存取記憶體陣列，以及一執行指令之處理器，嗲 ，行指令之處理器包括存取儲存於該記憶胞_中二及= 存於該靜態隨機存取記憶體中的資料之指令。

存於該靜態隨機存取記憶體中的資料之指八， 式化之該邏輯包含該處理器執行之指令。7

，其中該 16項所述之積體電路，其中該 Hf〇2材質之其中一種以上。 27