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TWI294665B - Forming integrated circuits with replacement metal gate electrodes - Google Patents

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TWI294665B
TWI294665B TW094125619A TW94125619A TWI294665B TW I294665 B TWI294665 B TW I294665B TW 094125619 A TW094125619 A TW 094125619A TW 94125619 A TW94125619 A TW 94125619A TW I294665 B TWI294665 B TW I294665B
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metal
trench
dielectric layer
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TW094125619A
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Jack Kavalieros
Justin Brask
Mark Doczy
Matthew Metz
Suman Datta
Uday Shah
Robert Chau
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Intel Corp
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Description

1294665 ： ⑴ 九、發明說明 【發明所屬之技術領域】 本發明係關於製造半導體裝置，尤其是關於具金屬閘 極電極之半導體裝置之方法。 【先前技術】 於製造含有金屬閘極電極的互補金屬氧化半導體（ Φ CMOS )裝置時，可利用取代閘極法自不同的金屬形成閘 極電極。於該程序中，被一對間隔層圍住的第一多晶矽層 被移除，以在該等間隔層之間產生溝渠。該溝渠以第一金 屬充塡之。接著第二多晶矽層被移除，並以有別於該第一 金屬之第二金屬取代之。 目前用以蝕刻多晶矽層的程序會產生圖案化多晶矽層 。側壁間隔層用以形成漸變式接合源極汲極區。該結構最 終被層間介電質充塡。因爲緊密間距技術，於該層間介電 # 質的空隙可產生於閘極結構之間。該等空隙使得產品無法 能使用。 於是，需要製造含有金屬閘極電極之半導體裝置的改 良方法。 【發明內容】及【實施方式】 於以下的說明中，提出數個細節以提供對本發明的透 徹瞭解。然而，熟習此技藝之人士應明瞭，本發明可以以 許多除了此處明白說明以外的方式加以實施。本發明医|而 -5- 1294665 : (2) 不侷限於以下揭露的特定細節。 圖1 A至1 C說明於實行本發明方法的實施例時，可被 形成的結構。最開始，介電質層1 〇 1形成於基板100，層 102a與10 2b形成於介電質層101上，且硬遮罩104形成 於層102，以產生圖1A的結構。於某些實施例中，蝕刻 終止層10可形成於層102a與102b之間。該蝕刻終止層 1 0可以諸如熱成長氧化矽的介電質形成，作爲一實施例。 φ 於一實施例中，層1 〇可介於10與3 0埃（例如20埃）之 間。 於某些實施例中，層102a與102b可以相同的物質， 諸如多晶矽形成。於其它實施例中，層102a與102b可以 不同物質形成，使得例如即使於沒有使用蝕刻終止層1 0 時，可選擇性地蝕刻層102a而大體上不會蝕刻層i〇2b。 舉例來說，層l〇2a或102b的其中之一可以是矽，而另一 個可以是鍺。 # 基板可包含批次矽元件或絕緣層上覆矽（silicon -on-insulator)結構。或者，基板 1〇〇可包含其它可以或 不可以與矽結合的物質，諸如··鍺、銻化銦、碲化鉛、砷 化銦、磷化銦、砷化鎵或銻化鎵。雖然此處描述可以形成 基板1 00的一些物質的例子，但任何上面可以作爲建構半 導體裝置之基礎的物質都落於本發明的精神與範圍之內。 介電質層101可包含氧化矽、氮氧化矽、高介電常數 (k)介電質層、或其它可保護基板丨00的物質。高k介 電質具有大於10的介電常數。層102a與102b的厚度可 1294665 : Ο) 介於約50與約1000埃之間，且介於約250與約800埃之 間。硬遮罩104可包含氮化矽、氧化矽、及/或氮氧化矽 ，且可介於約1〇〇與約500埃之間的厚度。介電質層1〇1 、層1 0 2、以及遮罩層1 0 3可利用傳統處理程序形成。 在形成圖1A的結構之後，裝置可被轉移到高密度電 漿蝕刻工作，例如，電子迴旋共振蝕刻器，並置於位在該 工具內部的夾頭上。接著可將該鈾刻工具操作到遮罩層 φ 103，產生硬遮罩104，如圖1B所示。依照用以形成遮罩 層103的物質，可以將該層暴露於取自C4F8、氬及氧的電 漿，或是取自於CH3F、一氧化碳及氧的電漿而加以蝕刻 〇 在形成硬遮罩104之後，層102被蝕刻以產生圖案化 層105a與105b，如圖1C所示。圖案化層105a具有上表 面106且層l〇5b具有下表面107。就一實施例而言，上表 .面1〇6的寬度可約小於或等於45埃，下表面107的寬度 # 可約小於或等於40埃，且上表面106的寬度可至少大於 下表面107的寬度約5埃。於一實施例中，下表面107與 介電質層101交會的角度約小於87°，但其足夠寬到能使 氮化矽間隔層在層1 05那邊形成。於其它實施例中，可使 用斜的或垂直的那邊。 層l〇2a的圖案可藉由將其塗敷到取自於氯、溴化氫 、氧及氬的組合物的電漿一段充分的時間以移除該層的暴 露部分。倘若層102a於介電質層101被充電時被蝕刻， 則可產生顯示於圖1 C之倒置的錐形的形狀，因爲被充電 -7- 1294665 ： (4) 的介電質層可使在層1 02下面部分的蝕刻速率比在該層上 面部分稍微快一點。介電質層1 〇 1可充分厚以便於多晶矽 層1 02大體上整個蝕刻的時間保持電荷。 藉著於該作業期間控制遞送到該蝕刻工具的夾頭的射 頻（RF )偏壓功率，介電質層1 0 1可於整個蝕刻過程維持 被充電的。於一實施例中，當層1 02被蝕刻時施加到該夾 頭的該RF偏壓功率可以約小於1 00瓦。當蝕刻多晶矽層 • 1 02時，可選擇RF偏壓功率被施加到該夾頭的頻率以確 保介電質層1〇1保持充電。被施加的最佳RF偏壓功率、 以及遞送時的最佳頻率可取決於用來蝕刻層1 〇2的特定蝕 刻工具。 圖2A表示於製造互補金屬氧化半導體（CMOS)裝置 時可形成的中間結構。該結構包括基板200的第一部件 201及第二部件202。隔離區203分隔第一部件201與第 二部件202。隔離區203可包含二氧化矽、或其它可分隔 • 電晶體主動區的物質。 於此實施例中，第一層204a與204b形成於第一假介 電質層205上，且第二層206 a與206b形成於第二假介電 質層207上。於某些實施例中，可設置蝕刻終止層10。層 204a與b以及層206a與b可對應到先前實施例中的層 102a與102b。於某些實施例中，亦可設置蝕刻終止層10 。硬遮罩230、231係形成於層204、206上。第一假介電 質層20 5與第二介電質層207各可包含二氧化矽或其它可 保護基板200的物質，例如氮氧化矽、氮化矽、碳摻雜二 1294665 : (5) 氧化矽、或氮氧化矽。假介電質層205、207可充分厚以 便於多晶矽層大體上整個鈾刻時間保持電荷。 如前述實施例中，層204 a、204b、206a及206b厚度 可介於約20與約1000埃之間，例如厚度介於約250與約 8〇〇埃之間。硬遮罩230、231可包含氮化矽、二氧化矽及 /或氮氧化矽，且厚度可介於約1〇〇與約1〇〇〇埃之間。於 一實施例中，上述的處理步驟可用來產生具有倒置錐形形 # 狀的圖案化的多晶矽層204、206。亦可使用非倒置或直的 形狀者。在形成圖案化的多晶矽層204、206之後，可施 用傳統的蝕刻程序以產生圖案化的假介電質層205、207。 在形成圖2A的結構之後，間隔層形成於圖案化層 204、206的相對側。當該等間隔層包含氮化矽時，它們可 以下述方法形成。首先，例如厚度小於約1 000埃之大體 上均一厚度的氮化矽層234被沉積於整個結構上面，產生 如圖2B所示之結構。可使用傳統的沉積步驟來產生該結 ❿構。 於一實施例中，氮化矽層234係直接沉積在基板200 、硬遮罩23 0、231以及圖案化層204、206的相對側上， 而不用先形成緩衝氧化層於基板200與層204、206上。 然而，於替代實施例中，此種緩衝氧化層可在形成層234 之前形成。同理，雖然未顯示於圖2B，但第二氧化物可 於蝕刻該層之前形成於層234上。如果使用此一氧化物， 則可使後續的氮化矽蝕刻步驟能產生L型的間隔層。 可使用傳統的程序蝕刻氮化矽層234以便非等向性地 -9- J294665 : (6) 蝕刻氮化矽以產生圖2C的結構。當硬遮罩230、231含有 氮化矽時，可使用定時蝕刻以便於蝕刻氮化矽層234時， 防止非等向性蝕刻步驟移除硬遮罩230、23 1。該蝕刻步驟 的結果爲，圖案化層204被一對側壁間隔層208、209所 圍住，而圖案化層206被一對側壁間隔層2 1 0、2 1 1所圍 住。 典型上，在圖案化層204上形成間隔層208、209、 # 210、211之前，可能會想要實行多個遮罩及離子植入步驟 以產生接近層204、206的輕微植入區243 (其最終會作爲 裝置之源極與汲極235-238的頂端區）。而且典型上，在 藉著將離子植入到基板200的部件201與202，接著施以 適當的退火步驟，形成間隔層208、209、210、21 1之後 ，可形成源極與汲極區。 用以在基板200的部件201內形成η型源極及汲極區 的連續離子植入與退火可於同時摻雜圖案化層204η型。 • 同理，用以在基板200的部件202內形成ρ型源極及汲極 區的連續離子植入與退火可於同時摻雜圖案化層206ρ型 。當以硼摻雜圖案化多晶矽層206時，該層應包括具有充 分濃度的元件以確保後續用以移除η型圖案化層204的濕 蝕刻步驟不會移除顯著份量的ρ型圖案化層206。 假介電質層205、207可充分厚以防止顯著份量的離 子穿透層204、206與層205、207。使用相當厚的假介電 質層可使用以將離子植入源極與汲極區的處理最佳化而無 需考慮該處理是否會將太多的離子驅入通道內。在離子植 -10- 1294665 ： (7) 入與退火步驟之後，部分的源極及汲極區可使用習知的處 理步驟被轉換成矽化物。當形成矽化物於源極與汲極區內 時，硬遮罩230、231會防止層204、206被轉換成矽化物 。源極與汲極區235、23 6、237、23 8及頂端區243被矽 化物區239、240 > 242、242覆蓋住。 間隔層208、209、210及211的侵蝕可透過使用蝕刻 氧化物間隔層的氫氟酸或使用鈾刻氮化物間隔層的磷酸濕 • 蝕刻以增加閘極間的間隔，如圖2E所示。產生的間隔層 209可具有大體上小於它們原始高度以及圖案化層204、 206高度的高度。此能獲得如圖2F所示之層間介電質層 212的無空隙沉積。於某些實施例中，硬遮罩230及231 亦可於同一步驟中被移除。 在侵蝕間隔層209、209、210、211之後，介電質層 2 12可沉積在裝置上面，產生圖2F的結構。介電質層212 可包含二氧化矽或低介電常數的物質。介電質層212可以 # 磷、硼或其它元素摻雜，且可使用高密度電漿沉積處理來 形成。如熟習此技藝之人士可瞭解者，可使用傳統的處理 步驟、物質及設備來產生那些結構。 介電質層212自圖案化層204、206移除，產生圖2G 的結構。可施加傳統的化學機械硏磨法（CMP )作業以移 除介電質層212的那部分、以及硬遮罩230、231。 在形成圖2F結構之後，圖案化層204a被移除以產生 位於側壁間隔層208、209之間的溝渠213，產生圖2G所 示之結構。於一實施例中，施加可供層204a關於圖案層 -11 - 1294665 : ⑹ 206與層204b選擇之濕蝕刻處理及/或蝕刻終止層10以便 移除層204a而不會移除層206或層204b的顯著部位。 當圖案化層204a是摻雜η型，且圖案化層206a係多 晶矽摻雜P型（例如，有硼）時，這樣的濕蝕刻處理可包 含將圖案化層204a暴露於含有氫氧化物的來源的水溶液 於一充分的溫度下一充足的時間，以便大體上移除全部的 層204a。當層204a是矽且層204b是鍺或倘若使用二氧化 φ 矽蝕刻終止層1 〇時，該氫氧化物的來源在去離子水中可 包含容量介於約百分之1與約百分之1 〇間（例如3 % )的 氫氧化銨或四烷基氫氧化銨，例如，氫氧化四甲銨（ “TMAH”）。 圖案化層204a可藉著將其暴露於溶液中而被選擇性 地移除，該溶液維持在介於約l〇°C與約30°C之間的溫度（ 1 5 °C爲佳），其於去離子水中包含容量介於約百分之2與 約百分之30的氫氧化銨。於至少可持續一分鐘的該暴露 • 步驟期間，可能會想要施加頻率介於約0.5至1.5 MHz ( 例如 9MHz )，而以約·5與約 8watts/cm2之間（例如 5watts/cm2)消散的聲能。 或者是，倘若上層204a是鍺而下層204b是砂，則圖 案化層204a可藉著將其暴露於溶液中至少30秒而被選擇 性地移除，該溶液維持在介於約20°C與約45 °C的溫度，且 於8至12· 5pH値範圍（例如9至10 )去離子水中包含容 量介於約百分之5與約百分之30之間（例如，6.7%)的 過氧化氫，而同時選擇性地施加聲能。大體上該層204a -12- 1294665 : Ο) 的全部可被移除而不會移除顯著份量的層206a或層204b ，特別是倘若層204b被蝕刻終止層1 0隔開或具有與層 2 04 a足夠不同的蝕刻速率。亦可使用定時的蝕刻。第一假 介電質層205應充分厚以防止施加來移除圖案化層204的 倉虫刻劑到達位於第一假介電質層205底下的通道區。 接下來，間隔層208與209的上暴露部位可被蝕刻掉 。此可藉對間隔層物質而言爲可選擇性的蝕刻來達成。於 0 一實施例中，該選擇性的間隔層蝕刻可於150到170°C溫 度範圍（例如158°C)的去離子水中使用容量80%到95% (例如88%)的磷酸，有.1到5%氮溶解於溶液中作爲氧 化物阻蝕劑，以減少層間介電質層變薄。在剩餘的層204b 上方的部分間隔層208、209可以完全或部分移除。 因此，於圖2H所示之結構其中形成埋頭間隙。之後 ，可利用選擇性蝕刻來移除層204b及/或任何剩餘的蝕刻 終止層1 0。圖2H中所示之結果結構係缺乏任何圖案化層 Φ 204。其在頂端有較寬的開口 213且在底部有稍微較窄的 開口，會促進稍後敘述的後續間隙2 1 3的充塡。 在移除圖案化層204之後，第一假介電質層205被移 除。當第一假介電質層205包含二氧化矽時，其可利用對 二氧化矽而言是選擇性的鈾刻程序來移除，以產生圖21 的結構。此蝕刻程序包括：將層205暴露在於去離子水含 有約百分之1的HF的溶液中，或施加採用氟碳化合物基 電漿的乾蝕刻程序。層205應被暴露一限定時間，因爲用 以移除層205的蝕刻程序亦可移除部分的介電質層2 1 2。 •13- 1294665 ： do) 在移除第一假介電質層205之後，閘極介電質層214 形成於在溝渠213底部的基板200上，產生圖2J的結構 。於一實施例中，閘極介電質層可以是間隔層208、209 厚度的1 0 %。雖然閘極介電質層2 1 4可包含任何可作爲含 有金屬閘極電極之NM O S電晶體的閘極電極，但閘極介電 質層214可包含高k的介電質物質。某些可用來製造高k 閘極介電質層214的物質包括：氧化鉛、氧化矽紿、氧化 # 鑭、氧化鋁鑭、氧化锆、氧化矽銷、氧化鉅、氧化鈦、氧 化鈦鋇緦、氧化鈦鋇、氧化鈦緦、氧化釔、氧化鋁、氧化 鉬鉛銃以及鈮化鋅鉛。尤其是氧化紿、氧化銷以及氧化鋁 較佳。雖然此處描述可以用以形成高k閘極介電質層214 的一些物質例子，但該層可由其它物質製成。“高k”係用 來指具有高於1 〇之介電常數的物質。 可使用傳統沉積法形成高k閘極介電質層2 1 4於基板 200上，例如傳統的化學氣相沉積法（CVD )、低壓CVD •、物理氣相沉積法（PVD )步驟。較佳的是，使用傳統原 子層CVD程序。於此種程序中，金屬氧化先導物（例如 ，金屬氯化物）及蒸氣可以選定的流動速率被饋進CVD 反應器內，該CVD反應器接著以選定的溫度及壓力作業 以便在基板200與高k閘極介電質層214之間產生自動平 滑介面。該CVD反應器可作業得夠長以形成具有想要厚 度的層。於大部分的應用中，高k閘極介電質層2 1 4的厚 度可小於約60埃，且舉例來說，厚度介於約5埃與約40 埃之間。 -14- (11) .1294665 如圖2K中所示，當使用原子層CVD程序以形成高k 閘極介電質層2 1 4時，該層除了形成於溝渠2 1 3底部上以 外，還會形成於溝渠213側上。倘若高k閘極介電質層 2 1 4包含氧化物，則在隨機的表面部位會出現氧的缺乏以 及不能接受的雜質程度，端視用來製造它的步驟而定。可 能會想要自層2 1 4移除雜質，並在層2 1 4沉積之後將其氧 化以產生具有近乎理想化的金屬的層··氧計量。 爲了自該層移除雜質，並增加該層的氧含量，濕化學 處理可施加到高k閘極介電質層2 1 4。此種濕化學處理可 包含將高k閘極介電質層214暴露於含有過氧化氫的溶液 於充分溫度下一段充分時間，以便自高k閘極介電質層 214移除雜質並增加高k閘極介電質層214的氧含量。高 k閘極介電質層2 1 4被暴露的適當時間及溫度端視想要的 厚度及高k閘極介電質層2 1 4的其它特性而定。 當高k閘極介電質層214被暴露在過氧化氫基溶液時 ，可使用含有容量介於約2%與約30%之間的過氧化氫的 水溶液。暴露步驟可發生於約15°C與約40°C之間約至少 一分鐘的時間。於一特別較佳實施例中，高k閘極介電質 層214被暴露於含有容量約6.7%的H2〇2的水溶液約25t 的溫度約1 〇分鐘。於該暴露步驟期間，可能會想要施加 頻率介於約ΙΟΚΗζ與約2000KHZ之間，而同時以介於1 與約1 Owatts/cm2消散的聲能。於較佳實施例中，聲能可 以約ΙΟΟΟΚΗζ的頻率施加，同時以約5watts/cm2消散。 雖然未顯示於圖2J，但可能會想要在高k閘極介電質 -15- 1294665 : (12) 層214上形成覆蓋層，其不會超過約五個單層的厚度。此 種覆蓋層可藉由在高k閘極介電質層214的表面上噴鍍一 到五個單層矽，或是其它的物質。該覆蓋層接著可被氧化 ，例如藉使用電漿增強化學氣相沉積法或含有氧化劑的溶 液，來形成覆蓋介電質氧化物。 雖然於某些實施例中可能會想要形成覆蓋層於高k閘 極介電質層2】4上，但於所述的實施例中，η型金屬層 # 215係直接形成於層214上以充塡溝渠213並產生圖2Κ 具有金屬層2 1 5的結構。該溝渠2 1 3的埋頭配置可促進溝 渠充塡。η型金屬層215可包含任何η型導電物質，金屬 NMOS閘極電極可自該η型導電物質取得。可用以形成η 型金屬層21 5的物質包括：飴、鉻、鈦、鉅、鋁、以及它 們的合金，例如含有此等元素之金屬碳化合物，即，碳化 飴、碳化鉻、碳化鈦、碳化鉬、以及碳化鋁。η型金屬層 215可使用例如傳統噴鍍或子層CVD程序的習知PVD或 • CVD程序被形成於高k閘極介電質層214上。 如圖2L所示者，η型金屬層215除了其充塡溝渠213 的地方以外都被移除了。層2 1 5可透過濕或乾蝕刻步驟， 或是適常的CMP作業自裝置的其它部位移除。當層215 自其表面移除時，介電質層212可作爲蝕刻或硏磨終止層 。剩餘的金屬層215可具有上段較寬且下段較窄的ν型。 η型金屬層215可作爲金屬NMOS閘極電極，具有介 於約3.9eV與約4.3eV之間的功函數，且其厚度介於約 1 0 0埃與約2 0 0 0埃，例如，介於約5 0 0埃與約1 6 0 0埃。 -16- 1294665 ； (13) 雖然圖2L及2M表示η型金屬層215充塡溝渠213全部 的結構，但於替代的實施例中，η型金屬層2 1 5可以只充 塡部分的溝渠2 1 3，而該溝渠的剩餘部分以一種可以容易 硏磨的物質充塡，例如鎢、鋁、鈦、或氮化鈦。於此種替 代實施例中，作爲功函數金屬的η型金屬層2 1 5，厚度可 介於約50埃與約1 000埃之間。 於溝渠2 1 3含有功函數金屬與溝渠充塡金屬二者的實 φ 施例中，結果的金屬NMOS閘極電極可考量同時包括功函 數金屬與溝渠充塡金屬二者。倘若溝渠充塡金屬係沉積於 功函數金屬上，則溝渠充塡金屬沉積時可能會覆蓋整個裝 置，形成像是圖2Κ的結構。該溝渠充塡金屬接著必須被 硏磨回去使得其只充塡溝渠，產生像圖2L的結構。 於所述的實施例中，在形成η型金屬層215於溝渠 213內之後，圖案化層206a被移除以產生位於側壁間隔層 2 10、21 1之間的溝渠250。於一有關多晶矽層206的實施 Φ 例中，層206a被暴露在於去離子水中含有容量介於約百 分之20與約百分之30之間的TMAH的溶液中以充分的溫 度（例如，介於約60°C與約90°C之間）一充分的時間， 並同時施加聲能，以移除所有的層206a而不會移除顯著 部位的η型金屬層215、層206b或若存在的話，蝕刻終止 層1 0。接著側壁間隔層2 1 0與2 1 1的暴露部位可藉選擇性 的蝕刻被移除以產生圖2M的結構。蝕刻終止層1 〇若存在 亦可被移除。 之後，層206b可藉選擇性地蝕刻而被移除。第二假 -17- .1294665 : (Η) 介電質層207可使用如以上所指出之處理步驟被移除並以 閘極介電質層260取代。閘極介電質層260可包含高k閘 極介電質層。或者是，如上述，覆蓋層（可在其被沉積之 後被氧化者）可在以p型金屬充塡溝渠250之前形成於閘 極介電質層260上。 然而，於此實施例中，在以層260取代層207之後， P型金屬層216a直接形成於層260上以充塡溝渠250並產 φ 生圖20的結構。p型金屬層216可包含可取得金屬PMOS 閘極電極的任何P型導電物質。 可用來形成P型金屬層2 1 6的物質包括：釕、鈀、鉑 、鈷、鎳、以及導電金屬氧化物，例如氧化釕。p型金屬 層216可使用例如傳統的噴鍍或原子層CVD處理的習知 PVD或CVD處理形成於閘極介電質層260上。如圖20所 示者，p型金屬層2 1 6除了其充塡溝渠2 5 0的地方以外都 被移除了。層2 1 6可以介電質2 1 2當作蝕刻或硏磨終止層 φ ，藉由濕或乾蝕刻處理，或適當的CMP作業，自裝置的 其它部位移除。P型金屬層216可作爲具有功函數的金屬 PMOS閘極電極，該功函數介於約5.0eV與約5.4eV間， 旦其厚度介於約100埃與約2000埃之間，例如，介於約 5 00埃與約1600埃之間的厚度。 雖然圖20表示p型金屬層216充塡全部的溝渠250 的結構，但於替代實施例中’ P型金屬層2 1 6可只充塡部 分的溝渠250。如同金屬NM0S閘極電極，溝渠的剩餘部 分可以容易硏磨的物質充塡之，例如鎢、鋁、鈦、或氮化 -18- 1294665 ： (15) 鈦。於此種替代實施例中，作爲功函數金屬的P型金屬層 216的厚度可介於約50與約1000埃之間。如同金屬 NMOS閘極電極，於溝渠250含有功函數金屬及溝渠充塡 金屬二者的實施例中，結果的金屬ΡΜ Ο S閘極電極可考慮 包含功函數金屬與溝渠充塡金屬二者的組合。 雖然此處描述一些用以形成層204、206、假介電質層 205、207及金屬層215與216的物質的例子，但熟於此技 φ 藝之人可明瞭該等層可由許多其它物質製成。雖然此實施 例說明在形成金屬PMOS閘極電極之前形成金屬NMOS閘 極電極，但替代的實施例可在形成金屬NMOS閘極電極之 前形成金屬PMOS閘極電極。 在移除金屬層216之後，除了其充塡溝渠250的地方 以外，可使用任何傳統的沉積處理將覆蓋介電質層（未顯 示）沉積於介電質層212、金屬NMOS閘極電極215、以 及金屬PMOS閘極電極216上。接著在沉積此覆蓋介電質 • 層之後用以完成裝置的處理步驟，例如形成裝置之接點、 金屬互連線、以及鈍化層，對於熟於此技藝之人士而言是 習知的且不於此說明。 雖然本發明已針對有限的實施例加以說明，但熟習此 技藝之人士能體認到種種修飾及改變。所附的申請專利範 圍涵蓋所有此等落於本發明真正精神與範疇內的修飾及改 變 〇 【圖式簡單說明】 -19- 1294665 : (16) 圖1 A至1 C表示於實行本發明方法的實施例時，可被 形成之結構的剖面圖。 圖2A至20表示於實行本發明方法的實施例於施用 到取代閘極時，可被形成之結構的剖面圖。 此等圖式所示的圖並不打算依比例來繪製。
【主要元件之符號說明】 1 0 :蝕刻終止層 100 :基板 101 :介電質層 102a :層 102b ：層 103 :遮罩層 104 :硬遮罩 105a :圖案化層 105b :圖案化層 1 0 6 :上表面 107 :下表面 200 :基板 201 :第一部件 202 :第二部件 203 :隔離區 204 :圖案化層 2 0 4a:第一層 -20- (17) (17)1294665 2〇4b :第一層 205 :假介電質層 206 :圖案化層 206a :第一層 206b :第二層 207 :假介電質層 208 :側壁間隔層 209 :側壁間隔層 2 1 0 :側壁間隔層 2 1 1 :側壁間隔層 212 :介電質層 213 :溝渠/埋頭間隙 214:高k閘極介電質層 215 : η型金屬層 216 : ρ型金屬層 230 :硬遮罩 2 3 1 :硬遮罩 2 3 4 :氮化矽層 235 :源極與汲極 236 :源極與汲極 237 :源極與汲極 2 3 8 :源極與汲極 239 :源極與汲極 2 4 0 :矽化物區 -21 1294665 (18) 241 :矽化物區 2 4 2 :矽化物區 2 4 3 :頂端區 250 :溝渠 260 ：層

Claims (1)

1294665 月/曰修(敏替換頁 十、申請專利範圍 附件2A : 第9412561 9號專利申請案 中文申請專利範圍替換本 民國96年2月1曰修正 1· 一種製造半導體裝置之方法，包含： 形成二層疊的層於以側壁間隔層爲界限的溝渠中 移除該等層的其中之一； 選擇性地只移除部分的該間隔層；以及 以金屬充塡該溝渠。 2.如申請專利範圍第1項之方法，包括藉選擇性地只 移除該溝渠內之部分的層而形成該溝渠。 3·如申請專利範圍第1項之方法，包括以鈾刻終止層 分隔該等部件。 4·如申請專利範圍第1項之方法，包括選擇性地鈾刻 該等層疊層的上層。 5 ·如申請專利範圍第4項之方法，包括當該疊層的上 層被移除時，選擇性地鈾刻該側壁間隔層的暴露部分。 6 ·如申請專利範圍第5項之方法，包括選擇性地鈾刻 相對於該疊層之該下層的該疊層之該暴露的上層。 7 ·如申請專利範圍第6項之方法，包括針對該等疊層 之該等層使用不同的物質。 8 ·如申請專利範圍第6項之方法，包括使用定時蝕刻 以移除該上層。 1294665 #>月I日修(愛)正替換頁 9.如申請專利範圍第6項之方法，包括在該疊層之該 上與下層之間形成蝕刻終止層。
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