TWI291745B - Lateral phase change memory with spacer electrodes and method of manufacturing the same - Google Patents

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1291745 九、發明說明： 【發明所屬之技術領域】 本發明係關於-軸變化記紐，制是關於相變化記憶體 中形成較小鋪雜的電極，喊少發生相變化所需要的操作電 流之間隙壁電極難式相變化記紐及其製造方法。 【先前技術】

，林_材質存在有兩種或是兩種以上的狀態，存在有兩 種狀態之材質__於數位化的記㈣。這些㈣可隨溫度改 變而引起μ應的轉態現象，而呈現非晶質狀態或是結晶質狀能。 基本上，當材質處於非晶f狀態（具有不規則排列的原子結 構）’將呈現高電阻率；而#材質處於結晶狀態（具有整齊排列的 原子結構）’則呈現低電阻率。非晶f狀態或是稱為重置（_) 狀態可表示丨的邏輯狀態，而結晶·態或是稱為設定（㈣狀 2表__喝，紐蝴雜構狀態可穩定 地存在於作用溫度以下的環境中，相變化 揮發性之可程式化電阻器，可於古雷_伽心m為種非 逆的交替變化。了於μ阻值與低咖值之間產生可 硫屬材質（Chalcogenide )為—種包括VI族 化迅速且具有可逆性，而且其相變化二成之 _ 適合;二 度改變而產生非晶態與結晶態之間的交替變化可 6 1291745 完成:而且其對應的高電阻值與低電阻值之間的差異性可高達 個數量級。 域體中硫屬材料隨溫度而改變的結構係經由加熱電極的 電―姆加熱效應來決定，其中加熱電極鄰接於硫屬材料的本 體，加熱電齡要使用較高雜的導紐料’且藉由降低加^ 積可增加驗贿，因何提高加熱效率 亚降低麵作電流。相變化元件的操作主要是藉由兩種不同的電流 ，波把加至疋件上’使得元件由於歐姆加熱的效應，導致局部區 不同的溫度變麵發生非晶與結晶態的結構改變，此即分別 =的重置與_作’最終的權謝細取這兩種 狀悲的電阻差齡達到記憶的效果。 、又而。自知的相變化記憶體陣列的記憶胞設計係採用 1的木構gp相變化記憶元件與控制電晶體的串接組合，其中 相變=記憶元件乃堆疊於電晶_上方並與電晶體之錄連接， 且相變化輯元件的製程可祕於财的c聰標準製程，其主 =後段製程中加人。相變化記憶元件所串接的電晶體除了可作 選取控制之外，任何相變化記憶元件操作時所需 、二流亦會流經此電晶體，因此，此電晶體的大小必須足夠承受 目變化元件的操作電流，此也將蚊相變化記,_單元記憶胞的 面積。 =斤以’有效地降低相變化記憶元件的操作電流才能有效地增 相文化哉體的密度，這也將成為相變化記憶體技術發展的最 1291745 大挑戰。 再者目如相、臭化單元§己憶胞的面積主要受限於 控制電晶體的面積，因此為了增加相變化記憶體的密度，即必須 降低操作電流以縮小M〇SFET㈣元件的大小。藉由提高電極的 加熱效衬請傭作電流，碰提高電極加熱鱗的方式大致 $二：一者為縮小加熱電極與相變化材質的接觸面積，如此可提 高電流密度；另-者則可採職高電阻率的加熱電極材料，以進 一步地增加歐姆加熱的效率。 舉例來說，在細㈣A_體·研討會（々寧咖_ VLSI Technol〇glc 2〇〇3 )所發表之相變化記憶體技術中即揭露一種 使用邊緣接觸式製程方法卿成之相變化記憶體，此相變化記憶 ^與加熱雜的接觸面積可透撕沈_加熱電極層厚度來制 抆制，此相較於傳統架構的接觸面積需受限於微影製程能力的限 制，其對於接觸面積的縮小可以獲得極大的的突破。 、然而，所揭露的相變化記憶體中其加熱電極係位於溝渠侧壁 的夾層中’係會造成機化材料在_與觀侧上的困難，且 w導致均勻性及可罪性問題。再者，此相變化記憶體中較高電 =的加熱電極的電赫徑極長，且相變化材料在元件中所涵蓋 圍過大，當電流由側向加熱電極流至上電極時，即會造成較 多的功率損耗。 另外，在2005年5月15日美國專利第6,867,4255中亦揭露 —種側向式相變化記憶體及其製造方法，係在基板上形成電極材 1291745 i斗彻此_化之後的電極來作為相變化材料上 觸面尹、二0電極’其好處是可糾側向式接觸來縮小電極接 =面積，低操作電流，且藉由兩個電極間距的縮電= 材料的路徑，進而降低元件操作時的功率^ 用二力^增加相材料的加熱效率，在姆化記龍中所採 =!:ΤΓ需具有較高的電阻率，而在設^ 成額外的功率消^作導線丄將會使得元件的寄生電阻增加而造 ^ 、、'。再者，當兩電極之間距逐漸降低後，會造成 料的上的困難’進而導致侧向接觸電極與相變化材 ,接觸不良’易造成元件均勻性與可靠度方面的問題。 據此，亟待提供一種具有接觸面積小、低操作電流、低消 功率的相變化記憶體，其可克服習知技術之缺失。 【發明内容】 +鑒於m關題，本發縣要提供—觀雜電極側接式相 =化此體及其製造方法，係於相變化記憶體之下電極處加入間 隙土電極來作為加熱電㈣提高加熱效率並降低導線的寄生電 並藉由間_電極與相變化記憶體_向接觸來縮小接觸面 % ’因而可減少相變化記憶體賴作電流及功率消耗 。此外，藉 由此間隙壁電極的加人，亦可促進相變化材料的填職力並改善 其與加熱電極的界面接觸特性。 ϋ 本發明所揭露之間隙壁電極侧接式相變化記憶體之製造方 法，包含有下列步驟：形成第一絕緣介電層；形成第一非相變化 1291745 =料層於第-絕緣介電層上方，其中第—非相變化材料層包 牙第-非相變化材料層之通道；形成第二非相變化材料層於第二 非相變化材料層之通道的兩側壁’此第二非相變化材^的電阻 率大於第-非相變化材料層的電阻率；形成相變化材料層於第二 •非相變化材料層之間；形成第二絕緣介電層於第—非^化_ 層、第二非相變化材料層與相變化材料層上方，此第二絕緣介電 •層包含貫穿第二絕緣介電層之通道；及形成電性插塞於第二絶緣 馨 介電層之通道。 、 另外，本發明所揭露另一種間隙壁電極側接式相變化記憶體 之製造方法，包含有下列步驟··形成半導體元件；形成絕緣介電 層於半導體元件上方，且絕緣介電層包含貫穿絕緣介電層之數個 金屬拴塞，形成該接地接墊與該電性接墊於該等金屬拴塞上方； 形成第-絕緣介電層於接地接墊、電性接墊及絕緣介電層上方， 此第-絕緣介電層包含連接電性接塾，並貫穿第—絕緣^電層之 ❿金屬拴塞，形成第一非相變化材料層於第一絕緣介電層上方，此 第一非相變化材料層包含貫穿第一非相變化材料層之通道；形成 第二非相變化材料層於第一非相變化材料層之通道的兩側壁，其 中第二非機化材料層的電畔大於第—非相變化材料層的電阻 率；形成相變化材料層於第二非相變化材料層之間；形成第二絕 緣介電層於第一非相變化材料層、第二非相變化材料層與相變化 材料層上方，此第二絕緣介電層包含貫穿第二絕緣介電層之通 道；及形成接觸插塞於第二絕緣介電層之通道。 1291745 第-揭露之間隙壁電極側接式相變化記憶體，包括有： 相變二第變化材料層、第二非相變化材料層、 ”9、红絕緣介電層及電性插塞。第-非相變化材料 =ΓΓ絕緣介電層上方’且包含貫穿第-非相變化材料層 道:二ΓΓ變化材料層係形成於第—非相變化材料層的通 化材:的 第二非相變化材料層的㈣ ======咖，第二絕緣介 UU&u^ 第一非相變化材料層與相變化 卿狀Γ且包含貫穿第二絕緣介電層之通道。最後，電性插 土幵/成於第一絕緣介電層之通道。 體η卜古本發明所揭露另一種間隙壁電極側接式相變化記憶 2有·+導體元件、絕緣介電材料層、接地接塾、電性接 芦絕緣介電層、第一非相變化材料層、第二非相變化材料 =相交化材料層第二絕、緣介電層及電性插塞。絕緣介電材料 成rt導體元件上方，且包含有貫穿絕緣介電層之數個金 屬&塞。接地熟與紐接墊分猶接至金胁塞。第-絕緣介 電層形成於絕緣介電材料層、接地接墊及電性缝上方上方，且 包含連接電性接塾且貫穿第一絕緣介電層之金屬拾塞。第一非相 變化材料層形成於第-絕緣介電層上方，且包含貫穿第一非相變 化材料層之通道，第二非相變化材料層形成於第—非相變化材料 θ的1^(之兩侧壁’其中第二非相變化材料層的電阻率大於第一 1291745 非相變化材料層的電阻率。 材料層上方，且包含貫㈣％、第一非相變化材料層與相變化 塞形成於第高物=物㈣㈣後，電性插 内容rm齡μ詳細敘縣㈣之詳㈣粮以及優點，其 rtrr相_藝者了解本㈣之技術魄並據以實 施，且根據本說明書所揭露之内容、申請專利範圍及 =r可輕—綱-的及：，任何 習知的相變化雜财，料區域與域 堆疊，相變化材料層4〇平行於基材表面，一個 斑相變化材料芦40 Γ 積來決定導電區域 平行於基材。通道的最小尺寸（亦即最小接觸岭）主m面 =決定’而通道的面積將決定垂直流進相變化材料層40的操 〜爪’亦即決定用於設定或是重置相變化材質的電流量，因此 習知的作法其相變化記憶體的操作電流主要受限於微影製程的能 力。然而’本發明之相變化記憶體，係於相變化記憶體之導電區 域處加入_壁電極’用以提高加熱效率同時_側向式的加熱 電極接觸來縮小相變化記賴的雜接觸面積，細可減少相變 化記憶體的操作電流與消耗功率，因此本發明之相變化記^體二 12 1291745 =面積可藉由的沈積厚度來控制，並不受祕微影製程的 本發明提供之間隙㈣極側接式相變化記憶體及发 目變化記憶體本身及相變化㈣體與電晶體（例如 及BJT等）位於相同的基材上加以說明，且 用祕他型式_體。____及與電= 或疋其他控制元件有關的記憶體單元而言。 一 參閱「第1A圖」、「第1B圖」、「第lc圖」、「第m圖」、「第 :圖二及「第1F圖」為本發明提供之第一實施例之間隙壁電極 側接式相變化記賴及鄕造方法㈣相。首先，以習 CVD或PVD製程進行沉積氧化石夕材質（氧化石夕材質可由電聚輔 助亂相沉積法來形成），以形成具有氧切射的第—絕緣介電層 10，如「第1A圖」所示。

月丨J述之第-絕緣介電層10亦可為各種介電材質，包含有 PECVD . PETEOS，BPTEOS ^ BTEOS . PTEOS ^ TEOS ^ PEOX 等製私所形成的氧切材質、低介電常數材質以及摻雜氟的玻璃 材料（例如FSG)。 接著’沉積導紐料於第―絕緣介電層lG的上方，例如銅 (Cu)、|呂（A1)、麵（Pt)或金（Au)等等，形成第一非相變化 材料層20 ’再以微影侧製程於第一非相變化材制形成貫 穿的通道，如「第1B圖」所示。 接下來，沉積高電阻率的導電材料於第—非滅化材料層2〇 13 1291745 之通道間的表面，例如鈦（Ti)、鎢（w)、氮化鈦（丁iN)、氮化 在旦（TaN)、鈦鎢（TiW)、鈦銘（TiAl)、氮化嫣鈦（TiWN)、氮 化銘鈦（TiA1N)、多晶矽（P〇ly-Si)、碳（C)、碳化矽（SiC)、 钽（Ta)、TaSiOx、TaW、TiANx、GeN 或 TaO 等，再以習知的乾 蝕刻或是濕蝕刻進行回蝕刻（Etching_back)製程及控制回蝕刻的 時間，形成等同第一非相變化材料層2〇高度，且連接於第一非相 、交化材料層20的通道之兩側壁的第二非相變化材料層3〇，如「第 1C圖」所示。 其中，前述的第一非相變化材料層20與第二非相變化材料 層30可是-層或是多層的非相變化材料層，且第一非相變化材料 層20之導電材料與第二非相變化材料層3〇之導電材料的選擇乃 以第二非相變化材料層3G之導電材料的電阻率大於第一非相變 化材料層20之導電材料的電阻率為原則。 由於習知相變化記憶體的導電區域均具有較高電阻值，所以 在導電區域巾會產生大量的寄生餘，林發騎提供之相變化 記憶體係採用低電阻率的第一非相變化材料層2〇結合高電阻率 的第二非相變化材料層3G來作為導電區域（亦同習知的導電區 域），故可降低導電區域觸寄生植，進叫低機化記憶_ 外的功率損耗。此外，本發明中所形成之第二非相變化材料層3〇 的間隙壁之後’對於後續的機化材料_鍍沈積可提供較大的 到達角度（arriving angle)，因此可促進相變化材料的填洞能力並 改善其與第二非相變化材料層30的界面接觸特性。

(I 14 1291745 之後在沉積相變化材料，以覆蓋第一非相變化材料層2〇、第 -料目文化材料層3G及第_非相變化材料層2()的通道，然後利 用白知的乾飯刻或是濕則進行回姓刻製程及控制回钕刻的時 間’使知相舰材料形成等同第二非相變化材料層3〇冑度，且於 第非相、II化材料層3〇之間的相變化材料層4〇，如「第圖」 所不。再者’相變化材料層40亦可以化學機械研磨（Chemical

Mechanical Polishing ’ CMP)技術，來形成前述之相變化材料層 • 40 ° 刚述相變化材料包括有VI族元素的合金，例如錄化錄 (GaSb)坤化銦（InSb)、石西化銦（!♦)、碌化錄⑽2阳）、 碲化鍺（GeTe)、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、 AglnSbTe、（GeSn) SbTe、GeSb (SeTe)、Te81Ge15Sb2S2 或是其他 的一元化合金、二元化合金及四元化合金。 於第1C圖」及「第1D圖」所示，前述第二非相變化材料 φ層30即疋增加間隙壁電極，並將相變化材料層40形成等高第二 =相艾化材料層’且包含在第二非相變化材料層之間，因此，可 縮J電極與相父化材料層4〇的接觸區域，所以能減少相變化記情 體的操作電流與消耗功率。 〜 再者4知相隻化冗憶體的接觸面積區域係利用微景多製程來 =定接觸面親_財，林發衡翻之蝴化記憶體係以 弟-非相變化材料層30 (亦是間隙壁電極）作為與相變化材料声 4〇的接觸面積，故與相變化材料層4〇的接觸面積尺寸是不受^ d 15 1291745 於習知微影製程能力。 然後，再沉積氧化石夕材質於於第一非相變化材料層2〇、第二 非相變化材料層30與相變化材料層40上方，以形成且有氧化石夕 材質的第二絕緣介電層50，再以微影蝕刻製程於第二絕緣介電層 5〇形成貫穿的通道，如「第1E圖」所示。 最後’再藉由沉積及微影姓刻製程來形成一個電性插塞6〇 • 於第一絕緣介電層50之通道’以完成本發明提供之間隙壁電極侧 泰 接式相變化記憶體’如「第1F圖」所示。

其中，電性插塞60可與電流驅動電路(例如M〇SFET及BJT 荨）來形成電性接觸，且第二絕緣介電層50材質可與前述第一絕 緣介電層10的材質相同，亦可不同。 因此，本發明亦提供之相變化記憶體及該相變化記憶體與電 晶體（例如MOSFET及BJT等）位於相同的基材上來加以說明。 參閱「第2A圖」、「第2B圖」、「第2C圖」、「第2D圖」、「第 φ 2E圖」、「第2F圖」、「第2G圖」、「第2H圖」及「第η圖」為 本發明提供之第二實施例之間隙壁電極側接式相變化記憶體及其 製造方法的剖示圖。 首先，如「第2Α圖」所示係透過IC製程技術形成的半導體 疋件100,此半導體元件1〇〇可為金氧半場效電晶體（胞⑽硫

Semiconductor Field Effect Transistor，MOSFET)或是雙載子接面 電晶體(Bipolar Junction Transistor，BJT)，且金氧半場效電晶體包 括有閘極、源極及汲極，雙載子接面電晶體包括有基極、集極及 16 1291745 射極。此第二實施例係以本發明提供之相變化記憶體與金氧半場 效電晶體位於相同的基材上加以說明。 如「第2B圖」所示，以習知的CVD或PVD製程進行沉積 氧化矽或氮化矽等介電質於MOSFET上方，形成絕緣介電層，且 在幵y成絕緣；I電層80之後，進行圖案化餘刻，以將絕緣介電層 80形成通道，再填人（習知沉積製程）導電材質（例如銅（〇〇、 • 鋁（A1)、鉑（Pt)及金（Au)等等）於絕緣介電層8〇之通道， • 來形成兩個金屬拴塞81。兩個金屬拴塞81分別電性連接]^081^丁 中的摻雜區ιοί，亦即是形成]^1〇817£：1的汲極與源極。 接下來，如「第2C圖」所示，再使用習知沉積與微影餘刻 製程在絕緣介電層80的金屬拾塞81上方形成接地接墊％與電性 接墊90。其中接地接墊85係形成於M〇SFET的源極，而電性接 墊90係形成於MOSFET的汲極。 之後，如帛2D圖」所示係沉積氧化石夕或氮化石夕等介電質 於絕緣介電層80、接地接墊85及電性接塾9〇上方，形成第一絕 緣介電層10，且於形成第一絕緣介電層1〇之後，將位於電性接 墊90處的第-絕緣介電層10進行圖案化侧製程以形成通道， 再以導電材質（例如銅（Cu)、紹㈤、銘（pt)或金等 等）填入第-絕緣介電層H)之通道中，來形成貫穿第—絕緣介電 層10之金屬拴塞11。 接著，如「第2E圖」所示，再沉積導電材料於第一絕緣介 電層10的上方’且覆蓋第-絕緣介電層10之金屬拾塞u，形成 1291745 弟非相、吏化材料層20。導電材料例如銅（cu)、銘（Al)、翻（pt) 或金（All)等等，再以微影蝕刻製程於第一非相變化材料層 形成貫穿的通道。 然而，於「第2E圖」後，其形成的步驟及方法均相同於第 -實施例，例如「第2F圖」相同於「第lc圖」均使用沉積較高 電阻率的導電材料，再透過微影侧製絲形成與相變化材料層 .40接觸面積小的第二非相變化材料層30 (亦是加熱電極）。 • 而第二非相變化材料層3〇的材料包含有鈦（Ti)、鎢（w)、 氮化鈦（TlN)、氮化钽（TaN)、鈦鎢（TiW)、鈦鋁（TiAl)、氮 化嫣鈦（TiWN)、氮化銘鈦（TiAIN)、多晶石夕（p〇iy_si)、碳（c)、 碳化石夕（Sic)、纽（Ta)、TaSi0x、TaW、TiANx、GeN 或 Ta〇 等。 如「第2G圖」對應於「第ID圖」均沉積相變化材料，藉 由利用習知的乾蝕刻或是濕蝕刻進行回蝕刻（Etchback)步驟， 或以化學機械研磨（Chemical Mechanical Polishing，CMP)方法 ^ 來形成相變化材料層40。 如「第2H圖」對應於「第ιέ圖」係使用沉積及微影蝕刻製 程形成第二絕緣介電層50與包含貫穿第二絕緣介電層5〇的通 道。而「第21圖」對應於「第1F圖」係於第二絕緣介電層5〇之 通道形成一個電性插塞60。 前述沉積製程並不限定於化學氣相沉積（CVD)法與物理氣 相沉積（PVD)法，亦可使用熱蒸鍍及濺鍍、低壓化學氣相沉積 (LPC VD )法、電漿輔助化學氣相沉積(pEC VD )法、原子層（ALD ) 1291745 /儿積法及原子層化學氣相沉積（ALCVD)法等等。 對於固定的電流而言，電極與相變化材料層4〇的表面接觸 面積越小越谷易對相變化材質加熱，使得相變化材料層牝進行 才I:化反應亦即由結晶態轉換為非結晶態。所以，本發明提供 之間隙壁電極侧接式相變化記憶體主要是於第_非相變化材料層 之通道處增加間隙㈣極，亦是第二非相變化材料層；且相變二 材料層40形成於第二非相變化材料層之間，因此，縮小與相變化 材料層4〇的接觸區域。再者，間隙壁電極的最大寬度與厚度可透 4〇 寸疋不党限於習知微影製程能力。 相變之相變化記觸採_阻率的第一非 相文化材 20結合㈣阻率的間隙㈣極，故可降 内的2電阻’故1i減少相變化記憶體的操作電流與消耗功率。— 笋明。之實關減如上，财麟用以限定本 =:=:精神和範圍内，所為之更_飾，均 料月之專利保濩靶圍。關於本發明所 所附之申請專利範圍。 &之保4耗圍續參考 【圖式簡單說明】 第1Α圖、第1Β圖、第lc圖、第

圖為本發明之篦與#為, 圖、第1E圖及第iF U之第一貝細例之間隙壁電 製造方法的剖示圖；及 、邳夂化记，k、體及其

第則、第㈣、第冗圓、第功圖、第㈣、第2F 19 1291745 圖、第2G圖、第2H圖及第21圖為本發明之第二實施例之間隙 壁電極側接式相變化記憶體及其製造方法的剖示圖。 【主要元件符號說明】 10 11 20 30 40 50 60 80 81 第一絕緣介電層 第一絕緣介電層之金屬拾塞 第一非相變化材料層 第二非相變化材料層 相變化材料層 第二絕緣介電層 電性插塞 絕緣介電層 絕緣介電層之金屬拴塞 85 接地接墊 90 100

電性接端 金氧半場效電晶體 掺雜區

Claims (1)

1291745 十、申請專利範圍： 1· 一種間隙壁電極侧接式相變化記憶體之製造方法，包含有下列 步驟： 形成一第一絕緣介電層； 形成一第一非相變化材料層於該第一絕緣介電層上方，該 第一非相變化材料層包含貫穿該第一非相變化材料層之一通 道； 9 形成複數個第二非相變化材料層於該第一非相變化材料 層之該通道的兩側壁，其中該第二非相變化材料層的電阻率大 於該第一非相變化材料層的電阻率； 形成一相變化材料層於該等第二非相變化材料層之間； 形成一第二絕緣介電層於該第一非相變化材料層、該第二 非相變化材料層與該相變化材料層上方，該第二絕緣介電層包 含貫穿該第二絕緣介電層之一通道；及 形成一電性插塞於該第二絕緣介電層之該通道。 2·如申請專利範圍第丨項所述之製造方法，其中該第一非相變化 材料層之材料係選自銅（〇〇、鋁（A1)、鉑（Pt)及金（Au) 組成的群組。 3·如申請專利範圍第1項所述之製造方法，其中該第二非相變化 材料層之材料包含有鈦（Ti)、鎢（W)、氮化鈦（TiN)、氮化 鋰（TaN)、鈦鶴（TiW)、鈦銘（TiAl)、氮化鎢鈦⑺觀）、 氮化銘鈦（ΤιΑΙΝ)、多晶矽（p〇iy-Si)、碳（C )、石炭化矽（SiC )、 21 1291745 纽（Ta)、TaSiOx、TaW、TiANx、GeN 或 TaO。 4· 一種間隙壁電極側接式相變化記憶體之製造方法，包含有下列 步驟： 形成一半導體元件； 形成一絕緣介電層於該半導體元件上方，且該絕緣介電層 包含貝牙该絕緣介電層之複數個金屬栓塞； 形成一接地接墊與一電性接墊於該等金屬拴塞上方； 形成一第一絕緣介電層於該接地接墊、該電性接墊及該絕 緣”電層上方，且包含連接該金屬拴塞，並貫穿該第一絕緣介 電層之該金屬拴塞； ^形成一第一非相變化材料層於該第一絕緣介電層上方，該 ^非相變化材料層包含貫穿該第—非相變化材料層之一= 形成複數個第二非機化材料層於該第—非相變化材料

通道的兩㈣’其中該第二非相變化材料層的電阻率大 於邊弟一非相變化材料層的電阻率； 形成-相變化材料層於該等第二非相變化材料層之間· *形成-第二絕緣介電層於該第—非相變化材料層^ 料層與該相變化材料層上方，該第二絕緣介電層 貝牙4第二絕緣介電層之一通道；及 形成—接觸插塞於該第二絕緣介電層之該通道。 如申請專利第4項所述之製造方法，射該轉體元件係 22 1291745 為金氧半％ 效電晶體（Metai-Oxid^emiconductor Field Effect Transistor，MOSFET)。 6·如申睛專利範圍第4項所述之製造方法，其中該半導體元件係 為一雙載子接面電晶體（bip〇iarjuncti〇ntransist〇r，bjT)。 7·如申清專利範圍第4項所述之製造方法，其中該第一非相變化 材料層之材料係選自銅（Cu)、铭（A1)、翻（pt)及金（Au) 組成之群組。 8·如申睛專利範圍第4項所述之製造方法，其中該第二非相變化 材料層之材料包含有鈦（Ti)、鶴（w)、氮化鈦（頂）、氮化 组（TaN)、鈦嫣（TiW)、鈦銘（ΉΑ1)、氮化鶴欽（丁讓）、 氮化鋁鈦（TiAIN)、多晶矽（P〇ly_si)、碳（c )、碳化矽（sic)、 组（Ta)、TaSiOx、TaW、TiANx、GeN 或 TaO。 9· 一種間侧壁電極側接式相變化記憶體，包括有： 一第一絕緣介電層； 一第一非相變化材料層，係形成於該第一絕緣介電層上 方，且包含貫穿該第一非相變化材料層之一通道； 複數個第二非相變化材料層，係形成於該第一非相變化材 料層之該通道的兩側壁，其中該第二非相變化材料層的電阻率 大於該第一非相變化材料層的電阻率； 一相變化材料層，係形成於該等第二非相變化材料層之 間； 一第二絕緣介電層，係形成於該第一非相變化材料層、第

23 1291745 二非相變化材料層與該相變化材料層上方，且包含貫穿該第二 絕緣介電層之一通道；及 一電性插塞，係形成於該第二絕緣介電層之該通道。 i〇·如申請專利範圍第9項所述之相變化記憶體，其中該第一非相 、文化材料層之材料係選自銅（Cu)、鋁（A1)、鉑（pt)及金（Au) 組成的群組。 ,11 ·如_明專利範圍第9項所述之相變化記憶體，其巾該第二非相 • Μ化材料層之材料包含有鈦（Ti)、鎮（W)、氮化鈦（顶）、 氮化组（TaN )、鈦鱗（Tiw )、鈦銘（TiAl)、氮化鶴鈦（TiWN )、 氮化銘鈦（TiA1N)、多晶石夕（P〇iy-si)、碳（c)、碳化石夕（sic)、 组（Ta)、TaSiOx、TaW、ΉΑΝχ、GeN 或 Ta〇。 12· -種間隙壁電極側接式相變化記憶體，包括有： 一半導體元件； 一絕緣介電材料層，係形成於該半導體元件上方，且包含 φ 有貝牙该絕緣介電層之複數個金屬栓塞； 一接地接墊與一電性接墊，分別連接該金屬拴塞； 一第一絕緣介電層，係形成於該絕緣介電材料層、該接地 接墊及該電性接塾上方，且包含連接該電性接塾且貫穿該第一 絕緣介電層之該金屬拾塞； 一第一非相變化材料層，係形成於該第一絕緣介電層上 方，且包含貫穿該第一非相變化材料層之一通道； 複數個第二非相變化材料層，係形成於該第一非相變化材 24 1291745 料層之該通道的兩侧壁，其中該第二非相變化材料層的電阻率 大於該第一非相變化材料層的電阻率； μ 門-相變化材料層，係形成於該等第二非相變化材料層之 一第二絕緣介電層，係形成於該第一非相變化材料層、第 二非相變化材料層與該相變化材料層上方，且包含貫穿該第二 . 絕緣介電層之一通道；及 擊 一電性插塞，係形成於該第二絕緣介電層之該通道。 13·如申請專利範圍第12項所述之相變化記憶體，其該該半導體 元件係可為一金氧半場效電晶體（Metai 〇xi(je semic〇n(juct〇r Field Effect Transistor，MOSFET)。 14·如申請專利範圍第12項所述之相變化記憶體，其中該半導體 元件係可為一雙載子接面電晶體（Bipolar Junction Transistor， BJT)〇 φ l5·如申請專利範圍第12項所述之相變化記憶體，其中該第一非 相變化材料層之材料係選自銅（Cu)、鋁（A1)、鉑（Pt)及金 (Au)組成的群組。 16·如申請專利範圍第12項所述之相變化記憶體，其中該第二非 相變化材料層之材料包含有鈦（Ή)、鎢（W)、氮化鈦（TiN)、 氮化组（TaN)、鈦鎢（TiW)、鈦鋁（TiAl)、氮化鎢鈦（TiWN)、 氮化鋁鈦（TiAIN)、多晶矽（p〇ly-Si)、碳（C )、碳化矽（SiC )、 钽（Ta)、TaSiOx、TaW、TiANx、GeN 或 TaO。 25