TWI289315B - Storage apparatus and semiconductor apparatus - Google Patents

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1289315 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種儲存裝置與一種半導體裝置。更明確 地說，本發明係關於一種儲存裝置與一種半導體裝置，兩 者由複數個記憶裝置所組成，每個記憶裝置均使用一儲存 元件用以根據一電阻狀態來儲存且保留資訊。 【先前技術】 於資訊設備中，如電腦，均普遍使用高運轉速度的高密 度DRAM(動態隨機存取記憶體）作為一隨機存取記憶體。 不過，因為DRAM為揮發性記憶體，當關閉電源時便會 遺失資訊；所以，非揮發性記憶體比較受到歡迎，其可於 關閉電源之後繼續保留資訊。 就被視為具前瞻性的非揮發性記憶體而言，已經有人提 出FeRAM(鐵電式隨機存取記憶體）、MRAM(磁阻式隨機存 取記憶體）、相變式記憶體、以及阻變式記憶體（如PMC(可 程式金屬化單元）與rrAM)。 上述記憶體不必供電便可保留被寫入之資訊一段很長的 時間。再者，咸認為，於上述記憶體的情況中，它們的非 揮發性使得無須進行再新操作且降低電力消耗。 办另外，阻變式非揮發性記憶體（如卩…^與rram)具有相 I單的構，其中用來作為儲存層以儲存與保留資訊的 1料具有可藉由施加電壓或電流來改變阻值的特性，而且 提^兩個電極將該儲存層夾置其間，並且會施加一電壓或 電机給該兩個電極。因此，可輕易地微型化該儲存元件。 103230.doc 1289315 於PMC的結構中，一含有一預定金屬的離子導體會被夾 放於該等兩個電極之間，且進一步，PMC利用下面特性： 當該離子導體中内含的金屬被包含於該兩個電極任一者中 且於該等兩個電極間施加一電壓時，該離子導體的電特性 (如電阻或電容）便會改變。 更明確地說，該離子導體係由硫族化合物與金屬所組成 的固體溶液（例如非晶Ges或非晶Gese)，而該等兩個電極 中任一者則含有Ag、Cu、或Zn(例如，參考專利文件1)。 • 就RRAM的構造而言，舉例來說，已經有人提出一種構 造，於兩個電極間夾放一多晶PrCaMn〇3薄膜且藉由施加 電壓脈衝或電流脈衝來大幅改變作為記錄膜的PrCaMn〇3 ^ 的阻值（例如，參考非專利文件0。此外，於資訊記錄（寫 ― 入）時間及抹除時間中，會施加不同極性的電壓脈衝。 再者，就RRAM的另一種構造而言，舉例來說，已經有 人提出一種構造，其中會於兩個電極間夾放一具有小量Cr 鲁 #雜的SrZr03(單晶或多晶）’且藉由讓電流從該些電極中 流出來改變-記錄膜的電阻（例如，參考非專利文件2)。 於此非專利文件2中_示出該儲存層的Ι-ν特徵，且記錄 與抹除的臨界電壓為±5 V。於此構造中，施加電Μ脈衝亦 會致動記錄與抹除。必要的脈衝為±ιι ν且電壓脈衝 寬度為2咖。再者’會致動高速記錄與抹除，且經證實可 於100 ns電壓脈衝寬度處進行握 丁梯作。於此情況中，必要的 脈衝電壓為±5 V。 不過，目前為止，FeRAM报難執行非破壞性讀取，且因 103230.doc 1289315 為其執行破壞性讀取的關係，讀取速度會變慢。再者，因 為跟k讀取或記錄所產生的極性反轉的次數會受限，所以 寫入次數亦會受限。 再者’因為MRAM需要磁場來進行記錄，且流經電線的 電流會產生該磁場，因此記錄時便會需要大量的電流。 再者’相變記憶體係於其中施加相同極性但不同強度的 電壓脈衝來執行記錄的記憶體。因為此相變記憶體會藉由 使用溫度來執行切換，所以便會有易受環境溫度變化影響 的問題。 再者’專利文件1中所述的PMC，非晶GeS或非晶GeSe 的結晶溫度約2〇(TC，且該離子導體的結晶會破壞該等特 i 性。據此，PMC的缺點為無法耐受製造儲存元件之一步驟 ’ 中的尚溫’舉例來說，於形成CVD絕緣膜、保護膜、或類 似元件的步驟中。 另外，因為非專利文件1與非專利文件2所述之rrAM的 _ 構造中所提出的儲存層的材料均為結晶體，所以RRAM的 問題係，必須於約600°C處進行熱處理，所以極難製造出 該等建議材料的單晶體，而因為使用多晶會造成晶粒邊界 影響等，所以便很難進行微型化。 再者，於上述的RRAM中，建議施加一脈衝電壓以進行 資訊記錄與抹除。不過，於所提出的構造中，該儲存層的 阻值會取決於該外加脈衝電壓的脈衝寬度於記錄後被改 變。此記錄後阻值和該記錄之脈衝寬度的相依性間接意謂 著即使反覆施加相同的脈衝依然會改變該阻值。 103230.doc 1289315 舉例來說，於上述的非專利文件1中，經證實於施加具 有相同極性之脈衝的情況中，該記錄後阻值會取決於脈衝 寬度而大幅改變。該阻值的特徵係，於不及5〇旧之短脈衝 寬度的情況中’因記錄所造成的電阻變化率比較低，而於 不少於50 ns之長脈衝寬度的情況中，因為脈衝寬度變長， 所以阻值會反向近似於記錄前的阻值而不會飽和於某一特

l

疋值。再者，於非專利文件1所介紹的記憶體結構的特徵 中’個別儲存層與用於存取控制的MOS電晶體會彼此串 聯’且排列於一陣列之中。此處，經證實當脈衝寬度的變 化範圍介於10 ns至1〇〇 ns内時，該儲存層的阻值於記錄後 便會隨著該脈衝寬度而改變。於更長脈衝寬度的情況中， 違電阻預期會因為該儲存層的特性而再度下降。 換言之，於RRAM中，因為記錄後阻值取決於該脈衝電 壓的強度與脈衝寬度，所以該脈衝電壓強度波動與脈衝寬 度波動均會造成記錄後阻值發生波動。 據此，脈衝寬度短於約100 ns的脈衝電壓因記錄而具有 -低阻變化率，且易於涵蓋在記錄後阻值的波動影響範圍 内。所以，很難執行穩定的記錄。 結果，當於此短脈衝電壓處進行記錄時，便必須於記錄 後執行資訊内容檢查處理（驗證），以確保記錄結果。 舉例來說，於記錄前先執行讀取與檢查一儲存元件（該 館存層的阻值）上所記錄之f訊内容的處理，並且相應於 =等經檢查内容（阻值）及被記錄的内容（阻值）間的關係來 執仃記錄。或者’舉例來說，於記錄後執行讀取與檢查該 103230.doc 1289315 铸存疋件上所記錄之f訊内容的處理，且當經檢查的電阻 不同於預期阻值時，便執行重新記錄，以將該阻值校正至 預期的阻值。 至 上述處理使得記錄所需時間變長，因而使其難以高速來 覆寫資料或進行類似的操作。 擎為解决上述問題，有人提出一種含有一記憶單元的儲存 、置，該記憶單元具有一儲存元件，該儲存元件的特徵為 於兩個終端間施加_不低於臨界電壓的電壓會改變阻值， 且有電路兀件串聯該儲存元件，該電路元件為一負栽， 吞啫存裝置的特徵為當施加於該儲存元件與該電路元件 j個別終端間的電壓不低於一特定電壓(其高於該臨界電 壓）時，^麼在該儲存元件從高阻值狀態變成低阻值狀態 _不順該電壓的強度為何，該記憶單元的該儲存元件 與該電路7L件的組合阻值均會變成一幾乎不變的數值（參 考專利文件2).此儲存裝置可達成穩定記錄且縮短資訊記錄 所需的時間。 [專利文件1]日本專利申請案翻譯第2002_536840號的國 内公開案 [非專利文件 1] W.W. Zhuang等人於 Technical Digest「國 際電子器件會議」，20()2年，第193頁中所發表的「新型龐 磁阻薄膜非揮發性電阻隨機存取記憶體（RRAM)」 [非專利文件 2] A. Beck 等人於 Applied Physics Letters， 2000年，第77卷，第139至141頁中所發表的「針對記憶體 應用於薄氧化物膜中可再現的切換效果 103230.doc -10- 1289315 [專利文件2]日本專利申請案第2004-22121號的說明書 當將一儲存元件從高阻值狀態變成低阻值狀態的操作定 義成寫入而將該儲存元件從低阻值狀態變成高阻值狀態的 操作定義成抹除時，位於專利文件2所述的儲存裝置中實 現寫入與抹除的目的，便必須定義施加至一記憶單元的電 壓範圍，且對該記憶單元施加該預定範圍内的電壓便會於 该儲存裴置中致動該寫入與抹除操作。 【發明内容】 •本發明希望解決上述問題，其需要提供一種儲存裝置與 2導體裝置，用以致動穩定記錄，且能夠縮短資訊記錄所 需的時間’同時達成寫入與抹除的目的。 1 為滿足上述需求，根據本發明一具體執行例的儲存裝置 * 包含各具有一儲存元件的複數個記憶裝置，該儲存元件的 特徵為施加一不低於第一臨限信號的電信號可讓該儲存元 件從高阻值狀態變成低阻值狀態，且施加一不低於第二臨 φ 限信號（其極性不同於第一臨限信號的極性）的電信號可讓 該儲存元件從低阻值狀態變成高阻值狀態，且有一電路元 件串聯該儲存元件，以成為一負載，其中該等記憶裂置: 排列於一矩陣之中，且該等記憶裝置每一者的其中一終端 會被連接至一共同線路，且會於該共同線路上施加一介於 電源供應電位與一接地電位之間的中間電位。 此處’施加至該等記憶裝置每—者的該終端處的政同電 位會被設成該中間電位，其係一預定電位，範圍介於該接 地電位至該電源供應電位之間（不含該接地電位㈣電 103230.doc -11 · 1289315 供應電位），該中間電位會致動該儲存元件的寫入與抹除 操作。 更明確地說，於該中間電位的設定範圍中，施加不低於 該第一臨限信號的電信號至該儲存元件可讓該儲存元件的 阻值從高狀態變成低狀態，從而致動寫入該儲存元件。另 外’於該中間電位的設定範圍中，藉由施加不低於該第一 臨限信號的該電信號，已經變成低阻值狀態的儲存元件可

從低阻值狀態轉變成高阻值狀態，從而致動抹除該儲存元 件。換言之，於該中間電位的設定範圍中，施加不低於該 第一臨限信號的電信號至該儲存元件可讓該儲存元件的阻 值從高狀態變成低狀態，且同時藉由施加不低於該第一臨 限信號的該電信號，已經變成低阻值狀態的儲存元件可從 低阻值狀態轉變成高阻值狀態，從而致動寫入與抹除該儲 存元件。 限1s號的該電信號至該儲 倘若不管施加不低於該第 存元件的話，則藉由施加不低於該第一臨限信號的該電俨 號，已經變成低阻值狀態的儲存元件不能從低阻值=態轉 變成高阻值狀態，從而便無法對已經執行寫入的儲存= 進行抹除。 +70 再者，該儲存元件的建構方式係由—第—電極與一第二 電極來夾置一儲存層，且於該第一 ^ 丄个2 一落第二電極間施 加不低於該第一臨限信號的電信號可讓該儲存元件從”且 值狀態變成低阻值狀態，而於該第—電極與該第二電^間 施加不低於該第二臨限信號的電信號則可讓該儲存元件從 103230.doc -12- 1289315 低阻值狀態變成高阻值狀態。 為滿足上述需求，根據本發明另一具體執行例的半導體 裝置具有-儲存裝置，該儲存裝置包含 的複數個記憶裝置，該儲存元件储存凡件 -FF ^ ^ ^ ^ ^ 特铽為施加一不低於第 阻讓該儲存元件從高阻值狀態變成低 ^值狀,4,且施加-不低於第二臨限信號（其極性不同於 號的極性)的電信號可讓該儲存元件從低阻值 以：a 值狀恶’且有一電路元件串聯該儲存元件， 乂成為一負載，其中該等記憶裝置係排列於一矩陣之中， 憶f置每一者的其中一終端會被連接至-共同線 s於違共同線路上施加—介於電源供應電位與一接 地電位之間的中間電位。 此處，提供該電源供應器構件以施加該中間電位作為該 共同電位給該等記愧裝置每一者的該終端會致動該儲存元 件的寫入與抹除。 ^上述本發明㈣存裝置與半導體裝置中，可執行穩定 、=、S己錄且可縮短記錄該資訊所需的時間，同時可達 成寫入與抹除的目的。 後文將參照附圖中所說明之本發明特定具體執行例，以 詳細說明本發明其他特徵與由此所獲的優點。 【實施方式】 τ文將參考該等圖式來說明本發明的具體執行例，以助 、、瞭解本I $。本具體實施例中，於—記憶單元中使用一 電阻變化型儲存元件（下文中稱記憶元件冰組成一儲存裝 I03230.doc -13 _ 1289315 置。 圖1為套用本發明的儲存裝置的其中一範例中所使用的 記憶元件的電流電壓d_v)變化曲線圖。 、就具有圖1中所示之1_v特徵的記憶元件而言，圖中範例 為儲存元件，其結構係將一儲存層夾放在一第一電極與 第一電極之間（例如一下電極與一上電極），且該儲存層 係由一非晶薄膜（如稀土氧化物膜）所組成。 於此§己憶元件中’阻值的初始狀況為高阻值（例如，μω 或更咼），此狀態係電流難以流動的狀態。不過，當如圖i 所不施加+1·ΐχ [V]或更高的電壓（例如+〇5 v)時，電流便 會快速提高且阻值會降低（例如數個kQ)。該記憶元件會轉 變成具有歐姆特徵的狀態，其中電流會以和該電壓成正比 的方式流過，換言之，阻值呈現定值，且接著即使電壓返 回0 V，該阻值（低阻值）仍然固定。 下文中’此操作為寫入操作，而此狀態則為傳導狀態。 此時的外加電壓為寫入臨界電壓。 接著，將一具有反向極性至寫入時的電壓施加至該記憶 元件，且提高該外加電壓。接著，流經該記憶元件的電流 會於圖1中所示之-1.IX [V](例如-〇·5 V)處快速下降，換言 之，阻值快速提高而變成高阻值，如初始狀況中般（例如1 ΜΩ或更高）。而後，即使電壓返回〇 v，阻值（高阻值）依然 固定。 下文中，此操作為抹除操作，而此狀態則為絕緣狀態。 再者，此時的外加電壓為抹除臨界電壓。 103230.doc -14 - 1289315 依此方式’將正負電壓施加至該記憶元件便可讓該記惊 元件的阻值反向從數個kQ變成約1 ΜΩ。再者，當該電壓 未被施加至該記憶元件時，換言之，當電壓為〇 V時，可 月b產生傳導與與絕緣兩種狀態，而該些狀態分別對應於資 料1與資料〇且各被儲存成一位元資料。 、 圖1中’該外加電壓的範圍從-2X至+2X。即使該外加電 壓高出此範圍，則在套用本發明的儲存裝置的其中一範例 所使用的記憶元件中的阻值便很難改變。 圖2為用於解釋套用本發明的儲存裝置的其中一範例中 所使用的s己憶單元的電路圖。此處所示的記憶單元c的結 構係將一 MOS電晶體丁串聯至一記憶元件八。從而，該 MOS電晶體不僅當作一切換元件來選擇一被存取的記憶元 件，還可於稍後說明的寫入操作時當作該記憶元件的負 載。 、 再者，其構造為，於該記憶元件中位於和連接至該M〇s 電晶體之終端的相反侧上的終端上施加一終端電壓¥1，且 於該MOS電晶體中位於和連接至該記憶元件之終端的相反 側上的一終端（舉例如源極侧上的終端）上施加一終端電壓 V2，且於该MOS電晶體的閘極上施加一閘極電壓Vgs。 藉由於構成該記憶單元的該記憶元件與該％〇8電晶體的 個別終端上施加終端電壓¥1與又2，便會於該等兩個終端 間產生一電位差V(=| V2-V1丨）。 吾人希望於對該記憶元件進行寫入時的阻值會等於該 MOS電晶體的開啟電阻或更高。此仙為該記憶元件於開 103230.doc -15- 1289315 始寫入時的阻值為低阻值，施加於該等終端間的大部份電 位差均被施加至該M0S電晶體，因此會損失電力且該外加 電堡無法有效用來改變該記憶^件的電阻。不過，根據本 亡體執行例’因為該記憶元件於開始寫入時的阻值非常 兩’所以大部份電壓均會被施加至該記憶元件，所以便不 會出現上述問題。

此處，有兩種以該記憶元件與該咖電晶體的極性為主 的記憶裝置結構被視為圖2A與圖2B中所示者。 圖2中的該等記憶裝置的每—箭頭表示的係、其極性，且 顯示出’當依該箭頭方向來施加__電壓時，該記憶元件便 會從絕緣狀態改變成傳導狀態，也就是，會執行寫入操 圖3至6為用於解釋套用本發明之储存裝置的其中一範例 的電路圖。此處所示的記憶體陣列各係藉由將圖2中所示 的該等記憶裝置排列於—矩陣中而形成者。依據該記憶元 件與MOS電晶體的極性關係及該記憶元件與該胸電晶體 的排列方式，可探討圖3、4、S A α - m 4 5以及6中所不的四種記憶體 陣列結構.。 此處，因為圖3至6中操作該等記憶體陣列的方 所以僅以圖3的電路為範例來說明該方法。 圖3所示的健存裝置的結構係將記憶裝置的㈣）列與 (n+1)行排列成一矩陣’且該等記憶裝置中每一者的結構 均為將該記憶元件的J：中一炊★山、志处^ a 、口 什的具中終知連接至該MQS電晶體的其 中終& (此處為源極），如圖2 A與2B中所示。 103230.doc -16 - 1289315 再者，該等MOS電晶體Τ(ΤΟΟ至Tmn)的閘極會被連接至 一字元線W(W0至Wm)，該等MOS電晶體的另一終端（汲 極）會被連接至一位元線B(B0至Bn)，而該記憶元件的另一 終端則會被連接至一共同線路S。 於如上述結構的健存裝置中，例如可以下面方式來執行 (1)寫入、（2)抹除、以及（3)讀取。 (1)寫入 寫入一記憶單元的方式係將一電源供應電壓Vdd(2.5 ’施加至對應於記錄資訊的記憶單元的字元線上，將一電源 供應電壓Vdd(2.5 V)施加至對應於記錄資訊的記憶單元的 位元線上，且將Vdd/2電壓（1·25 V)施加至該共同線路以便 • 將乂〇1(1/2電壓（1·25 V)施加至該記憶元件，該電壓超過寫入 ， 臨界電壓（0·5 V)，所以該記憶元件便會從高阻值（,1 ΜΩ或 更高）的絕緣狀態變成低阻值（數個kQ)的傳導狀態。 為避免在不要記錄資訊的記憶單元中進行寫入，在對應 _ 於寫入資訊的記憶單元的字元線以外的字元線上會施加〇 V，而在對應於記錄資訊的記憶單元的位元線以外的位元 線上則會施加和該共同線路中相同的電位。 此處，只要於該記憶元件上施加不低於該寫入臨界電壓 的電壓，則施加至該位元線上的電位便無須一直為Vdd。 同樣地’只要於該記憶元件上施加不低於該寫入臨界電壓 的電壓，則施加至該共同線路上的電位便無須一直為 Vdd/2。 (2)删除 103230.doc -17· 1289315 抹除一記憶單元的方式係將Vdd施加至對應於抹除資訊 的δ己憶單元的子元線上，將一接地電位（0 v)施加至對應於 抹除資訊的記憶單元的位元線上，且將vdd/2施加至該共 同線路以便於和寫入相反的方向中將vdd/2施加至該記憶 元件。和寫入不同的係，於抹除的情況中，會將由該記憶 元件之電阻及該MOS電晶體之開啟電阻的分壓所決定的電 壓施加至該記憶元件，該電壓超過抹除臨界電壓（_〇.5 V)，所以會從低阻值（數個kf})的傳導狀態變成高阻值（1 ΜΩ或更高）的絕緣狀態。 為避免在不抹除資訊的記憶單元中進行抹除，在對應於 抹除資訊的記憶單元的字元線以外的字元線上會施加〇 V，而在對應於抹除資訊的記憶單元的位元線以外的位元 線上則會施加和該共同線路中相同的電位。 此處，只#於該記憶元件上施加不低於該抹除臨界電壓 的電壓，則施加至該位元線上的電位便無須_直為接地電 壓。同樣地，只要於該記憶元件上施加不低於該抹除臨界 電壓的電壓，則施加至該共同線路上的電位便無須一直為 Vdd/2。 至此已經說明對-記憶單元執行寫入或抹除以記錄資訊 或抹除資訊的情況，對連接至—條字元線的複數個記憶 裝置來執行寫入或抹除的情況中’當寫入時會對該等位元 線中每-者施加Vdd，而當抹除時則會施加Gv。當未執行 寫入也未執行抹除時’則會施加和該共同線路中相同的電 位至該等位元線中每-者，且會進—步施加Gv至該等記 103230.doc -18- 1289315 憶裝置中每一者： 體執行寫入或抹除 寫入或抹除，於寫 必須相同。 依此方式，便可於必要時對複數個記憶 。因此，為對該等複數個記憶裝置執行 入操作與抹除操作時該共同線路的電位 於僅對該記㈣陣财其中—個記憶單元執行寫入或抹 除的it況巾’則於寫人操作與抹除操作時該制電位便無 須相同1 了於高速以隨機的方式連續執行寫人與抹除， #乂佳的係於寫人操作與抹除操作時該共同線路的電位為 相同。 (3)讀取 碩取该纪憶單7〇的方式係將Vdd施加至對應於讀取資訊 的記憶單元的字元線上，且將Vdd/2+〇 2 V4Vdd/2_〇.2 v 施加至對應於讀取資訊的記憶單元的位元線上，且將 Vdd/2施加至該共同線路。此時，因為於該位元線與該源 極線間施加0·2 V或-0.2 V的電壓，所以既未執行寫入亦未 執行抹除。任何電壓均可被施加於該位元線與該源極線之 間’只要該電壓落在既不會執行寫入亦不會執行抹除的電 壓範圍内即可。 接著，當該位元線進入浮動狀態時（高阻抗狀態），（A)當 該δ己憶7L件處於傳導狀態時，施加至該位疋線的電位會從 Vdd/2±0.2 V變成施加至該源極線的Vdd/2，以及（Β)當該記 憶元件處於絕緣狀態時，施加至該位元線的電位則會保持 Vdd/2±0.2 V。因此，（A)與（B)兩種情況間的電壓差會取決 於一感測放大器，以決定該記憶元件為傳導狀態或絕緣狀 103230.doc -19- 1289315 態。 〇 v會被施加至對應於被讀取之記憶單元的字元線以外 的子元線上，且會將和該共同線路相同的電位施加至對應 於被讀取之記憶單元的位元線以外的位元線上。不過，將 Vdd/2±0.2 V施加至對應於被讀取之記憶單元的位元線以 外的位元線上亦不會有問題。 根據上述的方式可對該記憶單元執行寫入、抹除以及讀 取。接著要說明的係被施加至該共同線路的最佳電位。 首先，從實驗中可以得知，本發明中所使用的記憶元件 於剛寫入之後的電阻並非該元件的唯一值，而係取決於剛 寫入後流入該記憶元件中的電流。圖7為用於解釋在根據 流入該記憶元件中的電流決定剛寫入後該記憶元件的電阻 現象的概念的電路圖，其中該記憶元件與一負載電阻串聯 連接。該記憶元件處於絕緣狀態，也就是，處於阻值為i ΜΩ或更高的狀態中。 當於圖7的寫入方向中將〇·5 v的寫入臨界電壓施加於兩 個終端X、Y之間時，該記憶元件的阻值遠高於與其串聯 連接的負載阻值，因此，將〇·5 V的電壓施加至該記憶元 件中，使得該記憶元件從絕緣狀態轉換成傳導狀態。 另外，從實驗中得知，不論與其串聯連接的負載阻值為 何，於剛寫入後介於該記憶元件之兩個終端間的電壓均為 恆定（例如約0·2 V)。所以，Π]當該負載阻值為i 時，便 會有（0.5 V_0.2 V)/l kQ = 〇·3 mA電流流通，且該記憶元件 的阻值為0.2 V/0.3 mA = 〇·67 kQ ;及[2]當該負載阻值為10 103230.doc • 20 - 1289315 kQ時’便會有（〇·5 V-0.2 V)/10 kQ = 0.03 mA電流流通，且 該記憶元件的阻值為0.2 V/0.03 mA= 6.7 kQ。 因此’於剛寫入後該記憶元件的阻值會取決於流入該記 憶元件的電流，且經決定的寫入後阻值便不會改變且為恆 定’除非其超過抹除臨界電壓（於和寫入相反的電壓方向 中）。 於抹除的情況中，不會產生上述的現象，不過不論該寫 入阻值為何，絕緣阻值則會從數十個變成1 ΜΩ或更 南0 遵循前述，現在將以一特定範例來說明被施加至該共同 線路的最佳電位。 (範例） 圖8為剛寫入該記憶元件之後的阻值與施加至該共同線 路的電位之間的關係圖，其情況為於上述圖3所示之電路 圖的記憶單元中施加2·5 V的閘極電位（施加至該字元線的 電位）且於該位元線與该源極線之間施加〇 · $ V的電位。 圖8顯示，倘若施加至該共同線路的電位為14 v或更高 的話，便會取消寫入。此係因為當施加至該共同線路的電 位長:面時，該MOS電晶體的閘極電位便會相對變低，也就 是，該MOS電晶體的開啟電阻會變高，且該記憶元件剛寫 入後的阻值會變高，因此當施加至該共同線路的電位為 1.4 V或更高時，介於該位元線與該共同線路間的電位便 會低於（MOS電晶體的臨界電壓該記憶元件的寫入臨界 電壓）。 103230.doc -21 - 1289315 圖9為該記憶元件的抹除致動最小阻值與施加至丘 路的電位之間的關係圖，其情況為於上述圖3所示：電路 圖的記憶單元中施加2.5 v的閘極電位以及〇 V的位元電位 (施加至該位元線的電位）。 此處’施加於該位元線與該共同線路間的㈣會根據該 電晶體的開啟電阻與該記憶元件的電阻的比例來^ 割’因此’倘若該記憶元件的傳導(寫入)電阻很低的話， 那麼施加至該記憶元件的電壓便會低於該抹除臨界電壓， 從而取消抹除。相反地，當施加至該共同線路的電位提高 時，流入該記憶元件的電流便會提高，且（抹除致動阻 值Μ抹除臨界電壓）/(流入該記憶單元中的電流值），所以 該抹除致動阻值的下限會變低。 倘若施加至該共同線路的電位為〇5 ν或更高的話，那 麼該記憶元件中的電壓便會變成抹除臨界電壓〇5 V或更 低，所以便無法於任何阻值處進行抹除。 圖10為疊加上述圖8與圖9之後所獲得的曲線圖。圖1〇顯 示出， <1>於鉍加至忒共同線路的電位被設在〇·9又至14 ν範圍 内的情況中，寫入會被致動且抹除會被致動， <2>於施加至該共同線路的電位被設在〇·9 ν或更低的情 況中，寫入會被致動但抹除會被取消，因為剛寫入後的阻 值太低，以及 <3>於施加至該共同線路的電位被設在14 ν或更高的情 況中’抹除會被致動但寫入會被取消。 103230.doc -22- 1289315 據此’為操作寫入與抹除兩者’施加至該共同線路的電 位必須設在0.9 V至1.4 V範圍中。 當該記憶元件的阻值較低時，便可取得較大的讀取電 流，因此吾人便希望施加至該纟同線路的電位㉟低越好， 落在0.9 V至1.4 V範圍中。 此處’於套用本發明的儲存裝置中，以下面情況為範例 來作說明，其中-位元係由一刪電晶體與一記憶元件所 組成，而該記憶元件的絕緣狀態係指派為資料〇，而該記 憶元件的傳導狀態則指派為資料1，從而致動儲存一位元 的為料不過，一位元結構並未必由一 MOS電晶體與一記 隐元件、.且纟舉例來s兑，#列在左右邊的兩個電晶體 • 與兩個記憶元件可構成一位元，而左記憶元件處於絕緣狀 ‘ 態及右記憶元件處於傳導狀態的情況可指派為資料〇，左 記憶元件處於傳導狀態及纟記憶元件處於絕緣㈣的情況 則y指派為資料1。再者，左右記憶元件兩者皆處於傳導 • ㈣或皆處於絕緣狀態的情況則禁止。此作法同樣可儲存 一位元資料。 於套用本發明的儲存裝置中，設定以施加一位於最佳範 圍内的電位給該共同線路，也就是，同時滿足致動寫入該 記憶元件的電位條件（本範例中為低於14 V)以及於寫入後 致動攸该記憶元件中進行抹除的電位條件（本範例中為高 於0.9 V)的電位（本範例中為〇9 ¥至14 v)，記憶元件的寫 入與抹除被致動。 再者藉由供應該共同電位（本範例中為介於〇·9 v至1 ·4 103230.doc -23- 1289315 v範圍内的固定電位)至該記憶單元的其中'終 一接地電壓至一電庳雷厭 ， 可於 电原供應電壓的範圍内來執行寫入 除、以及讀取操作。因此，便不需要一升壓電路··’所以^ =簡化該寫入電路與該抹除電路的目的，且可降低功率 再者’每㈣等記憶元件的電極中其中—者均 該等MOS電晶體每一者的源極 接至 有的源桎及極終端，而該等記憶元件 中母一者的另一電極則會於所有該等記憶裝置中互相連 接’其便能夠達到縮小記憶單元面積的目的。 再者’供應該共同電位給該記憶單元的其中一终端，可 避免該共同線路浮動（高阻抗）， 憶體操作。 便了預期穩定的記 熟習此項技術人士應瞭解根據設計需求及其他因素，各 種修正、組合、次組合及變更均屬可出現，只要其等係在 隨附申請專利範圍或其等同者的範疇内。 ’、 本發明含有與於2_年9月29日在日本專利事務所申請 的日本專利申請案第JP20〇4_2845〇〇號有關的内容，本文 以引用的方式將其全部内容併入。 【圖式簡單說明】 ,^為套用本發明的儲存裝置的其中一範例中所使用的 A k π件的電流電壓變化曲線圖，· 圖2A與2B為用於解釋套用太 ㈣套用本發明的錯存裝置的其中一 觀例中所使用的記憶單元的電路圖； 圖3為用於解釋套用本發明的儲存|置的其中一範例的 103230.doc -24- 1289315 電路圖（1); 圖4為用於解釋套用本發明的儲存裝置的其中一範例的 電路圖（2); 圖5為用於解釋套用本發明的儲存裝置的其中一範例的 電路圖（3); 圖6為用於解釋套用本發明的儲存裝置的其中一範例的 電路圖（4); 圖7為用於解釋在根據流入該記憶元件中的電流決定剛 寫入後一記憶元件的電阻現象的概念的電路圖； 圖8為剛寫入該記憶元件之後的阻值與施加至一共同線 路的電位之間的曲線圖； 圖9為該記憶元件之抹除致動最小阻值與施加至一共同 線路的電位之間的曲線圖；以及 圖10為圖8所示之曲線圖與圖9所示之曲線圖疊加一起之 後所獲得的曲線圖。 【主要元件符號說明】 A 記憶元件 B 位元線 C 記憶單元 S 共同線路 T MOS電晶 VI 終端電壓 V2 終端電壓 Vdd 供應電壓 103230.doc -25- 1289315

Vgs w 閘極電壓 字元線

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Claims (1)

1289315 十、申請專利範圍： h 一種儲存裝置，其包括： ^具有-儲存元件的複數個記憶裝置，該儲存元件的 特徵為施加一不低於一第—臨限信號的電信號可讓該儲 件從高阻值狀態變成低阻值狀態，且施加一不低於 —第二臨限信號的電信號可讓該儲存元件從低阻值狀態 變成高阻值狀態，該第二臨限信號的極性不同於該第一 臨限信號的極性，且有_電路元件串聯連接該儲存元 件’以成為一負載； 其中該等記憶裝置係排列於—矩陣之中，且該等記憶 裝置每—者的其巾—終端會被連接至-制線路；以及 其中會將一介於一電源供應電位與一接地電位之間的 中間電位施加至該共同線路。 如μ求項1之儲存裝置’其中該中間電位係設在一範圍 中’於該範圍中’施加不低於該第—臨限信號的該電信 號給該儲存元件可讓該儲存元件的_阻值從高狀態變成 低狀態’且於-制中，藉由施加不低於該第—臨限信 號的該電信號可讓已經變成低阻值狀態的料元件從低 阻值狀態變成高阻值狀態。 3. 如請求項2之儲存裝置，其中該中間電位較佳的係落在 〇·9 V至1.4 V範圍中。 4. 如請求項2或3之館存裝置，其中該中間電位係選為該範 圍中的最低電位。 5. 如清求項1之储存裝晉，並由兮舍土士 ^ 置，、中該儲存兀件的建構方式係 103230.doc 1289315 由一第—電極與-第二電極來夾置—儲存層，且於 =極與該第二電極間施加不低於該第一臨限信號：該 、七號可讓㈣存兀件從高阻值狀態變成低阻值狀態， :於該第一電極與該第二電極間施加不低於該第二臨限 信號的該電信號則可讓該儲在 ^ J哦邊储存兀件從低阻值狀態 阻值狀態。 更风回 6. 如請求項1之儲存裝置，其中嗜 ，、Y忑電k唬為一電壓信號。 /· 一種半導體裝置，直且古 ^ _ 化.、具有—儲存裝置，該館存裝置包 括· 各具有-儲存元件的複數個記憶裝置，該儲存元 特徵為施加一不低於一第一臨 丨民就的電诣諕可讓該儲 存元件從高阻值狀態變成低阻值狀態，且施加—不低於 :第二臨限信號的電㈣可讓㈣存元件從-低阻值狀 態變成-高阻值狀態’該第二臨限信號的極性不同於第 無限"(吕7虎的極性’且有一雷故士乂生由_ . 電路70件串聯連接該儲存元 參 件’以成為一負載； 其中該等記憶裝置係排列於一矩陣之中，且該等記憶 裝置每-者的其中-終端會被連接至一共同線路；以及 其中會將一介於一電源供應電位與一接地電位之間的 中間電位施加至該共同線路。 8.如請求項7之半導體裝置’其中該中間電位係設在一範 圍中，於該範圍中，施加不低於該第一臨限信號的該電 信號給該儲存元件可謓兮, 干·J眾该儲存兀件的一阻值從高狀態變 成低狀態，且於該範圍中，藉由施加不低於該第一臨限 103230.doc -2- 1289315 #號的該電信號可讓已經變成該低阻值狀態的儲存元件 從低阻值狀態變成高阻值狀態。 9·如請求項8之半導體裝置，其中該中間電位較佳的係落 在0·9 V至1·4 V範圍中。 1〇·如請求項8或9之半導體裝置，其中該中間電位係選為該 範圍中的最低電位。 11 ·如請求項7之半導體裝置，其中該儲存元件的一建構方 式係由一第一電極與一第二電極來夾置一儲存層，且於 該第一電極與該第二電極間施加不低於該第一臨限信號 的該電信號可讓該儲存元件從高阻值狀態變成低阻值狀 態’而於該第-電極與該第二電極間施加不低於該第二 臨限彳§號的該電信號則可讜兮抑六< ⑴』環該儲存兀件從低阻值狀態變 成高阻值狀態。 12.如請求項7之半導體梦署 展置，其中該電信號為一電壓信 號。

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