TWI288871B - On-chip hardware debug support units utilizing multiple asynchronous clocks - Google Patents

Description

1288871 九、發明說明·· 【發明所屬之技術領域】 本發明涉及一種晶片硬體上的支援單元(support units)，尤其 是一種晶片硬體上利用多重非同步時脈之除錯支援單元。 ^ 【先前技術】 數位彳§號處理(DSP ’ Digital Signal Processing)技術通常指電子 信號之數位呈現的檢查與處理過程。利用數位信號處理技術進 處理的電子信號通常是真實世界聲音與/或影像的數位呈現。

、數位信號處理器係已對數位信號處理作最佳化處理之特殊用 ，微處理為，其通g用於處理即時數位信號，如配合一即時作業 系，(RTOS ’ Real-Time Operating System)進行作業。所謂的即時;乍 業系統係為一種可同時接受多個工作並加以處理的作業系統。該 種作業系統通常會對上述所接收的工作排定其優先順序，並可= 許具有，高優先權的工作插斷較低優先權的工作。另外，該種 時作業系統通⑽於記舰的管理方式是盡可能減少記憶元 被某=特定作敎的時間以及減少記憶體單元被鎖定的區域大 小。當多個工作同時試圖存取同一記憶體區塊的機會減少 可允許上述多個工作非同步化地執行。 卺巧言ί !理器一般被運用於嵌人式(embedded)系統。所謂的 機。 細祕/數健號之處理經常是； 數位信號處理II與—即時作㈣統之—嵌人式系統進行實作 一般而言，數位信號處理器係相當複雜的裝置，复 έ -個以上的微處理II、記憶蠢流排與其他 S ? 虎處理器以外，喪入式系統可包含如次系統處理t加ΐί數 早刃體與/或其他微處理器與積體電路等額外元件。 1288871 . * ，當設計如嵌入式系統、數位信號處理器與/或其他額外元件之 〜，的電子元料，至少於其發展的早期階段巾，此親子元件通 •㊉會因為其在設計時所產生的一或多個錯誤(bugs)而出現一種未 電子元件所進行的錯誤辨識與移除 程可能冗長而_。除錯的_有部份來自 子凡件的極端複雜性。通常觀透過—個或 2的常見問題觀測到有-錯誤存在，然而 件叹计的哪一部份導致上述錯誤發生。 >除錯電子元件_難亦來自於非 ，内部所發生導致當機或其他失效的情況。：心子 =、=^嘗試錯誤的方式觀測錯誤與獲得解決，而非透過推 爲進行除錯，一除錯器可能要盥欲除 =;:ίϊ行:個或多個除上=電== 錯之電子讀進行更精細的互動以便測知與修正錯誤” 據獨3同冗元件分別根 待除錯電子元件之門备、的使用韻。此外，多數於除錯器盘 之解決方村少_試雜糾倍。上i 以減少由於與方法提供於晶片上之硬體除錯支援單元 運作時脈與測試時脈比綱係所衍生之 1288871 與價格。 【發明内容】 單元本欲除錯系統之除錯支援 係使用-個或多個運作時脈。此除d::言述之欲除錯系統 該除，器相連通訊之一測試時脈于單錯元支早-^用該測試時脈與 7G，每一個系統時脈單元係 ;^ 或夕個系統時脈單 並且與該欲除錯系統和該測^脈多=作時脈， 個或多個系統時脈單元與此欲除鈣 。其中上述之一 時脈，上述之—個或多個系統對應之運作 使用上述之测試時脈。 才脈平70與此啦時脈單元通訊時 本發明尚揭露一種電子元件之 多個系統時脈單元以對應至-個或多i運作二广上提供一個或 元件通訊時，該一個或多^作該電子 多個硬體時脈的其中一個相對應之子疋件具有之一個或 本發明更揭露-電腦系統，其包 · 成—進 多=口或多個= 個❹個硬__其卜餘#=之^體為=子 本發明在此所探討的方向為一種 時脈之除錯支援單元。為了能徹底地瞭解本=:以= 7 1288871 I » •述巾提出職的步驟及其域。_地，本發明的贿 ^錯之技藝者所熟習的特殊細節。另—方面，眾賴知的組 或乂驟並未描述於細節中，以避免造成本發明不必要之 發明的較佳實施例會詳細描述如下，然而除了這些 3，本，還可以歧地施行在其他的實施例t，i本發 圍不文限定，其以之後的專利範圍為準。 t前所述，對如數健號處麵或其侧裝置等電子元 難之―，在於缺乏觀測欲除錯之電子元件内部工作ί 錯電子裝置的-種方式係將一除錯支援單元整合入 只曰，電，7L件。例如’若上述欲除錯之電子元件係實作於二微晶 則麟錯支鮮元可為此微晶丨上 、失^ f 1所示，其係為根據本_—實侧之—欲 -電路元#於置二^裝置，例如為此欲除錯電子元件12之 述子除錯支援單元13可被整合入包含上 … 件12之微晶片11。此微晶片11可祯滿灸一多 於上述之範例中，上述欲除錯ΐΐ 當此除錯支鮮 4n t_^(SUD ’ system_undei*_deb_2。 可被ϋ於曰ti ?可被整合入一微晶片時，此除錯支援單元13 晶片上，上舰祕纽12财被視為於 錯器提供專屬硬狀—-外部除 上述外部除錯 ==♦進=。此人除錯支:單元叫 支援單元13描供。^糸先2之一介面。據此，上述除錯 系統12之_並且14 —種裝置以便接人此欲除錯 系統12用以接ί it i作ί情況’於此同時可最小化此欲除錯 又：爲的處理能力。上述作法可允許此欲除錯 8 1288871 系統12 加除錯的操作情況如同正常操作情況一般 ’可大幅度地增 錯系ϋ 一電腦系統，其已經設定用於對此欲除 上除錯應用程it 述之除錯器14可為執行一個或以 群組許多不同型態’其可單獨或以兩個以上的 些除錯功ίΐί 2=除錯器14可支援不同的除錯功能。某 軟體指上記紐位置或键11進行讀寫、 胺知7的步進(stepping)與軟體執行追蹤的監控。 匯流至上述除錯支援單元13之一外部 錯器μ盘除許支mi2 此外部匯流排15可於上述除 述外邱® 13之間傳輸資料與控制資訊。此外，上 H49.i, ° 定之第ϋ所示’其係為根據本發明實施例中測試存取協 片一 圖’其用以介接除錯器與系統晶 叙⑽支鮮元。料，上 號傳，至上述除錯支援單元。上“ 2; 於上二^ϊ式f=號(tms)26以供此除錯器21控制其對 ^士这除錯支板早就存取功能。再者，此測試存取協 匕3-序列資料輸入親(TDI)27與一序料輸出信號 1288871 ί供此除辟21與祕支援單元雜之額外資訊，例㈣步資訊 本發明實施例所提供之於晶片上 -除錯支鮮元魏行於—測顯方 中上^運作時脈可不與同 1欲除錯系統溝通，其 接’例如透過一測試存取協定介面。上述錯f 14介 一個或多轉統時脈單元(DBG s 早m可包含 12包含以各自ί立時夺ίϊ?介接。例如當欲除錯系統 即包含多猶職單元31 對應部份。然而爲簡化說明之故各1 於^^= 系統12之相 除錯系統12係以單—運作時脈们^^實域中所描述之欲 能僅示出單-個^睥ΐΐ ί )執行，故本發明之實施例可 早個糸、_夺脈早凡35以介接上述之欲除錯系統& 述外ίίί 32可能依循由此測試存取協定介面自上 脈單元32可具有解。上述之測試時 測試時脈單元可®岛人，、丁狐早兀％之間的貝吼流。此 早το 32 了更包含一測試時脈暫存器組34。 上述測試時脈暫存器組34可包含一杵 至自上述除錯器14提供一非工同步控制除錯命^ 存放於上i控“二it述t錯器14所發出之除錯命令可先 賴物步化化後， 匕欲除錯系統12可能具有許多模式，例如一正常作業模式與 10 1288871 I 參 一除錯模式。於上述正常作 、 執:丁其功能，例如執行應用^/妖此欲除錯系統12可正常地 錯系統12之執行過程可被工二上述除錯模式時，此欲除 除錯系統12停止執行並可進遭遇—除錯事件時，此欲 是一個外部停止命令或觸發-中式’所謂除錯事件可能 此欲除錯系統12尚能呈古甘过 機模式。當處於重置模式下、nn諸如-重置模式與-開 置作業。於開機模式時，此欲tiff統12正進行一系統之重 正常作業模式之轉換過程。…曰系、、先12可能正處於重置模式與

上述控制與狀態暫存器可額 A 模式狀態、。例如，記錄此欲除 ^皿^此欲除錯系統12之- 除錯系統模式信號SUD M〇D^ 2式狀態資訊(亦即-欲 述測試時脈單元32之測試錯系㈣送出，與上 存器。上述之除錯考14 丄^化後廷抵上述之控制與狀態暫 週期性地檢視此控制與狀態暫錯狀態’譬如 無視於欲除錯系㈣模式而逕亦可 暫存哭(ί’ίί)時ΐί ί ίί / 3Λ可包含-個或多個設定/資料除錯 此除錯器14可於除顧 ^下湘齡於上述設定/資料除錯 設定可 , 35 =暫屬之-指令於上述設定/資料 4匕人鬥而7處於正吊作業核式之欲除錯系統12執行此一 孑日令。 根據本發明之某些實施例，上述控制與狀態暫存器可於欲除 1288871 ' · 式下祕料如命令與狀狀_特殊資料， :-而上述设疋/資料除錯暫存器則可用於傳送一船資料if!枓 -錯系統12處於除錯模式、重置模式戋開機;^:述欲除 -可存取此設定/資料除錯暫翻。而\1機 ^器二 運作模式時，上述除錯器14則無法存取=錄資糸二=正器常 (CLK—Swd可含-！屬時脈切換電路 此時脈切換電路37亦可由， 據此，上述之時脈城電路37 時脈。 貝^Β»。此夕卜’上述之時脈切換電路37 P為 鞋信 脈或”。例如，此時脈切換電路'7 ^ ^ ^ 、、的一時脈選擇信號38以令此同步化時脈传號39 二^選^^__電路37可接受邏輯值i 〇b的 Ϊ而ί:丨可將接受一時脈選擇信號3峨邏輯值為1S 虎而未接文到一時脈選擇信號38視為接受邏輯值為〇之信號: 據此上S ==元L5 同步化時脈信號39驅動' 上江糸、、先時脈早兀35即可根據由此測試時脈單 =2脈_錢38，制上叙運辦脈酬試雜作為其 供次發明之某些實施例，儲存於上述系統時脈單it 35之除 :時脈單;I此:暫 ==除訊不需複製至上述 單原 平兀35係與此欲除錯系統12同步，因此於此系統時脈單元％與

•V r·- ··：, .D 12 1288871 I * 此4人除錯系統12間且有一穩定之查始 料同步地自此欲除^季轉12H、t關係。此穩定連線可允許資 35'- 36 ’ 步:脈暫存器 除錯暫存it用於將上述除錯㈣所料 =二暫此，錯器14可於除錯=== 刺用除錯暫存益’而此欲除錯系統12可於正常作举模式下 上述同步設定/資料除錯暫存器内的資訊。】 2 t可严利用此同步設定/資料除錯暫存器以擷取此^除 器Η可存取關步設姆料除錯^；。。據此，上述之外部除錯 ^考第四圖所示，其係為根據本發明 2：：；^ :巧能如步驟41存取上述之控制與狀態暫“。若 、、先係處於除錯模式下’如判定步驟42之「是」路徑，則此外^除 1288871 . · 錯态可選擇其所欲存取之設定/資料 料除錯暫存ϋ。上述選擇暫存讀/朗步設定/資 試存取協定送$_上制試時/ 職行動群/測 疋/育料除錯暫存H，如判定步驟43 /錯15欲存取—同步設 器則於步驟48選擇所欲存取之同步二」物’贼外部除錯 同步化時脈信號設定為測試時脈。暫，’並且將 ^存取所狀畔奴/#概錯暫翻^驟49 取一同步設定/資料除錯暫存器，如判定步^2「Ϊ錯1不欲存 器可於步驟47中存取此控制與狀態暫存器」。若以==除錯 ，暫存器，即選擇設定/資料除錯暫存器 $ :=與 則此外部_可於步驟47中存取此設^料‘二 如何;當ί ί = 係為根據本發明一實施例描述除錯器 步驟51中，選擇同錢定/資料除錯暫存器並 ^化^^ 設，為測試時脈。接著於步驟52，此外部除以 -心令至上述被擇定之同步設定/資料除錯暫存器。料部除錯; ^下厂步驟53中選擇控制與狀態暫存器並且將同步化時脈信“ 定為運作時脈。之後，此外部除錯器可於步驟54中轉一 (INJECT)指令至欲除錯系、统。上述之「注入」指令於欲除錯系^ 接收如’先於系統時脈單元中被同步為運作時脈。於步 /，、欲 除錯系統即轉換為正常運作模式。接著，欲除錯系統於步 行士自此同步設定/資料除錯暫存器内的指令，並且將上述之資料 值送入此欲除錯系統的目的地。最後於步驟57中，欲除錯系統於 執行上述之「注入」指令後，即重新進入除錯模式。 ' 1288871 如何自欲除t，一實施例描述除錯器 設定同除錯暫存器並且將同步化時脈信號 下:iit選擇之同步設定/資料除錯暫存器。料部除= 為運ί: 存器並且將同步化時脈信號設定 (咖ct)指令二二於步驟63中轉送-「注入」 存器内的資料移動指令，並將=⑦/ 部除錯器於步驟67愤ϋ盘^^^除錯模式。其後，此外 否已經重新進入除錯模式―。i著此器ϋ斷欲除錯系統是 步設定/資料除錯暫存器所儲放的資料/讀裔即可讀出上述同 蹤緩衝區(trac9etut=^^=中執行時，可能希望儲存一追 料，以便供給外部除===，統執行時的珍貴資 可儲存此欲除錯系統所執行之每 上述追縱緩衝區 跳躍指令包含分支指令、呼叫的位址。上述之 區之-流程示意圖。當欲除錯系如何_追縱緩衝 系統所紀錄之追蹤緩衝區資訊可於;j作模式時，欲除錯 暫存器之追蹤緩衝區。僅需欲辑中存放於系統時脈單元 圖示出之迴圈可不斷重複持續執行程式，則於第七 如判定步驟72之「否」 =丁’。則當二,緩衝區尚未儲滿時， 蹤緩衝區内。當上述追蹤緩衝區已、=、、f 了如步驟71般存放於追 爾兩扦’如判定步驟72之「是」 !288871 式後，再如_71般將資料_魏於_緩^^正$運作輪 如上所述，時脈切換電路必須同步化時脈 脈或測試時脈。請參考第八圖所示，其係為根以:=二 之-概念性時脈切換電路的一方塊示意圖。此二丄:= 路可用於描述形成-B寺脈切換電路81基 、、昧 G:f，/=)1 為輸，。气述之測試時脈選擇信號為邏輯 及，上述之i作時脈:8第 號為邏輯值‘，-及 ^ί；ίτ^: 故此及間83之輸出值為上述之測試時脈。ϊϊ 接收此測試時脈為其第一輸入值，以及接受上!之 邏輯值〇為其第二輸入值；當此測試時脈上 出值將為邏輯值1 ;故此_4之輸_上述之之輸

反之，當上述之測試時脈選擇信號為邏 閘82接收邏輯值1為其第一輸入值，以及m述=運== ，第二輸人值；故此及閘82之輸祕將為時H ϊί 擇Γί邏輯值0時’上述之及間83接收上:之 ίί f 輸人值，以及接受上叙賴值G為其第一輸 時脈上升時’此或閘84之輸出值將為邏輯值1一 故此或閘84之輸出值為上述之運作時脈。 值， 16 1288871 睛參考第九圖所示，其係為 切換電路的-方塊示意圖r!^i艮?=發明另一實施例之1脈 係於架構上等價於第八圖示出反及閘之多工器結構92 出㈣脈切換電路91 脈切換電路。然而，第九圖示 運作時脈觸試時脈時，試時脈信號不同步於 _㈣的切換。；兩===之間清晰無礙 性重置信號RST—N)為有效(aet=f ^重置域TRST與功能 =時脈雜之輸出。红叙會同步 單擇，令上‘測=擇 之時’上叙戦咖^ 出。當欲除錯系統處於正常運作乍時脈為其輸 循運作af脈之欲除錯系統同步、乂此可以與遵 ί脈=:與一存取之 -組㈡用兩組正反器(fl_ 接她賴邊斜 時:=====處理』 例如僅需令上狀職《錢為貞聰极(aet=測 1288871 脈活根=明-實施例之-測試時

脈信號(S-CLK)時，釋放㈣ease功。能性步化1 reset)RST_N r m上Ϊ之測試時脈活動偵測電路可控制-全域時脈閘抑輩开 ，ΐΐ為根據本發明—實施例之—時脈 之時脈樹(錯tif中之，収時脈、運作時脈與同步化時脈信號 第十圖示出之測試時脈活動偵測電路 出之時脈控制電路的最高層整合式全域時十圖不 示’其係為根據本發明提供之系統與方法 方範例的—方塊示4圖。本發明提供之系統與 作/，此電腦f 中f行之—軟體制程式的形歧行實 之軟體i s tit 機、個人電職傾等。上述 人體應恥絲齡於此電麟統可存取之—紀 ii:實體線路或一無線網路連線進行存取，例如區域網路:戈網 。上述之電腦系統通常指稱為—系統膽，其可 1001、-&機存取記憶體謂4、—印表機介面1刪、一^示 =腕、—區域網路資料傳輸控制器娜、—區域網路介面 1006、一網路控制器_、一内部匯流排1002與-個以上的輸入 18 1288871 三;求=:=修 除了上柄、、，_描述外，本發_可以歧 本發Γ較佳實施例而已，並非用以 等效改變雜飾，均聽含在τ射請補^神下所凡成的 【圖式簡單說明】 第-圖係為根據本發明一實施例之一欲除 錯支援單元的-方塊示意圖； 电于70件與除 的一 根據本發明實施射測雕取協定之—實作範例 Λ立^三圖係為根據本發明一實施例之一除錯支援單元的一方塊 第四圖係為根據本發明一實施例描述除錯器 援單元暫存H之-雜示意圖； Μ取除錯支 第五圖係為根據本發明一實施例描述除錯器如 欲除錯系統之一流程示意圖； 、貝针馬入 第六圖係為根據本發明一實施例描述除錯器如 統讀出資料之-流程示意圖； j目欲除錯糸 衝區;本發明-實施例描述除錯器如何讀取追蹤緩 第^圖係為根據本發明一實施例之一概念性時脈切換電路的 一方塊示意圖； 、 第九圖係為根據本發明另一實施例之一時脈切換電路的一方 1288871 塊示意圖； 的-根據本發明—實施例之1試時脈活動_電路 塊示根據本發明—實施例之—時脈控制電路的一方 之一電腦 以上十5圖係為根據本發明提供之系統與方法所實作 糸統範例的一方塊示意圖。

【主要元件符號說明】 11 微晶片 12 欲除錯系統 13 除錯支援單元 14 外部除錯器 15 外部匯流排 21 除錯器 22 糸統晶片 23 測試存取協定 24 測試時脈信號 25 測試重置信號 26 測試模式控制信號 27 序列資料輸入信號 28 序列資料輸出信號 31 除錯支援單元 32 測試時脈單元 33 測試存取協定控制器 34 測試時脈暫存器組 35 系統時脈單元 36 同步設定/資料除錯暫存器 37 時脈切換電路 20 時脈選擇信號 同步化時脈信號 存取控制與狀態暫存器 是否為除錯模式 ^否存取同步設定/資料除錯暫存器 同步 控健狀態暫存器， 是否選擇控制與狀態暫存器 存取設定/資料除錯暫存器 存取控制與狀態暫存器°° 同步化時脈信號設定 選擇同步設定/資料除錯暫存器 為測試時脈 σ 存取同步設定/資料除錯暫存哭 同步化時脈信號設定 選擇同步設定/資料除錯暫存°°器 為測試時脈 資料至同步設定/資料除錯暫存器 g擇控制與狀態暫存器’同步化時脈信號設定為運作時 =「注人」齡至欲除錯系統 奴’于、錯系統轉換為正常運作模式 3于，步設定/資料除錯暫存器内的指令 注入」指令，重新進入除錯模式 1==定職除錯_，同步化時脈信號設定 2移資料至同步設定/資料除錯暫存器 =擇控制與狀態暫存n，同步化時脈信號設定為運作時 「注入」指令至欲除錯系統 人除錯系統轉換為正常運作模式 1288871 65 執行同步設定/資料除錯暫存器内的指令 66執行「注入」指令，重新進入除錯模式 67 檢查控制與狀態暫存器 68，擇同步設定/資料除錯暫存器，同步化時脈信號設定 為測試時脈 69 外部除錯器讀出同步設定/資料除錯暫在 料 伟恭所儲玫的資 71 欲除錯系統紀錄資訊於系統時脈單元 、 72 追蹤緩衝區是否被填滿

73 轉換為除錯模式 74 除錯器讀取追蹤緩衝區内資料 75 清除追蹤缓衝區 76 回復正常運作模式 81 時脈切換電路 82 及閘 83 及閘 84 或閘 91 時脈切換電路 92 多工器 1000系統 1001中央處理器 1002内部匯流排 1003網路控制器 1004隨機存取記憶體 1005區域網路資料傳輸控制器 1006區域網路介面 1007連線 1008硬碟 1009輸入裝置 22 1288871 1010印表機介面 1011顯示單元

Claims (1)

1288871 1 4 十、申請專利範圍： 、，^^支板單70 ’係用以介接—除錯器與—欲除錯系餅W =該欲除錯系統：;===系;時： 元 測試時脈單元通訊時，每—個外㈣=糸、耕脈早元與該 切換單元送出-時應1時脈 個該，時脈單元與該欲除錯祕軌時、，該時脈 系統時脈單元所對應之運作時脈。 η A糸為邊 4·根统項之除錯支援單元，其中上述之欲除錯系 5.根 晶片中。 IP叭衣罝或一微 24 ：1| ：1| 1288871 6· 丨蝴丨丨丨丨丨丨私-心对^ 检6月#i修丨:更) 爾子元紅除錯 提供一個❹辦_轉元崎個運作時 脈 當該-個或多個系統時脈單元與 夕個運作時脈為該除錯器所使用之-時脈^，該—個或 當該-個或多個系統時脈單元與該士 或夕個運作時脈為該電子元件且 凡件通讯％，該一個 中—個相對應之硬體時脈。/、 一固或多個硬體時脈的其 7·τ騎料·圍第6項 8·，$申凊專利範圍$ 6項之電子元件之除夢、、 9.根^除錯應_式之—、上述之除 豕申明專利乾圍第6項之電子元件之除麫 10 叉虹寸脈的其中一個相對應之硬體時脈。 =^申=利範圍第9項之電子元件之除錯^直中上述, 除執行—除錯應用程式之—電腦系統進行通訊之- _9項之電子元件之除錯方法，其中上述之 錯翻程式之—電職統。 b士申:ί利乾圍弟10項之電子元件之除錯方法，其中上、士、+ ί單根據該除錯器或該除錯支援單元送i該時!L刀 換^之—齡以設㈣— 猶切 13.-種電腦系統 25 1288871 k處理器 王為，以及 可解讀之—程式儲存裝置，該程式儲存裝置包含該 步驟⑽:所組成之一径式’以進行一電子硬艘之除錯 時脈f供—個或多個系統時脈單元以對應至—個或多個運作 ㈣· μ ♦電子硬體之 切換單通訊時，-時脈 脈；以及 郷嫌μ柄除錯H所使用之時 元③訊時’該時 體具有之 ;執行一除錯應用程式之二電腦系統 1統，其 _之__ 26 1288871 • · 19·根據申請專利範圍第16項之電腦系統，其中上述之時脈切換單 Υ 元係根據該除錯器送至該時脈切換單元之一指令以設定該一個 • 或多個運作時脈。 ’ 20·根據申請專利範圍第17項之電腦系統，其中上述之時脈切換單 元係根據該除錯支援單元送至該時脈切換單元之一指令以設定 4 該一個或多個運作時脈。

27 1288871 • 七、指定代表圖： ^ (一)本案指定代表圖為：第（三）圖 (二)本代表圖之元件符號簡單說明： 31 除錯支援單元 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 32 測試時脈單元 34 35 36 37 38 ,39 測試時脈暫存器組 系統時脈單元 同步設定/資料除錯暫存器 時脈切換電路 時脈選擇信號 同步化時脈信號