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TWI286755B - System and method for multi-bit flash reads using dual dynamic references - Google Patents

System and method for multi-bit flash reads using dual dynamic references Download PDF

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TWI286755B
TWI286755B TW092107077A TW92107077A TWI286755B TW I286755 B TWI286755 B TW I286755B TW 092107077 A TW092107077 A TW 092107077A TW 92107077 A TW92107077 A TW 92107077A TW I286755 B TWI286755 B TW I286755B
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Buskirk Michael A Van
Darlene G Hamilton
Pau-Ling Chen
Kazuhiro Kurihara
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Fasl Llc
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Description

1286755 五、發明說明（1) [發明所屬之技術領域] 本發明一般係關於記憶體系統並且尤其係關於用於精 確地讀取多重位元快閃記憶體元件之系統及方法。 [先前技術] 快閃記憶體是一種可以重複寫入及可以在無功率消耗 下保留内容之電子記憶體媒介之類型。快閃記憶體元件通 常具有從1 Ο Ο K至3 Ο Ο K寫入週次之使用期限。不像其中單一 位元組可以抹除之動悲隨機存取記憶體（d y n a m丨c r a n d 〇 m access memory，DRAM)及靜態隨機存取記憶體（static random access memory’ SRAM)元件，快閃記憶體元件通 常以固定的多重位元區塊或區段而抹除及寫入。快閃記憶 體技術由電子式可抹除唯讀記憶體（electrical ly erasable read 〇niy memory’ EEpR〇M)晶片技術發展而 來，該電子式可抹除唯讀記憶體晶片技術可以在原位置抹 :1^於报多其它的記憶體元件快閃記憶體元件較便宜 縈，較密t，意指快閃記憶體元件每個單位面積可以儲存 二ΐ mi此種新的種類之電子式可抹除唯讀記憶體已 I *展成為、、Ό合可抹除可程式化唯讀記憶體（erasabie 式read only memory’ EPROM)之密度與電子 憶體之電子可抹除能力的優點之重要的非 元資i i::。己憶體元件架構於單元結構内其中單-位 中：以於母個單元中。纟此類的單一位元記憶體架構 早7L通常包含具有源極、汲極及通道於基板或p
1286755 ~~———__~ 五、發明說明（2) 井内，以及具有堆疊閘極結構於通道上層之金氧半導體 (metal oxide semiconductor，MOS)電晶體結構。該堆叠 閑極更可以包含形成於基板或p井之表面上之薄的閘極介 電層（有時稱為穿隧氧化層）。該堆要的閘極亦包含位在該 穿隨氧化物之上之複晶矽浮動閘極及位在該浮動閘之上^ 多重内插（interp〇iy)介電層。該多重内插介電層通常為 多層絕緣物，諸如具有兩個氧化層安插氮化層之氧化物〜 氮化物一氧化物（oxide-nitride-oxide’ 0N0)層。最後， 複晶矽控制閘極覆蓋在該多重内插介電層之上。
該控制閘極連接至結合此類單元之列之字元線以在_ 型的反或（NOR )配置内形成此類單元之區段。此外，該單、 元之汲極區域藉由傳導的位元線連接一起。形成在該源極 及；及極區域之間之該單元之通道藉由連結至該堆疊閘極^ 構之子元線而施加至該堆疊閘極結構之電壓依據形成於該 通道内之電場而在該源極及汲極之間傳導電流。在該反或 配置中，在一行内之電晶體之每個汲極端連接至該相同的 位元線。此外，在列内之每個快閃單元之堆疊的閘極結構 連接至該相同的字元線。通常，每個單元之源極端連接至 共同的源極端。在操作上，個別的快閃單元使用用於程式 化（寫入）、讀取及抹除該單元之周邊解碼器及控制電路經 由該相對的位元線及字元線而定址。 該單一位元堆疊閘極快閃記憶體單元藉由施加程式化 電壓至該控制閘極、連接該源極至接地及連接該汲極至程 式化電壓而程式化。跨在該穿隧氧化物之最終的高電場造
1286755 五、發明說明（3) 成稱為’’Fowler-Nordheim”穿隧之現象。在 Fowler-Nordheim穿隧期間，在該通道區域内之電子穿隧 經過該閘極氧化物而進入該浮動閘極並且變成陷入該浮動 閘極内。由於該受陷電子之結果，該單元之臨限電壓將增 加。此種由受陷的電子所產生之該單元在該臨限電壓 VT (以及因此該通道具導電性）之改變造成該單元受到程式 化。 為了抹除典型的單一位元堆疊閘極快閃記憶體單元， 電壓將施加至該源極、該控制閘極維持在負的電位，以及 該汲極允許浮動。在這些條件下，電場產生而跨在該浮動 閘極及該源極之間之穿隧氧化物上。受陷於該浮動閘極内 之電子流動朝向並聚集在位於該源極區域上方之浮動閘極 之部分。該電子接著藉由Fowler-Nordheim穿隧經過該穿 隧氧化物而由該浮動閘極釋放並且進入該源極區域。該該 電子由該浮動閘極移除時，該單元受到抹除。 在習知的單一位元快閃記憶體元件中，將執行抹除確 認以判斷是否在區塊或整組單元内之每個單元已經適當的 抹除。目前單一位元抹除確認方法提供位元或單元抹除之 確認，以及施加追補抹除脈衝至初始確認失敗之個別的單 元。之後，該單元之抹除狀態再次受到確認並且該程序持 續直到該單元或位元成功地抹除或該單元標記為無法使 用。 近來，已引入多重位元快閃記憶體，並且允許資料於 單一記憶體單元内之多重位元之儲存。已經發展之習知的
92322.ptd 第8頁 1286755 五、發明說明（4) 單一位元快閃記憶體元件之技術，對於該新的多重位元快 閃記憶體單元並不適用。例如，已經採用不使用浮動閘極 之雙位元快閃記憶體結構，該浮動閘極諸如在該氧化物一 氮化物一氧化物層上方使用複晶矽層而用於提供字元線連 接之氧化物一氮化物一氧化物快閃記憶體元件。在雙位元 記憶體元件中，雙位元記憶體單元之其中一邊稱為新增位 元（complimentary bit)並且該雙位元記憶體單元之另外 一邊稱為標準位元（normal bit)。該雙位元記憶體單元在 氧化物一氮化物一氧化物堆疊中使用一層氮化物以儲存電 荷；並且由於氮化物並非導體，在該程式化及抹除操作期 間所加入或移除之電荷應該不會重新分佈於該氮化物層之 其它區域。然而，在其中一個位元内之電荷及漏電流之增 加會影響該單元在後續循環内之其它位元改變讀取、程式 化及抹除特性。最後，殘留或漏電流電荷之增加改變該新 增位元及該標準位元之有效的臨限電壓。 其中一個以雙位元操作之明顯的問題在於當該標準位 元程式化時在該新增位元之空白讀取電流内之偏移，以及 當該新增位元程式化時在該標準位元之空白讀取電流内之 偏移的結果。隨著另一側程式化在臨限電壓上之此項偏移 稱為nCBD’f或新增位元干擾（complimentary bit disturb)。該新增位元及標準位元區域位在該單元之沒極 /源極接合面附近並且在程式化及抹除操作期間受到更 改。另一個問題在該單元之循環之後由電荷損失所造成。 因此，對於雙位元操作之主要的挑戰在兩種情況下由該電
92322.ptd 第9頁 1286755 五、發明說明（5) 荷損失及新增位元干擾所呈現：（1)在有效期之開始 (BOL，beginning of life)時之新增位元干擾及（2)在有 效期結束（E 0 L，e n d 〇 f 1 i f e或ρ 〇 s t b a k e )處之循環後之 電荷損失。測試資料顯示該新增位元干擾在接近該有效期 之開始時較高，並且該臨限電壓分佈在循環及有效期之結 束之後覆蓋該程式化臨限電壓。該兩種分佈之重疊使標準 讀取感測技術無法對於雙位元操作做正確運作。易言之， 將不能判斷是否在新增位元或標準位元内之資料為壹或 零，因為由於該臨限電壓分佈彼此接近。 [發明内容] 下文呈現本發明之簡單的概要以提供本發明之一些態 樣之基本的瞭解。此概要並非本發明之延伸概觀。本文並 非意在確認本發明之重點或關鍵要件也不是描繪本發明之 範疇。本文僅有的目的在於以簡化的形式呈現本發明之某 些概念以做為後續所呈現之較詳細的說明之前序。 本發明提供用於在記憶體元件（例如快閃記憶體）之整 個有效使用期間（例如1 0 0 K至3 0 0 K程式化及抹除週次）内該 元件之多重位元記憶體單元之適當的讀取之系統及方法。 本發明使用第一參考單元及第二參考單元以決定平均動態 參考值。該平均動態參考數值藉由讀取該第一參考單元之 程式化位元及讀取第二參考單元之未程式化或抹除位元而 決定以判斷平均動態參考數值。該平均動態參考數值可以 使用以決定是否資料單元是處於程式化狀態（例如邏輯值 1)或處於未程式化狀態（例如邏輯值0)。來自該第一參考
92322.ptd 第10頁 1286755 五、發明說明（6) 單元及第二參考單元之讀取電流經由平均以決定平均動態 參考數值。該平均動態參考數值可以轉換為能夠與資料位 元之臨限電壓比較之電壓臨限值（VT，threshold)以區分 程式化位元與未程式化位元。 該參考單元與該記憶體元件之資料單元一起執行程式 化及抹除循環並且維持空白直到程式化該”頁（page)’’或” 字元’’。這意謂著該參考是相同’’期齡’’的因為它們已經歷 與欲比較之資料單元相同數目的循環。因此，該參考單元 將提供追蹤該相關資料單元之電荷損失及新增位元干擾之 動態參考數值。該動態參考數值追蹤在該記憶體元件之標 準循環期間在電壓臨限值内之改變及新增位元干擾已經產 生於一個或一個以上之資料位元上之影響。 在本發明之其中一項特定態樣中，第一參考單元之其 中一個位元及第二參考單元之其中一個位元在標準操作之 前程式化。該第一參考單元之程式化位元經由讀取以追蹤 該貢料早元之電何損失並且未程式化的位元由該第二蒼考 單元讀取以追蹤由該第二參考單元之程式化位元所造成之 新增位元干擾。 依據本發明之態樣，第一參考單元及第二參考單元結 合在記憶體陣列内之字元。該第一參考單元及第二參考單 元可以使用以判斷是否在字元内之位元為程式化（例如邏 輯值1 )或未程式化或已抹除（例如邏輯值0 )。.另外，第一 參考單元及第二參考單元可以結合在字元線内之位元（字 元線可以包含複數個字元）。因此，第一參考單元及第二
92322.ptd 第11頁 1286755 五、發明說明（7) 參考單元可以與區段或整個記憶體元件結合。 依據本發明之另一個態樣，多重位元快閃記憶體單元 及相關的參考陣列是與在該區段内之多重位元快閃記憶體 單元循環（例如程式化及抹除循環）以便所有在該區段内之 單元及相結合的參考陣列是相同的’’期齡’’。該結合的參考 陣列包含第一動態陣列及第二動態陣列。比較電路比較來 自單元所讀取之資料與由該第一動態陣列及該第二動態陣 列所推導的平均值’以確認在該區段内之位元。該多重位 元快閃記憶體陣列藉由允許與在該快閃記憶體内之多重位 元記憶體單元一起循環之雙動態參考之使用而允許該快閃 記憶體元件之多重位元操作。 下列的描述及附加的圖式將提出本發明之特定用作說 明的態樣。然而這些態樣表示其中本發明可以使用之原理 之各種方式之其中幾項。當考量所結合之圖式，本發明之 其它優點及新穎特徵由本發明之下列詳細描述將變得明 顯。 [實施方式] 本發明係關於多重位元記憶體單元於記憶體之有效使 用期間内之適當的讀取。本發明使用第一參考單元以追蹤 關於資料位元在多重位元記憶體元件内之電荷損失，及使 用第二參考單元以判斷在該多重位元記憶體元件内之資料 位元上之新增位元干擾的影響。程式化及抹除循環將執行 於結合該記憶體單元之參考單元上，俾使該資料單元及參 考單元有相同的’’期齡’’。將決定及使用平均動態參考數值
92322.ptd 第12頁 1286755 五、發明說明（8) 以判斷是否資料位元為程式化或未程式化。雖然本發明於 下文中是結合氧化物一氮化物一氧化物雙位元記憶體單元 架構而用作說明及描述，但其中每個單元之兩者位元是用 於資料儲存，應瞭解的是本發明可適用於其它類型的架構 及其它多重位元架構使用技術。 第1圖說明例示性的雙位元記憶體單元1 0，其中本發 明之一個或一個以上之各種態樣可以執行。該記憶體單元 1 0包括安插於上二氧化矽層1 4及底部二氧化矽層1 8之間而 形成氧化物一氮化物一氧化物層3 0之氮化梦層1 6。複晶石夕 層1 2位在該氧化物一氮化物一氧化物層3 0之上方並且提供 連接至該記憶體單元1 0之字元線。第一位元線3 2在第一區 域4之下之該氧化物一氮化物一氧化物層3 0下方延伸並且 第二位元線3 4在第二區域6之下之該氧化物一氮化物一氧 化物層3 0下方延伸。該位元線3 2及3 4由傳導部分2 4及選擇 的氧化部分2 2所形成。硼核心植入2 0提供在每個位元線3 2 及3 4之兩端上，其中該位元線與該底部二氧化矽層1 8相交 或沿著該整個電晶體。該硼核心植入比該P類型基板具有 更多的重摻雜並且輔助該記憶體單元1 0之該臨限電壓之控 制。該單元1 0位在P型基板9之上而具有該位元線3 2及3 4由 N砷植入所形成之傳導部分2 4，而使得通道8形成在該位元 線3 2及3 4之間且橫跨該P型基板。該記憶體单元1 0包括早 一電晶體，該單一電晶體具有由該N砷植入部分2 4所形成 之可互換的源極及汲極組成部，該N砷植入部分2 4位在具 有以閘極形成為部分複晶矽字元線1 2之該P型基板區域9之
92322.ptd 第13頁 1286755 五、發明說明（9) 上。 雖然該第一及第二位元線3 2及3 4依據傳導部分2 4及選 擇氧化部分2 2而說明，但應瞭解的是該位元線可以僅由傳 導部分所形成。再者，雖然第1圖之該圖式顯示在該氮化 矽層1 6内有間隙，但應瞭解的是該氮化矽層1 6可以在未具 間隙下以單一長條或層膜而製造。 該氮化秒層1 6形成電荷陷捕層。該單元之程式化藉由 施加電壓至該汲極及該閘極並且接地該源極而完成。該電 壓沿著該通道產生電場造成電子加速並且由該基板層9跳 躍進入該氮化物，該行為已知為熱電子注入。由於該電子 在該〉及極處獲得大部分的能量’這些電子變成受到陷入並 且仍然儲存在該汲極附近之氮化物内。該單元1 0通常為均 勻的並且該汲極及源極是可互換的。由於該氮化矽是非導 電性，因此第一電荷2 6可以注入至該中央區域5之第一端 附近之氮化物1 6内並且第二電荷2 8可以注入至該中央區域 5之第二端附近之氮化物1 6内。因此，若該電荷並未移動 則每個單元可以具兩個位元而非是只有一個位元。 如同先前所提出的，該第一電荷2 6可以在該中央區域 5之第一端處儲存於該氮化層1 6内並且該第二電荷2 8可以 在該中央區域5之第二端處儲存使得每個記憶體單元1 0可 以存在兩個位元。該雙位元記憶體單元1 0通常為對稱的， 因此該汲極及該源極是可以互換的。因此，當程式化該左 側位元C0時，該第一位元線32可以擔任該汲極端並且該第 二位元線3 4可以擔任該源極端。同樣地，對於程式化該右
92322.ptd 第14頁 1286755 五、發明說明（ίο) 組電壓參數 側位元C1時’該第二位元線34可以擔任該汲極端並且該第 一位元線32可以擔任該源極端。第i表說明用於執行具有 =第一位元C0及該第二位元C1之雙仅元記憶體單元1〇之讀 取、程式化及單側抹除之其中特定 第1表 操作 Tfltg 一 早 閘極 111¾¾ C0 Vcc 讀取 C1 Vcc 程式化 C0 Vpp 程式化 C1 Vpp 抹除 C0 _3 至_6V 其中一側抹除 卜C1 _3 至_6V 位元 1.2V 浮動 ον 元線1
1.2V
OV
OV
至6V 浮動
5至6V 註解 互補行 標準行 熱電子 熱電子 熱電子注入 熱電子注入 之一 ：：70:憶體單元架構之各種實施例可以依據本發明 憶體= 態= 本發明適用於記 ::Π列？/之…已經發現在此類單元之其中-(例如位=元。°)之程式化及抹除影響本身相結合位元 之位元式化、讀取及/或㈣。例*，單元10 且反過來if的程式化可以在位元c〇内造成電荷累積並 複使用可以、r，。而且，對於位元π之抹除電壓脈衝之重 些現象可以化皮=70 c 0之過度抹除。在該結合位元c 0内這 人/程式化及/或2 t準知作（例如對於有效讀取、寫 於该位元之操作之退化 彳口或兩者位元之能力）期間關
92322.ptd $ 15頁 1286755 五、發明說明（11) 發明者已經判斷出對於雙位元操作之主要的挑戰來自 於該電荷損失及新增位元干擾在兩個條件之下之結合： (1 )在有效期開始處之新增位元干擾及（2 )在有效期結束處 之循環後之電荷損失。測試數據顯示該新增位元干擾在該 有效期之開始處附近較高並且該臨限電壓分佈在循環及有 效期結束之後覆加在該程式化臨限電壓之上。該兩個分佈 之重疊使標準讀取感測技術對於雙位元操作無法正確地運 作。換言之，不能判斷是否在新增位元或標準位元内之資 料為壹或零。 很多快閃記憶體具備執行複雜程式化及自動化抹除操 作之指令邏輯及嵌入式狀態機。靜態隨機存取記憶體模組 元件可以包含由微控制器所實現之程式而使用於控制指令 邏輯及記憶體系統之操作。當系統電源開啟時，這些程式 通常載入至靜態隨機存取記憶體内。可以使用匯流排以將 從處理器來之控制指令發送至該指令邏輯元件，並且將由 該快閃記憶體元件所讀取或由該快閃記憶體元件所寫入之 數據與控制邏輯和主處理器者交換。該快閃元件之嵌入式 狀態機產生該指令邏輯控制，而用於細部操作諸如必須用 於執行程式化、讀取及抹除操作之各種個別的步驟。該狀 態機因此擔任減少通常使用於結合含有該快閃記憶體之微 小晶片之處理器（未顯示）所需之經常操作。 第2圖顯示用於執行本發明之使用該雙位元記憶體單 元之記憶體陣列6 2之適當的程式化、抹除及讀取之系統 40。在本例子中，該記憶體陣列62包括複數個64K區段
92322.ptd 第16頁 1286755 五、發明說明（12) /4。，快閃記憶體陣列64之區段包含經由分享相同區段位 ^之字兀線所群集一起之所有該記憶體單元所組成之該記 思體陣列6 2之一部分。該區段位址通常為所使用之該位址 ，元訊號之η個（例如6個）最大有效位址位元，以定址在該 口己隐體兀件中之一個或一個以上之單元，此處η為整數。 例如’ 641(區段64可以包括8個輸入/輸出（I〇s)，其中輸入 =輸出_為4個單元之列或具有4個標準位元及4個互補之 又位元記憶體單元。需要瞭解的是該記憶體陣列62可以是 壬何數目之不同的配置，例如，丨28K區段包括8個標準位 =^ 8個新/曾位元於8個單元上。此外可以使用任何數量的 ，奴而僅文該應用之尺寸及該元件使用該快閃記憶體陣列 6 2之尺寸的限制。 〜結合每個64Κ區段64者為第一動態參考陣列66及第二 動恶麥f陣列6 8。該第一動態參考陣列6 6追蹤結合該區段 6 4之循環之資料位元之電荷損失，並且該第二動態參考陣 列追蹤在結合該區段64之循環之資料位元上之新增位元干 擾之影響。該第一動態參考陣列66及該第二動態參考陣列 6 8與對應區段6 4之貧料位元一起循環，以便該參考陣列之 ，齡相同於該對應區段64者。該參考陣列 68可以包含 結合字元、字元線或區段之參考單元。 該系统4 0包含連接至該快閃 器42,而用於在該陣列62上:二=陣列62之位址解碼 化、讀取、確認、抹除）期間之订種^乍（例如程式 碼器42接收來自系統控制胃（未；碼輸十入/輸出。該位址解 禾·.、、員不）或類似元件之位址匯
92322.ptd 第17頁 1286755 五、發明說明（13) 流排資料。 指令邏輯組件4 4包含參考邏輯組件4 6、參考比較器組 件4 8及内部狀態機5 0。該指令邏輯組件4 4連接至該位址記 憶體陣列6 2。該指令邏輯及狀態機5 0接收來自連接至系統 控制器或類似元件之資料匯流排之命令或指令。該命令或 指令採用嵌入於該指令邏輯44及狀態機5 0内之演算法。該 演算法執行欲於此描述之程式化、讀取、抹除、軟性程式 化及確認之各種方法。電壓產生器組件6 0亦連接至該記憶 體陣列6 2、該指令邏輯4 4及狀態機5 0。該電壓產生器組件 6 0藉由該指令邏輯4 4及該狀態機5 0所控制。該電壓產生器 組件6 0可操作以產生用於該記憶體陣列6 2之記憶體單元之 程式化、讀取、抹除、軟性程式化及確認之必要的電壓。 在區段之程式化及抹除循期間，指令邏輯4 4及狀態機 5 0程式化在該區段内之資料位元及在該第一參考陣列6 6與 該第二參考陣列68内之參考位元。該指令邏輯44及狀態機 5 0接著抹除在該區段内之資料位元及在該第一參考陣列6 6 與該第二參考陣列68内之參考位元。該指令邏輯44及狀態 機5 0接著程式化在該第一參考陣列6 6内之該參考單元之其 中一個位元，及程式化在該第二參考陣列6 8内之該參考單 元之其中一個位元。在讀取操作期間，資料位元例如藉由 在區段内讀取一個或一個以上之字元而讀取。該指令邏輯 44及狀態機5 0從在該第一參考陣列6 6内之單元讀取程式化 位元及從在該第二參考陣列6 8内之單元讀取抹除位元。該 讀取數值提供至決定平均參考數值（例如臨限電壓平均數
92322.ptd 第18頁 1286755 五 值 考 取 化 單 、發明說明（14) — ，VTAVG)之該參考邏輯組件46。該平均參考數值提供至灸 比較組件4 8。該麥考比較組件4 8比較該 二 ，立元，以判斷是否該位元是在程式化狀態或；;： 狀悲。 、 第3圖說明依據本發明之態樣用於從 元決定電壓臨界平均（Vtavg)之電路76。第一參考=考 70(REF A)包含新增位元（CB)及 元π式該新増位元未受到 一苓考早兀72(REF B)包含新增位元（ 弟 (NB)。該新增位元受到程式 上）及才示卓位το 程式化（NP )。在讀取操作期 亚且该標準位元未受到 單元7。之程式化標準位元K第：：：：6總和該第-參考 標準位元之該讀取電流。誃/ 二♦考單兀7 2之未程式化 並且提供該電壓至平均組‘ σ / f 7 6轉換該電流成為電壓 簡單的電壓分壓器。該平& 忒平均組件7 8例如可以是 限電壓vw臨限電壓78接著提供該平均參考臨 料位元是程式化位元或未程以經由使用以判斷是否資 電壓平均值可以由該第一泉=w位70。需要瞭解的是臨限 與該第二參考單元72之程；化= 呈=增位元 第4圖顯示依據本發明 曰/兀相加而決疋。 位元參考單元決定臨限電壓個^樣而用於從兩個雙 參考單元80(REF C)包含新增 （=)之電路以。第一 元受到程式化（P)並且該新择位兀=^準位元。該標準位 二參考單元82(REF D)包含^辦；0未受到程式化（NP)。第 ^匕3新増位元及標準位元。該新增 1286755 五、發明說明（15) 位元未受到程式化（P )並且該標準位元受到程式化（N P )。 在頊取操作期間’加法器8 6總和該第一參考單元8 0之程气 化標準位元及該第二參考單元8 2之未程式化互補單元之^ 讀取電流。該加法器8 6轉換該電流成為電壓並且提供今電 壓至平均組件88。該平均組件88接著提供該平均參考^限 電壓VT AVG。臨限電壓平均值可以經由使用以判斷是否資料 位元是程式化位元或未程式化位元。需要瞭解的是臨限電 壓平均值可以由該第一參考單元80之未程式化新增位^與 該第二參考單元8 2之程式化標準位元相加而決定。第3圖、 至第4圖說明其中一個參考之程式化位元與另一個參考之 未程式化位元所結合之任何適當的組合可以使用於決定臨 限電壓平均值VTAVG。 第5圖為具有資料單元92、來自動態參考A之第一來考 單元9 4及來自動態參考B之第二參考單元9 6之比較電路9〇 之示意說明。該資料單元9 2具有新增位元及標準位元。該 參考單元9 4及9 6亦具有新增位元及標準位元。相結合的通 道閘9 8連接至該單元9 2、9 4及9 6之該新增位元及標準位元 側。在說明於第5圖之例子中，來自單元9 2之該標準位元 側數據與來自動態參考單元9 4及9 6之標準位元側之平均的 數據做比較。在此例子中，其中一個參考單元之該標準位 元將受到程式化並且該另一單元之標準位元將不受程式 化0 應該要瞭解的是，若來自單元9 2之該新增位元側之資 料欲做比較，則單元9 4及9 6之該新增位元側可以做平均。
92322.ptd 第20頁 1286755 五、發明說明（16) 若該參考單元之新增位元是使用於讀取資料單元之新增位 元並且該參考單元之標準位元是使用於讀取資料單元之標 準位元，則讀取操作是較簡單的。通道閘9 8之輸出為輸入 至個別的串疊放大器1 0 0。對應於該第一參考單元9 4之標 準位元及該第二參考單元之標準位元之串疊放大器100之 輸出提供至平均器1 0 2。該平均器1 0 2提供對應於程式化位 元及未程式化位元之平均值之平均數值。該平均器1 0 2之 輸出提供至差動感測放大器1 04内部，該差動感測放大器 1 0 4提供輸出與對應於該資料單元9 2之標準位元之串疊之 輸出做比較。該差動感測放大器1 0 4提供輸出對應於是否 該資料單元9 2之標準位元是在程式化狀態或未程式化狀 態。 第6圖顯示從64K區塊120之例子之上視或平面視圖之 部分記憶體單元佈局。本例子依據1 6位元輸入/輸出之64K 區塊而做說明。需要瞭解的是區塊可以是8位元、3 2位 元、64位元或更多的輸入/輸出並且並非限定於64K(例如 12 8K、2 5 6K)。該64K區塊120可以是區段或部分區段。例 如，具有該接觸連接共同金屬位元線之一個或一個以上之 區塊可以形成區段。氧化物一氮化物一氧化物堆疊長條或 層膜1 2 2延伸該記憶體陣列之長度並且包含該區塊1 2 0。該 區塊1 2 0包含1 6個輸入/輸出群組欄位1 2 6。每個輸入/輸出 之π字元”或群組包括八個電晶體或八個標準位元及八個新 增位元。每個輸入/輸出包含用於定址單元之列之複晶矽 字元線1 2 4。複數個位元線在該氧化物一氮化物一氧化物
92322.ptd 第21頁 1286755 五、發明說明（17) 堆豐長條層1 2 2下方延伸而用於該記憶體單元之個別位元 之致能讀取、寫入及抹除。每個位元線連接至在十六個列 之群組之其中一端之第一接觸128及金屬位元線（未顯示） 與在該群組之另一端之第二接觸i 3 〇。在第6圖之例子中， 顯示五條位元線使得位元線連接至在行位内之每個其他電 晶體之一端，並且使用兩個選擇電晶體以在兩個電晶體之 四個位元之間選擇而用於讀取、寫入及抹除。 第7圖顯示在列内使用選擇電晶體及三條位元線用於 讀取、寫入及抹除位元之首先四個雙位元記憶體單元之定 址之示意圖。第一雙位元記憶體單元1 4 2包含第一位元C 〇 及第二位元C1、第二雙位元記憶體單元14 4包含第一位元 C2及第二位元C3、第三雙位元記憶體單元146包含第一位 元C 4及第二位元C 5及第四雙位元記憶體單元1 4 8包含第一 位元C 6及第二位元C 7。該四個雙位元記憶體單元可以形成 8位元字元。選擇閘150 (Se 10)及選擇閘152 (Sell)經由提 供以致能雙位元記憶體1 42之位元CO、C1及雙位元記憶體 14 4之位元C2、C 3之讀取、寫入及抹除。選擇閘154 (Se 12) 及選擇閘1 5 6 ( Se 1 3 )經由提供以致能雙位元記憶體1 4 6之位 元C4、C5及雙位元記憶體148之位元C6、C7之讀取、寫入 及抹除。第一切換1 5 8連接至第一位元線BL 0、第二切換 1 6 0連接至第二位元線BL 1並且第三切換1 6 2連接至第三位 元線BL2。該第一、第二及第三切換在電源（VDD)及接地 (G N D )之間連接該對應的位元線。該雙位元記憶體單元之 任何的位元如同於下文之第2表中所描述可以藉由提供不
92322.ptd 第22頁 1286755 五、發明說明（18) 同的電壓配置而讀取。在描繪於第7圖之例子中，雙位元 記憶體單元1 4 2之單元C 0將受到讀取。 第2表
單元 WL A B C SelO Sell Sel2 Sel3 BLO BL1 BL2 CO Vgate H L X L H L L GND VD X C1 Vgate L H X L H L L VD GND X C2 Vgate H L X H L L L GND VD X C3 Vgate L H X H L L L VD GND X C4 Vgate X H L L L L H X GND VD C5 Vgate X L H L L L H X VD GND C6 Vgate X H L L L H L X GND VD C7 Vgate x L H L L H L X VD GND 第8圖顯示依據本發明之態樣之用於讀取單元之部分 區段1 72之系統1 70。該區段1 72為雙位元單元之陣列，諸 如單元180。該系統1 70包含在執行於該區段1 72上之各種 操作（例如程式化、讀取、確認、抹除）期間解碼輸入/輸 出之位元線控制器1 7 4及字元線控制器1 7 6。該位元線控制 器1 7 4及字元線控制器1 7 6由系統控制器（未顯示）或類似元 件接收位址匯流排資訊。·諸如單元1 8 0之雙位元記憶體單 元形成於Μ列及N行内。共同的字元線連結至在列内之每個 單元，諸如字元線WL0、WL1、WL2至WLM。共同的字元線連 結至在欄内之每個單元，諸如位元線BL0、BL1至BLN。結 合每個字元線為第一動態參考記憶體單元1 8 2 (REF A )及第 二動態參考記憶體單元1 84(REF B)。字元線可以含有例如 形成多重字元之1 0 0 0個位元，並且區段可以包含例如5 1 2 條字元線以提供5 1 2K位元之記憶體。結合字元線之該第一
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五、發明說明（19) 動態參考記憶體單元1 8 2及該第二動態參考記憶體單元^ w 在包έ於用於對應子元線之字元或多重字元内之位元之綠 取期間而使用。此允許結合在字元線内之而欲在該對應的 參考單元内反應之資料單元之程序變動。 第9圖顯示依據本發明之態樣之用於讀取單元1 9 1之區 段之糸統1 9 0。單元1 9 1之區段包含資料區段部分1 g 2、動 態參考A部分1 94及動態參考B部分1 96，其中動態參考A1 94 及動悲參考B 1 9 6組成參考陣列。該動態參考a 1 9 4及該動態 參考B1 9 6長：供結合在字元線内之字元之個別參考，使得每 個字元具有相關的參考。雖然該參考陣列以個別的結構做 說明’但該參考單元可以在該資料區段部分1 9 2内相互混 合。 5亥區段1 9 2以具有N型單元做說明。應該瞭解的是在記 k、體陣列内之區段可以具有各種不同的單元之數目。動態 蒼考A 1 9 4及動態參考b 1 9 6以具有每個p型單元而做說明。 該區段1 9 2包含複數個雙位元資料單元2 〇 〇、動態參考A1 94 包含複數個雙位元參考單元2 〇 2及動態參考b 1 9 6包含複數 個雙位元參考單元2 0 4。該資料單元2 〇 〇及在陣列内之對應 的參考單元2 0 2及24與共同的字元線，諸如在列内之WLO、 WL1至WLM，以及與在區段192内之共同的位元線bl〇_BLN、 在動態參考A194内之BLO-BLP及在動態參考B196内之 BL0-BLP連接。需注意的是該字元線為共同至在該區段192 ^之雙位元單元兩者以及該參考陣列1 9 4及1 9 6。控制器/ 解碼裔2 0 6控制該電壓至該個別的位元線並且字元線控制
92322.ptd 第24頁 1286755 五、發明說明（20) 器2 0 0控制該電壓至該個別的字元線。在區段1内之該位元 線終止於輸入/輸出20 2内。來自該輸入/輸出2 〇 2及來自該 動態參考A及B之資料藉由一系列之通道閘2 〇 4所控制。 第1 0圖為依據本發明所製造之部分記憶體陣列2 1 〇之 架構之概觀，並且說明具有結合的參考陣列2丨4之第一區 段2 1 2、具有結合的參考陣列2 1 8之第二區段2丨6至具有結 合的參考陣列22 2之區段R22 0。應該瞭解的是該區段之^ 序可以隨著具有區段於垂直的配置中以及於水平的配置中 之該記憶體陣列2 1 0而改變。在該部分記憶體車列中 考:車列：以包含結合字元、字元線或整個區體段陣之歹;^ 及第二參考。第一參考之程式化位元及第二參考之未程式 化位元經由使用以決定在該結合區段内之資料位元之讀^ 期間所使用之平均臨限電壓數值。 檢視上文所描述之先前結構及功能特徵，依據本發明 之各種態樣之方法將參考第丨丨圖而更佳瞭解。雖然為^說 明簡化之目的，第11圖之方法依據執行順序而顯示及描 遠’需要瞭解及明白的是本發明並非意在藉由該說明的順 序=限定，依據本發明，某些態樣可以不同的順序及/或、 同時以來自於此所顯示及描述之其它態樣而產生。再者， 並非所有說明的特徵可能需要以實現依據本發明之態樣之 方法。 ’ 第1 1圖顯示依據本發明之一個態樣用於執行多重位一 圮憶體單元結構之一個或一個以上之資料位元之讀取操= 種特疋的方法。该方法開始於3 0 0，其中將執行程'式 1286755 五、發明說明（21) 化及抹除常式。該程式化及抹除常式程式化在部分記憶體 内之資料位元及參考位元。該部分記憶體可以是區段、區 塊或整個記憶體元件。該程式化及抹除常式接著抹除該資 料位元及該參考位元。該方法接著進入至3 1 0。在3 1 0，該 方法程式化參考單元對之該參考單元之第一位元。該參考 單元可以包含對應於字元、字元線或整個區段之第一參考 單元及第二參考單元。由於該多重位元記憶體單元結構之 程式化及抹除循環超過時間，則該第一參考單元追蹤在程 式化位元上之電荷損失。該第二參考單元追蹤該多重位元 記憶體單元結構之記憶體單元之在超過時間未程式化或抹 除位元上之新增位元干擾之影響。該方法接著進入3 2 0以 開始標準操作。 在標準操作期間，將執行寫入操作以設定該多重位元 記憶體單元結構之記憶體單元之資料位元至程式化狀態或 未程式化狀態。例如，可以執行寫入操作以程式化整個區 段、區塊或結構以執行特定的程式化功能。此外，在含有 該多重位元記憶體單元結構之元件之操作期間可以執行某 些部分，使得除了程式化常式之外，資料可以儲存於該記 憶體結構内。該方法接著進行至3 3 0以判斷是否已經使用 讀取請求。 若讀取請求並未使用（N 0 )，則該方法回到3 2 0以繼續 執行標準操作。若讀取請求已經使用（YES )，該方法進行 至3 4 0。在3 4 0，讀取電流從第一參考單元之程式化位元及 第二參考單元之抹除或未程式化位元所讀取。如同上文所
92322.ptd 第26頁 1286755 五、發明說明（22) 討論的，該程式化位 過時間之電荷損失，凡追蹤該多重位元記憶體單元結構超 元記憶體單元結構妒=^該未程式化位元追蹤在該多重位 干擾之影響。在35 °之時間之未程式化位元上之新增位元 之程式化位元及节笛，平均臨限電壓數值使用該第—參考 判斷。該平均於=二參考之未程式化位元之讀取電流而 臨限電壓 限數值可以是平均讀取電流或轉換成平均 在3 6 0 ’ 一個或—個以上之位元從該多重位 單元結構讀取。例如，字元、複數個字元或區段可：讀體 取。在3 7 0，資料單元之位元與平均臨限電壓數值做比 較。該方法接著進行至3 8 0以判斷是否該位元為程式化或 未程式化。例如，具有讀取數值高於該平均臨限電壓數值 之位元可以考量為程式化位元，而具有讀取數值低於該平 均臨限電壓數值之位元可以考量為未程式化位元。該方法 對於經由讀取之該剩餘位元重複3 7 0之比較及3 8 0之判斷。 此外，3 70之比較及38 0之判斷可以同時在字元、字元線或 區段内之位元上進行。 上文所描述的包含本發明之例子。當然不可能描述用 於彳田述本發明之目的之要件或方法之每個可以想到的組 合’但是一般熟習此項技藝之人士可以瞭解本發明之很多 更進—步的組合及替換是可能的。因此，本發明意在涵括 洛在該附加的申請專利範圍之精神及範疇之内之所有此類 的#代、修正及變換。再者，該術語”包含"是使用於該詳 細"兒明或該申請專利範圍之範圍内，當在申請專利範圍内
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92322.ptd 第28頁 1286755 圖式簡單說明 [圖式簡單說明] 第1圖顯示例示性雙位元記憶體單元之側視橫截面圖 式，其中可以實現本發明之各種態樣。 第2圖顯示經由採用以執行本發明之各種態樣之系統 之方塊圖。 第3圖顯示依據本發明之目的使用兩個參考單元之標 準位元而用於決定平均臨限電壓數值之電路之示意性方塊 圖。 第4圖顯示依據本發明之態樣使用第一參考單元之標 準位元及第二參考單元之新增位元而用於決定平均臨限電 壓數值之電路之示意性方塊圖。 第5圖顯示依據本發明之態樣之比較電路之示意方塊 圖。 第6圖顯示依據本發明之態樣之雙位元快閃記憶體之 陣列之64K區段之部分上視圖式。 第7圖顯示依據本發明之態樣之雙位元記憶體單元之 列部分之示意性圖式。 第8圖顯示依據本發明之態樣使用與字元線結合之一 對參考單元而用於讀取部分區段之系統之示意性方塊圖。 第9圖顯示依據本發明之態樣使用與字元結合之一對 參考單元而用於讀取部分區段之系統之示意性方塊圖。 第1 0圖顯示依據本發明之態樣之部分記憶體陣列之架 構之方塊圖。 第1 1圖顯示依據本發明之態樣而用於執行讀取操作之
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圖式簡單說明 方法 之 流 程 圖 〇 4 第 — 區 域 5 中 央 區 域 6 第 二 區 域 8 通 道 9 P型基板區域 10 雙 位 元 記 憶 體 單 元 12 複 晶 矽 層 > 字 元 線 14、 1ί 二 氧 化 矽 層 16 氮 化 矽 層 20 硼 核 心 植 入 22 選 擇 氧 化 部 分 24 傳 導 部 分 26 第 一 電 荷 28 第 二 電 荷 30 氧 化 物 — 氮 化 物 — 氧 化 物 層 32 第 一 位 元 線 34 第 二 位 元 線 40 多 重 位 元 記 憶 體 系 統 42 位 址 解 碼 器 44 指 令 邏 輯 組 件 46 參 考 邏 輯 組 件 48 參 考 比 較 器 組 件 5 0 内 部 狀 態 機 60 電 壓 產 生 器 組 件 62 位 址 記 憶 體 陣 列 64、 172 區 段 66 第 一 動 態 參 考 陣 列 68 第 二 動 態 參 考 陣 列 70、 80 第 一 參 考 單 元 Ί2、 82^ 96 第 二 參 考 單 元 76 電 壓 臨 限 平 均 之 電 路 加 法器 78 電 壓 平 均 組 件 86 臨 限 電 壓 平 均 值 之 電 路 % 加法 器 88 電 壓 平 均 組 件 90 比 較 電 路 92 資 料 單 元 94 參 考 單 元 98 通 道 閘 100 串 疊 放 大 器 92322.ptd 第30頁 1286755 圖式簡單說明 1 0 2平均器 1 0 4差動感測放大器、比較組件 1 2 0區塊 1 2 2氧化物一氮化物一氧化物堆疊長條或層膜 1 2 4複晶矽字元線 1 2 6輸入/輸出群組欄位 1 2 8第一接觸 1 3 0第二接觸 1 4 2第一雙位元記憶體單元 144第二雙位元記憶體單元 1 4 6第三雙位元記憶體單元 1 4 8第四雙位元記憶體單元 1 5 0、1 5 2、1 5 4、1 5 6 選擇閘 1 5 8第一切換 1 6 0第二切換 1 6 2第三切換 1 7 0、1 9 0 系統 1 7 4位元線控制器 1 7 6字元線控制器 180、 191 單元 1 8 2第一動態參考記憶體單元 1 8 4第二動態參考記憶體單元 1 9 4動態參考A部分 2 0 0雙位元資料單元 2 0 6控制器/解碼器 2 1 2第一區段 2 1 6第二區段 1 9 2資料區段部分 1 9 6動態參考B部分 202雙位元參考單元 2 0 4雙位元參考單元（通道閘） 2 1 0記憶體陣列 2 1 4、2 1 8、2 2 2參考陣列
2 2 0區段R
92322.ptd 第31頁 1286755 圖式簡單說明 300、 310、 320、 330、 340、 350、 360、 370、 380 步驟
92322.ptd 第32頁

Claims (1)

1286755 ^ , _案號92107077_年/月冰曰 修正_ 六、申請專利範圍 1 · 一種多重位元記憶體系統（4 0 )，包括： 由第一多重位元參考單元（7 0 )讀取程式化位元值 及從第二多重位元參考單元（7 2 )讀取未程式化位元值 以決定平均動態參考數值之參考組件（4 6 );以及 使用該平均動態參考數值以促使決定是否至少一 個多重位元資料單元之位元是在該程式化狀態或在該 未程式化狀態之比較組件（1 0 4 )。 2. 如申請專利範圍第1項之系統，更包括以結合的字元線 (1 2 )連結至在列内之多重位元資料單元（1 0 )及以結合 的位元線（3 2及3 4 )連結至在行内之多重位元資料單元 (1 0 )之列及行，所組成之多重位元資料單元（1 0 )之區 段（64)，以及形成多重位元參考對之該第一及第二多 重位元參考單元（7 0及72)，該多重位元參考對在程式 化及抹除循環期間與該多重位元資料單元（1 0 )—起程 式化及抹除。 3. 如申請專利範圍第2項之系統，其中至少一個多重位元 參考對與在字元線（1 2 )内之多重位元資料單元（1 0 )結 合，該參考組件（4 6 )在該字元線（1 2 )内之位元之讀取 期間使用該多重位元參考對。 4. 如申請專利範圍第2項之系統，其中該多重位元參考對 與在該區段（6 4 )内之多重位元資料單元（1 0 )結合，該 參考組件（4 6 )在該區段（6 4 )内之位元之讀取期間使用 該多重位元蒼考對。 5. 如申請專利範圍第2項之系統，其中該多重位元資料單
92322修正版.ptc 第33頁 1286755 銳 92圓77 六、申請專利範圍 元（1 0 )之區段（6 4 )及該多重位元參考對為氧化物一氮 化物一氧化物雙位元資料單元。 6 .如申請專利範圍第1項之系統，其中該參考組件（4 6 )判 斷若該位元具有高於該平均動態參考值之讀取值，則 在該至少一個多重位元資料單元（10)内之位元是程式 化位元，及若該位元具有低於該平均動態參考值之讀 取值，則在該至少一個多重位元資料單元（1 0 )内之位 元是未程式化位元。 7. —種用於讀取在多重位元快閃記憶體單元之陣列（6 2 ) 内之位元之方法，該方法包括： 判斷來自第一參考單元（7 0 )之程式化位元之第一 讀取值及來自第二參考單元（72)之未程式化位元之第 二讀取值； 評估來自該第一讀取值及該第二讀取值之平均臨 限值；、 讀取資料單元（1 0 )之位元以判斷資料位元讀取 值； 比較該資料位元讀取值與該平均臨限值；以及 基於該比較而判斷是否該位元為程式化位元及未 程式化位元之其中一者。 8. 如申請專利範圍第7項之方法，更包括在執行程式化及 抹除循環之後而程式化該第一參考單元（7 0 )之第一位 元及程式化該第二參考單元（72)之第一位元。 9. 一種用於讀取雙位元快閃記憶體單元（1 0 )之系統，雙
92322修正版.ptc 第34頁 1286755 案號 92107077 八年ί月冲曰 修正 六、申請專利範圍 位元記憶體單元（1 0)具有標準位元及結合該標準位元 之新增位元，該系統包括·· 在雙位元記憶體陣列（6 2 )内用於程式化位元之機 構； 用於程式化在第一參考單元（7 0 )内之第一位元及 在第二參考單元（72)内之第二位元之機構，使得該第 一參考單元（7 0 )具有程式化位元及未程式化位元並且 該第二參考單元（7 2 )具有程式化位元及未程式化位 元； 用於判斷結合該第一參考單元（7 0 )之程式化位元 及該第二參考單元（72)之未程式化位元之平均讀取值 之機構； 用於判斷在該雙位元記憶體陣列（6 2 )内之位元之 位元讀取值之機構；以及 用於比較該位元讀取值與該平均讀取值以判斷是 否位元是在程式化狀態及未程式化狀態之其中一者之 機構。 1 0.如申請專利範圍第9項之系統，更包括用於在該記憶體 陣列（62)内之資料位元及在該參考單元（70及72)内之 參考位元上執行程式化及抹除循環之機構。
92322修正版.ptc 第35頁
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
KR100496858B1 (ko) * 2002-08-02 2005-06-22 삼성전자주식회사 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6992932B2 (en) 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6740927B1 (en) * 2003-01-06 2004-05-25 Applied Intellectual Properties Co., Ltd. Nonvolatile memory capable of storing multibits binary information and the method of forming the same
US6967896B2 (en) 2003-01-30 2005-11-22 Saifun Semiconductors Ltd Address scramble
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
CN1685444B (zh) * 2003-02-27 2011-07-06 富士通株式会社 非易失性半导体存储装置
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US7324374B2 (en) * 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
US6914823B2 (en) * 2003-07-29 2005-07-05 Sandisk Corporation Detecting over programmed memory after further programming
US7123532B2 (en) * 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
DE102004010840B4 (de) * 2004-03-05 2006-01-05 Infineon Technologies Ag Verfahren zum Betreiben einer elektrischen beschreib- und löschbaren nicht flüchtigen Speicherzelle und eine Speichereinrichtung zum elektrischen nicht flüchtigen Speichern
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7755938B2 (en) * 2004-04-19 2010-07-13 Saifun Semiconductors Ltd. Method for reading a memory array with neighbor effect cancellation
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7038948B2 (en) * 2004-09-22 2006-05-02 Spansion Llc Read approach for multi-level virtual ground memory
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7257025B2 (en) * 2004-12-09 2007-08-14 Saifun Semiconductors Ltd Method for reading non-volatile memory cells
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
US7116597B1 (en) * 2004-12-30 2006-10-03 Intel Corporation High precision reference devices and methods
EP1684307A1 (en) 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
JP2006228404A (ja) * 2005-01-24 2006-08-31 Sharp Corp 半導体記憶装置、その読み出し方法、その記憶方法及び電子機器
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US7190621B2 (en) * 2005-06-03 2007-03-13 Infineon Technologies Ag Sensing scheme for a non-volatile semiconductor memory cell
US7259993B2 (en) * 2005-06-03 2007-08-21 Infineon Technologies Ag Reference scheme for a non-volatile semiconductor memory device
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
WO2007000809A1 (ja) * 2005-06-28 2007-01-04 Spansion Llc 半導体装置およびその制御方法
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
JP4792034B2 (ja) 2005-08-08 2011-10-12 スパンション エルエルシー 半導体装置およびその制御方法
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7388252B2 (en) * 2005-09-23 2008-06-17 Macronix International Co., Ltd. Two-bits per cell not-and-gate (NAND) nitride trap memory
US7221138B2 (en) 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7638835B2 (en) 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7773421B2 (en) * 2006-05-08 2010-08-10 Macronix International Co., Ltd. Method and apparatus for accessing memory with read error by changing comparison
US7471562B2 (en) * 2006-05-08 2008-12-30 Macronix International Co., Ltd. Method and apparatus for accessing nonvolatile memory with read error by changing read reference
US8077516B2 (en) * 2006-05-08 2011-12-13 Macronix International Co., Ltd. Method and apparatus for accessing memory with read error by changing comparison
US7836364B1 (en) * 2006-05-30 2010-11-16 Marvell International Ltd. Circuits, architectures, apparatuses, systems, methods, algorithms, software and firmware for using reserved cells to indicate defect positions
US7561472B2 (en) * 2006-09-11 2009-07-14 Micron Technology, Inc. NAND architecture memory with voltage sensing
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
US8642441B1 (en) * 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US20080247217A1 (en) * 2007-04-04 2008-10-09 Bernhard Ruf Integrated circuit, memory cell array, memory module, method of operating an integrated circuit, and computing system
JP4413944B2 (ja) * 2007-04-10 2010-02-10 株式会社東芝 半導体記憶装置
US7505298B2 (en) * 2007-04-30 2009-03-17 Spansion Llc Transfer of non-associated information on flash memory devices
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7590001B2 (en) 2007-12-18 2009-09-15 Saifun Semiconductors Ltd. Flash memory with optimized write sector spares
US8045390B2 (en) * 2008-03-21 2011-10-25 Macronix International Co., Ltd. Memory system with dynamic reference cell and method of operating the same
US8031523B2 (en) * 2008-07-31 2011-10-04 Macronix International Co., Ltd. Memory and reading method thereof
US8379443B2 (en) * 2009-05-27 2013-02-19 Spansion Llc Charge retention for flash memory by manipulating the program data methodology
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
KR20120011642A (ko) 2010-07-29 2012-02-08 삼성전자주식회사 기준 셀을 포함하는 불휘발성 메모리 장치 및 그것의 기준 전류 설정 방법
KR102060488B1 (ko) 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
US9991001B2 (en) * 2014-05-22 2018-06-05 Cypress Semiconductor Corporation Methods, circuits, devices and systems for sensing an NVM cell
US10573372B2 (en) * 2018-05-31 2020-02-25 Micron Technology, Inc. Sensing operations in memory by comparing inputs in a sense amplifier
US11978528B2 (en) * 2021-10-15 2024-05-07 Infineon Technologies LLC Dynamic sensing levels for nonvolatile memory devices
TW202520270A (zh) * 2023-11-14 2025-05-16 華邦電子股份有限公司 記憶體儲存裝置及其讀取方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218566A (en) 1991-08-15 1993-06-08 National Semiconductor Corporation Dynamic adjusting reference voltage for ferroelectric circuits
US5341489A (en) * 1992-04-14 1994-08-23 Eastman Kodak Company Memory card with programmable interleaving
US5696917A (en) * 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
US5684741A (en) * 1995-12-26 1997-11-04 Intel Corporation Auto-verification of programming flash memory cells
US6052321A (en) * 1997-04-16 2000-04-18 Micron Technology, Inc. Circuit and method for performing test on memory array cells using external sense amplifier reference current
TW338158B (en) * 1996-02-29 1998-08-11 Sanyo Electric Co Non volatile semiconductor memory device
EP0907954B1 (en) * 1996-06-24 2000-06-07 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
US5732017A (en) * 1997-03-31 1998-03-24 Atmel Corporation Combined program and data nonvolatile memory with concurrent program-read/data write capability
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
FR2770326B1 (fr) * 1997-10-28 2001-12-28 Sgs Thomson Microelectronics Procede d'ecriture dans une memoire non volatile modifiable electriquement
US5898618A (en) * 1998-01-23 1999-04-27 Xilinx, Inc. Enhanced blank check erase verify reference voltage source
US6260156B1 (en) * 1998-12-04 2001-07-10 Datalight, Inc. Method and system for managing bad areas in flash memory
JP3578661B2 (ja) 1999-05-07 2004-10-20 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置
US6185128B1 (en) * 1999-10-19 2001-02-06 Advanced Micro Devices, Inc. Reference cell four-way switch for a simultaneous operation flash memory device
US6327194B1 (en) * 2000-04-25 2001-12-04 Advanced Micro Devices, Inc. Precise reference wordline loading compensation for a high density flash memory device
US6411549B1 (en) * 2000-06-21 2002-06-25 Atmel Corporation Reference cell for high speed sensing in non-volatile memories
JP4043703B2 (ja) * 2000-09-04 2008-02-06 株式会社ルネサステクノロジ 半導体装置、マイクロコンピュータ、及びフラッシュメモリ
WO2002043127A1 (en) * 2000-11-21 2002-05-30 Koninklijke Philips Electronics N.V. Method of forming a semiconductor structure
US6344994B1 (en) 2001-01-31 2002-02-05 Advanced Micro Devices Data retention characteristics as a result of high temperature bake
US6651032B2 (en) * 2001-03-15 2003-11-18 Intel Corporation Setting data retention thresholds in charge-based memory
US6466480B2 (en) * 2001-03-27 2002-10-15 Micron Technology, Inc. Method and apparatus for trimming non-volatile memory cells
US6690602B1 (en) * 2002-04-08 2004-02-10 Advanced Micro Devices, Inc. Algorithm dynamic reference programming
JP2004107096A (ja) * 2002-09-13 2004-04-08 National Institute For Materials Science 配向性炭化ケイ素焼結体とその製造方法

Also Published As

Publication number Publication date
DE60316931T2 (de) 2008-07-24
WO2003088261A1 (en) 2003-10-23
DE60316931D1 (de) 2007-11-29
EP1495471A1 (en) 2005-01-12
KR20050003365A (ko) 2005-01-10
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