TWI286325B - Semiconductor memory device and method of arranging signal and power lines thereof - Google Patents

Description

1286325 17116pif.doc 九、發明說明： 本申請案主張於2004年6月3日向韓國智慧財產局提出 申請之韓國專利申請案第P2004-40542號和在2004年9月17日 申請案第P2004-74730號的優先權之益處，該專利申請案所揭 露之内容結合於本說明書中。 【發明所屬之技術領域】 本發明是有關於動態隨機存取記憶體(D RA Μ)半導體元 件，且特別是有關於覆蓋於該元件上，在圖案化金屬層禮， 路由(routing)電源與訊號跡線之方法和裝置。 【先前技術】 DRAM元件包括一個記憶陣列、存取記憶陣列的電路、 和與外部元件一起控制DRAM操作及通訊的周邊電路。習知 的記憶陣列是由一重複格式的次記憶細胞陣列所組成，散佈 在用來給存取記憶陣列的電路部分區域，剩餘的存取電路則 通常位在記憶陣列邊緣的行解碼器與列解碼器裡面。 圖1繪示一習知記憶體1〇〇配置，它包括一個記憶陣列 10、一個行解碼器20、和一個列解碼器30。記憶陣列10被配 置成很像西洋棋盤；該次記憶細胞陣列(SMCAs)被次字元線 ，動器（SWDs)垂直地分隔，並被給用在記憶細胞的感測放大 器（SAs)水平地分隔。每一個次記憶細胞陣列包括多數個記憶 細胞(MC)，每一個記憶細胞是由一條次字元線(SWL)帶動的 存取電晶體及儲存資料的電容器所組成。SAs是被連接區(CJs) 垂直地为隔，該CJs包含給SAs用的控制訊號產生電路。 7 1286325 17116pif.doc /于解碼器20在行選擇線(CSLs)上產生訊號，以便依照一 個提供的行位址(CA)去選擇_裡_至乡行來做讀寫。 列解碼器30藉著選取多婁U条主要字元線(NWE)中的-條線和字7〇線選擇(ρχ)訊號，來向一個提供的列位址反應， 以便啟動在陣列裡成一列之記憶細胞。 圖1的其他方面將與繪示在圖2裡記憶陣列10的一部分 的更詳細圖示來合併解釋。兩個記憶細胞M c丨和M c 2分別顯 示在SMCA1和SMCA2裡面。每一個記憶細胞包括一個電容 器C，s亥電谷器連接一個細胞板電壓(Vp)和一個存取電晶體ν 的源極。通常，Vp是一半的電源電壓。每一個存取電晶體(N) 的閘極是被一相對應的次字元線(s w L)以S W L1控制M C1的 存取電晶體和SWL2控制MC2的存取電晶體的方式來控制。 每一個存取電晶體的汲極連接至一相對應的位線(BL)， 比方説BL1對MCI和BL2對MC2。每一個位線亦是以存取電 晶體(未繪示)連接至SWLs的方式，連接至各別SMCAs裡的其 他記憶細胞(未繪示）。一個感測放大器區塊是處在Smcai和 SMCA2之間。請參考SMCA1，BL1和BL1B連接至一個在SA1 裡的預先充電電路PRE1 ’並且通過一個位元絕緣閘iso 1以連 接至一對感測位線SBL和SBLB。至於SMCA2，BL2和BL2B 則連接至在SA1裡的預先充電電路PRE2，並且通過一個位元 絕緣閘IS02以連接至一對感測位線SBL和SBLB。一個位元感 測放大器BLSA和一個資料輸出入閘極I0G也連接至感測位 線SBL和 SBLB。 1286325 17116pif.doc 位元感測放大器放大介於在記憶細胞MCI的BL1和 BL1B之間的電壓差，比方說，在如下的順序中，記憶細胞代 表兩個邏輯狀態（多重狀態記憶細胞亦存在和習知使用更複 雜的感測放大器電路）中的一個。絕緣閘IS01連接BL1至 SBL，亦連接BL1B至SBLB。預先充電電路PRE1給BL1和 BL1B充電到一個電壓中途點，那是介於一個放電電容器c(比 方說，代表邏輯0)的電壓和一個充電電容器C(在同例裡，代 表邏輯1)的電壓之間。SWL1被通電，以便將MCI内的記憶細 胞電容器耦合至BL1。當細胞電容器放電時，電荷分享效應 會導致在BL1上的電壓，相對於BL1B減少些；而當細胞電容 器充電時，電荷分享效應會導致在BL1上的電壓，相對於 BL1B增加些。在電荷分享效應完成後，絕緣閘18〇1開始生 效，以致於介於位線BL1/BL1B之間的一微小電壓差被轉移至 感測位線SBL1/SBL1B。而在任何一個情況下，位元感測放 大器BLSA在預設時段期間是啟動著，以便去感測和放大介 於位線BL1/BL1B之間的微小電壓差。 當輸出入閘IOG啟動時，會耦合SBL和SBLB至一對區域 輸出入線LIO和LIOB，該線也會連接至在SA1上方和下方之 其他SA地區（未繪示)裡的其他之輸出入閘i〇G。在此處，輸 出入閘IOG是啟動著，以對行選擇線CSL(未繪示)反應。當LIO 和LIOB有效時，一個區域整體輸出入閘LGIOG伺服給選擇性 地耦合LIO和LIOB至一對整體輸出入線GI〇和gi〇b。因此感 測的記憶細胞狀態是與一個週邊輸出入電路耦合在一起。 9 1286325 17116pif.doc 由圖1和圖2可了解到大量的導線路由過記憶陣列1〇。 NWE線經由·^ $己憶細胞陣列上面，而垂直地路由越過記憶陣 列，並且PX、LIO、和LIOB線經由連接區與感測放大器區上 面，而垂直地路由越過記憶陣列。CSL、GIO、和GIOB線經 由次§己憶細胞陣列上面，而垂直地路由越過記憶陣列。未繪 不的疋電源線，该線也必須路由越過記憶陣列，以提供電源 I 給在SA、CJ、和SWD區塊裡的電路。 、圖3顯示記憶陣列1〇的一塊區域，該圖省略在下方的詳 細電路，而以覆蓋其上方的金屬跡線來解釋。在第一金屬層 上，LIO、PX、和NWE跡線與第一條電源線pi隔開著，該電 源線提供記憶陣列電路所需不同等位的電壓。有些第一條電 源線P1可包括接地電壓線(VSS)和電源線(VCC)。其他的第一 條電源線P1可包括一條參考電壓線(Vref)、一條負 (VBB) ^ 〇 cl 和GIO跡線與第二條電源線P2隔開著，該電源線提供不同等 _ 位的電壓。有些第二條電源線P2亦可包括接地電壓線(vSS) 和電源線(VCC)。其他的第二條電源線P2可包括一條參考電 壓線(Vref)、一條負電源線(VBB)、一條增強電壓線(vpp)等 等。在同等位電壓的P2跡線覆肪跡線地方，該兩條跡線相 互連接在一起而產生一個柵極。！>2跡線連接至位在dram元 件的記憶陣列區外面的電源供應器。 '.圖4顯示圖1裡列解碼器3〇的一個簡化方塊圖。列解碼器 30包括-個列位址解碼器區3(M和一個列位址預解碼器區 1286325 17116pif.doc 30 2在列位址解碼器區3〇_丨内，每一個繪示的第一解碼器 區RD1產生一個字元線選擇訊號？又和每一個繪示的第二解 碼器區RD2產生一個主要字元線訊號：^^¥]£，以對應於依序被 列位址預解碼器區3〇-2產生的列位址ra和預解碼位址DRA。 舅5繪示列解碼器3〇的一部分區域，該圖省略在下方的 詳細電路，而以覆蓋其上方的金屬跡線來解釋。在第一金屬 層上’覆蓋一個第一解碼器區rD1，訊號線81(例如：ρχ線） 是在第一電源線PVINT1和PVSS1側面。在第一金屬層上，覆 蓋一個第二解碼器區RD2，訊號線S1(例如：NWE線)是在額 外的第一電源線PVINT1和PVSS1側面。 第二金屬層包含訊號線S2(例如：RA線和DRA線)和第二 電源線PVINT2和PVSS2。PVINT2連接至PVINT1並且相重 疊，而PVSS2連接至PVSS1並且相重疊。PVINT2和PVSS2跡 線連接至位在DRAM元件的記憶陣列區外面的電源供應器。 在此情況下，電源線不能設計成較寬的線而毫不增加晶片面 積。 【發明内容】 當DRAM元件依比例縮成較小細胞尺寸及或增加在記憶 陣列的細胞數量時，每單位面積裡，會有更多的訊號線路由 過記憶陣列和列解碼器；而此單位面積，在本質上是先前伺 服較小數量訊號線的相同面積。電源線的寬度因此依比例減 小，以便適用於較稠密的記憶陣列。然而減小電源線的寬度 是不好的；當減小電源線的寬度時，會導致對電流造成較大 11 1286325 17116pif.doc 的電阻、較大的電壓降與電源、;肖耗、 計納-個：:==設 U雙θ至助以她，會㈣增進訊 【實施方式】 口。接下來的實施例使用在記憶陣列、列解碼器、及或行解 碼盗上之三層金屬層。這些實施例裡，較寬的電源線通常是 可能的，並可改善電源的分配與穩定性。實施例裡的不同優. 點可從以下所提出的圖示描述裡明顯看到。 圖6解釋使用三層金屬層在訊號線與電源線路由過記憶 陣列的第一實施例。第一金屬層包含NWE、pχ、U0訊號線 和P1電源線，這與先前技術類似。第二金屬層包含CSL和GIO 矾號線，但沒有電源線。第三金屬層包含P3電源線，該線與 形成在第一金屬層上的P1電源線垂直。因為CSL線和GIO線 不與覆蓋於記憶陣列上的金屬層3競爭，故P3電源線可做的 比用先前技術形成於第二金屬層上的P2電源線寬些。雖然為 了清楚的目的，圖6裡並未繪示P3電源線的特徵，該電源線 的部分地方甚至可覆蓋在CSL和GIO線上。在相同電壓下， 12 1286325 17116pif.doc

P3電，線覆蓋P1電源線地方，ρι電源線的連接處，存在一間 隙問題，可用-連通柱接合(第三金屬層與第—金屬層之間的 直接連接)或用一媒介物P2焊接點來連接至金屬層1。p3電源 線因此可以較少電阻與改善電源分配的方式路由過。在CSL 與GIO之間的間距也由於少了p2跡線、降低了串擾、和加強 了訊號傳遞速度而改善。 Φ 圖7解釋使用三層金屬層在訊號線與電源線路由過記憶 陣列的第二實施例。在這實施例裡，P1電源線不在金屬層i 上，而且P2電源線平行於金屬層2上的CSL與GIO，並分配電 源至記憶陣列電路。P3電源線配置在金屬層3上，垂直於p2 電源線，並連接至P3電源線與^電源線有同等位電壓交叉的 P2電源線位置。當P3電源線可做的寬些，以有效地傳送電流 至周邊所需地區時，P2電源線可維持相對較細些。 圖^解釋使用三層金屬層在訊號線與電源線路由過記憶 陣列的第三實施例。在這實施例裡，細的ρι電源線與細的 • 電源線交又。同等位電壓的P1和P2電源線在相交叉地方連 接:寬的P3電源線平行地路由過P2電源線，且通常是重疊在 ，等位電壓的P2電源線上。當P3與P2電源線沿著它們長^重 疊時，兩條線之間的連接可做在一長形的管道裡，或經g使 用的小型連通柱裡。當P3/P2與CSL和GIO共同分享金屬層， 卻佔有非常少的空間之時，P3/P2結構是每單位長度仍有&低 的電阻。 一 13

1286325 17116pif.doc 圖9解釋使用三層金屬層在訊號線與電源線路由過記憶 陣列的第四實施例。在這實施例裡，金屬層1包含細的？1電 源線，該線平行地路由過NWE線。金屬層2包含細的P2電源 線，該線垂直地路由過P1電源線，並與CSL和GIO線平行。 在同等位電壓之P2電源線與Pi電源線相交叉地方，此兩條線 連接在一起。金屬層3包含相對較寬的P3電源線，並與？1電 源線平行，而較佳路由是重疊一起，並置同等位電壓的Η電 源線在下面。在同等位電壓之P3電源線與？2電源線相交叉地 方，此兩條線連接在一起。 圖10解釋使用三層金屬層在訊號線與電源線路由過記 憶陣列的第五實施例。這實施例與第三實施例類似（圖8),但 GIO線是路由過金屬層3，而不是金屬層2。這可是一個很吸 引的，代方式，因為重疊的P2和p3電源線可當作一個具低電 阻的單一導線一起作用，以容許P3電源線無需太寬 ，並且留 工間、、七至屬層3上的汛號線。因此，介於csls線間的線間 距可大些，以讓耦合噪音減少。 、 為了路由訊號線與電源線覆蓋於列解碼器之上，較好但 非必要地與之别任—實施例結合的不同種類的實施例也在 此提出。® 11解釋-個第―列解碼器的實關。在第一金屬 層上提供相對較細的電源線PVINT]^PVSS1， 2方的列解碼器電路。例如，灣 成由上在下，朝向列解石馬器區順的外側運作，並留下 部區段覆蓋於RD1上，以運作在第—金屬裡的訊號線S卜其 1286325 17116pif.doc 他的列解碼器訊號線S2則形成在第二金屬上，以垂直於 PVINT1、PVSS1、和S1線的方式運行。在第三金屬層上，相 對較寬的電源線PVINT3和PVSS3，以平行於幻線的方式運 行，該電源線PVINT3和PVSS3的每一條是與一條或多條訊號 線S2重疊。在PVINT3和PVSS3重疊而不是與幻重疊地方，一 個連接點在此兩條電源線間形成。同樣地，在pvg;s3和PVSS1 0 重疊而不是與S2重疊地方，一個連接點在此兩條電源線間形 成。在這實施例裡，連接可涉及一個部分充滿金屬層2的連 通柱，但沒有連續金屬層2的電源線存在。連接可直接由金 屬層3和金屬層1之間達成(連通一個接點）。這配置好處是容 吕午金屬層2有多餘空間，以去擴散或增加S2線的數量，並且 也透過比先前技術的金屬層2上電源線更大橫截面之金屬層 3，來提供電源分配。 圖12解釋與圖11類似的一個第二列解碼器之實施例，但 是在金屬層2上使用額外的電源線PVINT2和PVSS2，該電源 # 線與外側訊號線S2平行地運行。在PVINT2和PVINT1重疊地 方，一個連接點在此兩條電源線間形成；而在pVSS2和PVSS1 之間亦做類似的連接。PVINT3和PVINT2重疊(並也可與一條 或多條訊號線S2重疊），並在pVINT3和PVINT2兩條電源線重 疊之間地方，做成連接。此連接可以是一狹長通道，或是沿 著PVINT3和PVINT2長度，分隔著一連串甚多的小型連通柱 裡。相同的配置與連接亦在PVSS3和PVSS2之間存在。 15 1286325 17116pif.doc 獨Π解釋與圖11類似的一個第三列解碼器之實施例。 PVINT1和PVSS1放在中間，但是在列解碼器區RD1上方，訊 號線si則位在pvinti和pvssi的外侧。在此處，PVINT2和 PVSS2不存在第二金屬層上面。 圖14解釋與圖12類似的一個第四列解碼器之實施例。 PVINT1和PVSS1放在中間，但是在列解碼器區RD1上方，訊 號線S1位在PVINT1和PVSS1的外側。在此處，pviNT2和 • PVSS2連同訊號線S2存在第二金屬層上面。 為了路由訊號線與電源線覆蓋於行解碼器之上，較好但 非必要地與之前任一實施例結合的不同種類的實施例也在 此提出。圖15解釋一個第一行解碼器的實施例，例如，與在 金屬層3上具有GIO線的圖10實施例一起使用。行解碼器2〇, 使用訊號線S1，而電源線PVINT1和PVSS1位在金屬層1上， 並且訊5虎線S2、電源線PVINT2和PVSS2位在金屬層1上方的 金屬層2上。但是在金屬層3上，金屬層3的GIO線(和可選擇 Φ 地用金屬層3上的電源線，未顯示，提供電力至記憶陣列）覆 蓋於圮憶陣列上，並且連續直接地橫過行解碼器，朝向周邊 的輸出入電路(未顯示）。 圖16解釋與圖15類似的一個第二行解碼器之實施例，其 令該GIO線路由過金屬層3上的行解碼器。但是，在剛通過行 解碼器處，每一條GIO線透過一個連通柱連接至一個Gi〇 線，並連續地橫過，比方說，有如圖6-9所描述的金屬層2上 的記憶陣列。 16 1286325 17116pif.doc 任何熟習此技藝人士當了解， 想像是落在所描述的實施例之一 f夕其他的路由排列可被 間隔並未討論到，因為這些 ^構内。絕對的線寬度與 數。些微的修改和詳細的精進t件和處理程序需求的函 並當視為本申請專利範圍。I3在本發明的實施例裡， 先前的實施例只是範例。雖鈇 書可能引用「一」、「一個、、;：在只麵例一些地方，說明 這不必要意指每-如此參考L t，」、或「一些」’ 只限應用在單-的實施例。H °貫施例，歧指此特徵 定本=本ΓΓ已哺佳實施编絲上，财麵用以限 圍内\可^1熟習此技藝者，在不脫離本發明之精神和範 视後附:申請===為以此本發明之保護範圍當 【圖式簡單說明】 記憶元件裡一般先前技術的記憶陣列及 外電裡記憶陣列的一部分放大圓示，詳細顯示額 圖3也繪示圖丨裡記憶陣列的一部分放大圖示，此圖特別 路ίΐίίί憶陣列上之雙層金屬層之訊號與電源跡線的 圖4繪示圖m列解碼器的一部分放大圖示，詳 外電路與訊號線。 Λ 17 1286325 17116pif.doc 圖5也繪示圖1裡列解碼器的一部分放大圖示，此圖特別 針對覆蓋於列解碼器上之雙層金屬層之訊號與電源跡線的 路由選擇設計。 圖6-10繪示多個實施例，顯示路由過記憶陣列之三層金 屬層的訊號線與電源線。 圖11-14繪示多個實施例，顯示路由過列解碼器之三層金 屬層的訊號線與電源線。 圖15-16繪示多個實施例，顯示路由過行解碼器之三層金 屬層的訊號線與電源線。 【主要元件符號說明】 10 ·•記憶陣列 20 :行解碼器 20’ ：行解碼器 30-1 :列位址解碼器區 30-2 :列位址預解碼器區 30 :列解碼器 100 :記憶體配置 BL (bit line):位線 BL1B (bit line):位線 BL2B (bit line):位線 BLSA (bit line sense amplifier):位元感測放大器 C (capacitor):電容器 CA (cell array):細胞陣列 1286325 17116pif.doc CA (column address):行位址 CJ (conjunction region):連接區 CSL (column select line) ·•行選擇線 DRA (pre-decoding row address):預解碼位址 GIO (global input/output line):整體輸出入線 IOG (input/output gate):輸出入閘 ISO (bit isolation gate):位元絕緣閘 LGIOG (local global input/output gate):區域整體輸出入 閘 LIO (local input/output line):區域輸出入線 LIOB (local input/output line):區域輸出入線 MC (memory cell):記憶細胞 N (access transistor):存取電晶體 NWE (main word line):主要字元線 PI (first power line):第一電源線 P2 (second power line) ··第二電源線 P3 (third power line) ··第三電源線 PRE (precharge circuit):預先充電電路 PVINT 1 (first power line):第一電源線 PVINT2 (second power line):第二電源線 PVINT3 (third power line):第三電源線 P VS SI (first power line) ··第一電源線 PVSS2 (second power line):第二電源線 19 1286325 17116pif.doc P VS S3 (third power line):第三電源線 PX (word line select):字元線選擇 RA (row address):列位址 RD1 (first decoder area):第一解碼器區 RD2 (second decoder area):第二解碼器區 51 (signal line):訊號線 52 (signal line):訊號線 SA (sense amplifier) ··感測放大器 SBL (sensing bit line):感測位線 SBLB (sensing bit line) ··感測位線 SMC A (sub memory cell array) ··記憶細胞陣列 SWD (sub word line driver):次字元線驅動器 SWL (sub word line):次字元線

20

Claims (1)

1. 4

   修(更)1¾¾¾頁 修正日期:95年12月11曰

   絕緣層，墊在圖案化金屬層，除了其中—個絕緣層 的孔是用來提供與跡線建立電的接觸之外，絕緣層實際 緣跡線； ’ 1286325 爲第94118121號中文專利範圍無劃線修正本 17116pif.doc 十、申請專利範圍： 1.-種半導體動態隨機存取記憶體(DRAM)元件，包括： -記憶細胞㈣，包括-重複列/行格式的細胞塊，每一 個細胞塊包括-似記憶細轉列，及與次記憶細胞陣列結 合的-個感測放大II區塊和-個次字元線驅動器區塊； 配置在記憶細胞陣列上方的第―、第二、和第三圖案化 金屬層’每-個圖案化金屬層包括多數條跡線；以及 其中的第一圖案化金屬層跡線包含·· 多數條實際上平行的區域輸出入線，每一條線與在 細胞方塊内配置成一列的多數個感測放大器區段耦合， 多數條第一電源線，以提供記憶細胞陣列電力，哕 電源線實際上與區域輸出入線平行運行；以及 Μ $數條主要字元線，該線實際上與區域輪出入線平 行運行，母一條線與在細胞方塊内配置成一列的多數個次 元線驅動器區塊連接； 其中第二圖案化金屬層跡線包含多數條實際上是平行 的行選擇線，每一條線連接至細胞塊裡的輸出入閉極； 其中第三圖案化金屬層跡線包含多數條第三電源線，以 挺供5己憶細胞陣列電力；以及 ' 21 1286325 17116pif.doc 其中至少在第二和第三圖案化金屬層裡的 線’更包含多數條整體輸出人線’該線實際 行運行，每-條整體輪出人線連接至多數個細胞塊， 擇性地多工傳輸多數條區域輸出人線至整體輸出人線。、 2.如申料概圍如㈣述之轉體動歸機存㈣ 憶脰(DRAM)讀’其中第三電源線實際上與行選 運行。 4 3·如申凊專利範圍第2項所述之半導體 ItlKDRAM)^ , 數條第-電源線，以提供記憶細胞陣列電力 際上與行騎線平行運行。 4·如申請專利範圍第3項所述之半導體 憶體(DRAM)元件，J：中备一篦-堂、店仏_ ° 線實際上覆蓋於一相 對應的弟一電源線中的一條，並相連接。 “5.如巾料鄕圍第4項所述之半導縣紐機存取記 ’其中每—第三電源線寬度實際上是大於 在下方的弟二電源線的寬度。 如Λ請專利範圍第4項所述之半導體動態隨機存取記 憶肢( )70件，其中所有整體輸出人線存在於第三圖案 化金屬層上。 7.如中4專利範圍第丨項所述之半導體動態隨機存取 記憶體(DRAM)元件’其中第m線實際上與行選擇線垂 直運行。 22

   I286325 17116pif.doc 8·如中請專鄉圍第7項所狀料 =，元件’其中該第二圖案化金屬層跡線更 數條苐-電源線’以提供記憶細胞_電力 際上與行選擇線平行運行。 电碌線貫 9.如申請專魏圍第8項所狀半導㈣態 憶體(DRAM)元件，其中第三電源線中至少有一條線，^己 第-電源線中的至少—條，在第三賴線和在下方:ς 源線之間的交叉點連接。 —電 10·如申請專利範圍第7項所狀半導體動態隨 記憶體(DRAM)元件，其中第三電源線中至少有一條線，者 際上覆蓋於一相對應的第一電源線中的一條，並相連接。 11·如申請專利範圍第1〇項所述之半導體動態隨 取記憶體(DRAM)元件，其中第三電源線中至少有一條線的 寬度實際上是大於在下方的第一電源線的寬度。 '' 、 12. 如申請專利範圍第丨項所述之半導體動態隨機存取 记憶體(PRAM)元件，在記憶細胞陣列的周邊更包含—個行 解碼器，與行選擇線中的至少一些線連接，其中該整體輪$ 入線中的至少一些線，越過行解碼器，在它們越過行解碼器 地方，路由過第三圖案化金屬層跡線。 °° 13. 如申請專利範圍第12項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中該整體輸出入線中的至少一此 線，在它們越過記憶細胞陣列地方，路由過第三圖案化金屬 層跡線。 23 1286325 17116pif.doc 14.如中請專利範圍第12項所述之半導體動態隨機存 取§己fe體(DRAM)元件，其中該整體輸出入線中的至少一此 線，在它們越過記憶細胞陣列地方，路由過第二圖案化'屬 層跡線。 15·如申請專利範圍第1項所述之半導體動態隨機存取 §己憶體(DRAM)元件’其中所有整體輸出入線存在於第二圖 案化金屬層上。 16·如申請專利範圍第15項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中該第二圖案化金屬層跡線更包 含多數條第二電源線，以提供記憶細胞陣列電力，多數條第 二電源線實際上與行選擇線平行運行。 17·如申請專利範圍第16項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中多數條第三電源線實際上與行 選擇線垂直運行。 18·如申請專利範圍第π項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第三電源線中至少有一條線’ 實際上覆蓋於一相對應的第一電源線中的一條’並相連接 19·如申請專利範圍第18項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第三電源線中至少有一條線’ 實際上覆蓋於一相對應的第一電源線中的一條，二者之間的 連接存在於連通柱内，此連通柱容許至少一條第三電源線直 接與相對應的第一電源線中的一條接合。 24 1286325 17116pif.doc 20· —種半導體動態隨機存取記憶體(DRAM)元件，包 括： 一記憶細胞陣列，包括一重複列/行格式的細胞塊，每一 個細胞塊包括一個次記憶細胞陣列，及與次記憶細胞陣列結 合的一個感測放大器區塊和一個次字元線驅動器區塊； 配置在§己憶細胞陣列上方的第一、第二、和第三圖案化 金屬層，每一個圖案化金屬層包括多數條跡線；以及 絕緣層，墊在圖案化金屬層周圍，除了其中一個絕緣層 的孔是用來提供與跡線建立電的接觸之外，絕緣層實際地絕 緣跡線； 其中的第一圖案化金屬層跡線包含： 夕數條貫際上平行的區域輸出入線，每一條線與在 細胞方塊内配置成一列的多數個感測放大器區段耦合， ^數條主要字元線，該線實際上與區域輸出入線平 行運行，每一條線與在細胞方塊内配置成一列的多數個次字 元線驅動器區塊連接； 其中第二圖案化金屬層跡線包含·· 多數條實際上是平行的行選擇線，每一條線連接至 配置在細胞塊裡的輸出入閘極； 卜 錄條第二絲線，喊供記憶細胞陣列電力，該 第二電源線實際上與行選擇線平行運行；以及 25

   1286325 17116pif.doc 夕數條整體輸出入線，該線實際上 運行，每-條整體輸出人線連接至多數個包=2行 性地多工傳輸多數舰域輪出人絲整體輪^以便選擇 其中第三圖案化金屬層跡線包含多 提供記憶細胞陣列電力。 禾一寬源線，以 21•如中請專利範圍㈣項所述之半導 取記憶體(DRAM)元件，其中第三電源線實際上與行= 平行運行。 " 22.如㈣專魏u第η項所狀半導體動態隨 取記憶體(DRAM)元件，其中每一第三電源線實際上覆蓋於 一相對應的第二電源線中的一條，並相連接。 23·如申請專利範圍第22項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中每一第三電源線寬度實際上是 大於在下方的第二電源線的寬度。 24·如申請專利範圍第20項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第一圖案化金屬層跡線更包含 多數條第一電源線，以提供記憶細胞陣列電力。 25·如申請專利範圍第20項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第三電源線實際上與行選擇線 垂直運行。 26.如申請專利範圍第25項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第三電源線中至少有一條線， 實際上覆蓋於一相對應的第一電源線中的一條，並相連接。 26

   多數條貫際上平行的區域輸出入線，每一條線與在 細胞方塊，配置成一列的多數個感測放大器區段耦合，η 夕數條第一電源線，以提供記憶細胞陣列電力，該 電源線實際上與區域輸出入線平行運行；以及 1286325 I7ll6pif.doc 27. -種半導體動態隨機存取記憶體(DRAM)元件，包 栝： -記憶細胞陣列，包括-重複列/行格式的細胞塊，每一 個細胞塊包括-個:魏—_，及與次記憶細胞陣列結 合的一個感測放大益區塊和一個次字元線驅動器區塊； 配置在記憶細胞陣列上方的第―、第二、和第三圖案化 金屬層，每一個圖案化金屬層包括多數條跡線；以及 絕緣層’墊在圖案化金屬層周圍，除了其中一個絕緣層 的孔是用來提供與跡線建立電的接觸之外，絕緣層實際地絕 緣跡線； 其t的第一圖案化金屬層跡線包含： ^ y多數條主要字元線，該線實際上與區域輸出入線平 動方塊_置成—觸多數個次字 其中第二圖案化金屬層跡線包含·· 配置在細===的行選擇線’每-條綠連接至 第二電源線陣列電力’該 27 1286325 17116pif.doc 多數條整體輸出入線’該線實際上與行選擇線平行 運行，每一條整體輸出入線連接至多數個細胞塊，以便選擇 性地多工傳輸多數條區域輸出入線至整體輸出入線，

   其中第三圖案化金屬層跡線包含多數條第三電源線，以 提供記憶細胞陣列電力，每一條第三電源線分別重疊於一對 應的第二電源線中的一條線，並且該跡線寬度大於在下方的 第二電源線的寬度。 28· —種半導體動態隨機存取記憶體(DRAM)元件，包 括： 一記憶細胞陣列，包括一重複的列/行格式的細胞塊，每 一個細胞塊包括一次記憶細胞陣列，而一個感測放大器區塊 和一個次字元線驅動器區塊與次記憶細胞陣列結合； 配置在在記憶細胞陣列上方的第一、第二、和第三圖案 化金屬層，每一個圖案化金屬層包括多數條跡線；以及 絕緣層，墊在圖案化金屬層周圍，除了其中一個絕緣層 的孔是絲提供與跡線建立t的接觸之外，絕緣層實際地絕 緣跡線； 其中的第一圖案化金屬層跡線包含： 多數條貫際上平行的區域輸出人線，每—條線與在 細胞方塊=配置成―列的多數個感測放大ϋ區餘合， 電源線實際上域:::線憶：陣_ ^ 28 1286325 17116pif.doc 多數條主要字元線，該線實際上與區域輸出入線平 行運行，每一條線與在細胞方塊内配置成一列的多數個次字 元線驅動器區塊連接； 其中第二圖案化金屬層跡線包含多數條第二電源線，以 提供記憶細胞陣列電力；以及 其中第三圖案化金屬層跡線包含： 多數條實際上是平行的行選擇線，每一條線連接至 在細胞方塊内配置成一行的多數個感測放大器區段；以及 多數條整體輸出入線，該線實際上與行選擇線平行 運行，每一條整體輸出入線連接至多數個細胞塊，以便選擇 性地多工傳輸多數條區域輸出入線至整體輸出入線。 29. —種半導體動態隨機存取記憶體(DRAM)元件，包 括： 一個列解碼器，在多數條主要字元線上產生訊號，並包 括多數個控制電路； 配置在列解碼器上方的第一、第二、和第三圖案化金屬 層，每一個圖案化金屬層包括多數條跡線；以及 絕緣層，墊在圖案化金屬層周圍，除了其中一個絕緣層 的孔是用來提供與跡線建立電的接觸之外，絕緣層實際地絕 緣跡線， 其中的第一圖案化金屬層跡線包含： 多數條第一訊號線，每一條線連接至預設控制電路 中的一個；以及 29 1286325 17116pif.doc 該電源線實際上 多數條第一電源線，以提供電力 與第一訊號線平行運行； 其中的第二圖案化金屬層跡線包含多數條實巴上 的第二訊號線，該線實際上配置成與第一訊號線;1 ;二Z 其中的第三圖案化金屬層跡線包含多數條第三電源 線，以提供電力；第三電源線實際上配置成與第二訊號線 行，並且實際上覆蓋於至少第二訊號線中的一些線。 30·如申請專利範圍第29項所述之半導體動態隨機存 取記憶體(DRAM)元件，更包括一個接近於列解碼器的記情 細胞陣列，其中至少第一電源線中的一些線提供電力至記憶 細胞陣列。 31·如申請專利範圍第29項所述之半導體動態隨機存 取記憶體(DRAM)元件，更包括一個接近於列解碼器的記憶 細胞陣列，其中至少第三電源線中的一些線提供電力至記憶 細胞陣列。 32·如申請專利範圍第29項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第二圖案化金屬層跡線更包含 多數條第二電源線，以提供電力；第二電源線貫際上與第二 訊號線平行運行，每一第二電源線的寬度貝際上乍於弟三電 源線的寬度。 33·如申請專利範圍第32項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中第三電源線中至少有一條線， 會實際上覆蓋於至少第二電源線中的〆條線。 30 1286325 I7ll6pif.doc 34·如申請專利範圍第32項所述之半導體動悲隨機存 取記憶體(DRAM)元件，其中第三電源線中至少有一條線， 會越過每一個控制電路的中央一半。 35·如申請專利範圍第29項所述之半導體動悲隨機存 取記憶體(DRAM)元件，其中第三電源線中至少有一條線， 會越過每一個控制電路的中央一半。 36· —種半導體動態隨機存取記憶體(DRAM)元件，包 括： 一個列解碼器，包括一列的解碼器細胞； 配置在列解碼器上方的第一、第二、和第二圖案化金屬 層’每一個圖案化金屬層包括多數條跡線；以及 絕緣層，墊在圖案化金屬層周圍，除了其中一個絕緣層 的孔是用來提供與跡線建立電的接觸之外，絕緣層實際地絕 緣跡線； 其中的第一圖案化金屬層跡線包含： ^數條苐一訊號線，每一條訊號線連接至一相對應 的解碼器細胞；以及 多數條第一電源線，以提供電力，該電源線實際上 與弟一訊號線平行運行； 其中的第二圖案化金屬層跡線包含： 多數條實際上平行的第二訊號線，該線實際上配置 成與弟一訊號線垂直，以及 31

   1286325 I7l I6pif.doc 夕要又俅弟二電源線， 與弟二訊號線平行運行；以及 線三圖/化金屬層跡線包含多數條第三電源 、: 電源線實際上配置成與第二訊號線平 仃’並且a貫際上覆蓋於至少第二訊號線和第二電源線 一些線。 37· Μ請專鋪㈣％顿狀半導體動態隨機存 。冗憶體(dram)元件，其中在每〆解碼器細胞上方，第一 電源線中的一條線提供一個内部運作電壓，而第一電源 的另一條線提供一個接地電壓。 '' 38·如申請專利範圍第37項所述之半導體動態隨機存 取讀體(DRAM)元件，纟中在每_解碼器細胞上方，提供 内部運作電壓的那一條第一電源線，與提供接地電壓的另一 ，第一電源線，是被配置成緊鄰在一起，同時，至少有一條 =一汛號線覆蓋於解碼器細胞上方，並且第一電源線的外側 提供内部運作電壓；而至少還有另一條第—訊號線覆蓋於解 碼器細胞上方，並且第一電源線的外侧提供接地電壓。 39·如申請專利範圍第37項所述之半導體動態隨機存 取記憶體(DRAM)元件，其中在每一解碼器細胞上方，至少 有兩條第一訊號線緊鄰放在一起；第一訊號線提供内部運作 電壓至在一邊上的那些訊號線的外側，並且第一訊號線提供 接地電壓至在另一邊上的那些訊號線的外側。 32 1286325 17116pif.doc 40. —種將電源線和訊號線路 的方法’該方法包括： 设皿於DRAM陣列上 在第三金屬層上提供主電源跡線； 連接主電源跡線至在第一金屬層 -層之次電源跡線’次電源跡線比主曰二了屬層上至少 跡線寬度；以及 ， 原跡線有一個較小的 € 在第-金屬層上提供區域輸“線 41·如申請專利範圍第4〇項所、+、 、、、 供行選擇線。 你乐一至屬層上提 42如巾請翻範㈣叫所叙 路由覆蓋於DRAM陣列上的方法， 入msL錢 供整體輸出入線。 更包括在弟二金屬層上提 路由4Λ”料賴目f41項料之將㈣線和訊號線 路由覆盖於DRAM陣列上的方法包 — ;f 供整體輸出入線。 更包括在弟二金屬層上提 & 士、+4·種將電源線和訊號線路由覆蓋於dram陣列上 的方法，該方法包括： 在第三金屬層上提供主電源跡線； 連接主電源跡線至在第一金屬層和第二金屬層上至少 一層之次電源跡線，次電源跡線比主電源跡線有一個較小的 跡線寬度；以及 在第一和第二金屬層上提供訊號線。 33