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TWI285901B - Apparatus for driving output signals from DLL circuit - Google Patents

Apparatus for driving output signals from DLL circuit Download PDF

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TWI285901B
TWI285901B TW094112406A TW94112406A TWI285901B TW I285901 B TWI285901 B TW I285901B TW 094112406 A TW094112406 A TW 094112406A TW 94112406 A TW94112406 A TW 94112406A TW I285901 B TWI285901 B TW I285901B
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Kyoung-Nam Kim
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Description

1285901
五、發明說明（1) 【發明所屬之技術領域】 本發明係關於一種用以驅動延遲鎖相迴路（DLL )電路 之輪出訊號的裝置，並且特別是指一種用以驅動DLL電路 之輪出訊號的裝置，該裝置至少具有兩個驅動部用以接收 DLL電路之輪出訊號。 【先前技術】 如一般之習知技術而言，一個延遲鎖相迴路（DLL)電 路根據外部施加於記憶裝置之時脈來控制從同步記憶裝置 (以下簡稱記憶裝置）讀取之資料的輸出時序（timing)。 # 第1圖所示為典型DLL電路1 0 0範例之構造的方塊圖。 如第1圖所示，該DLL電路1 〇 〇包括：時脈緩衝器丨丨及 1 2、一個延遲線路丨3、一個分割器丨4、一個虛擬延遲線路 1 5、一個複製模型部1 6、一個相位比較器丨7、及一個 控制部1 8。 ^ 在第1圖中，時脈缓衝器11及12接收外部時脈訊號Uk 及Ukb。其中，時脈緩衝器u之輸出訊號rcU與外部 I之上升緣（rising edge)同步，並且時脈緩衝器11之 輪出訊號f elk與外部時脈ci kb之上升緣同步。 延遲線路1 3將通過時脈緩衝器1 1之外邱眭 %延遲。 d"夺脈的相位予 )之比例予以分割。其 1/n (通常η設定為、、或、、8 ;(比例予二 中，該項分割主要是為降低電力銷耗而施行>。 虚擬延遲電路1 5之構造與延遲線路丨3相同。其中
1285901 五、發明說明（2) 為虛擬延遲線路1 5將分割器1 4所分割之訊號予以延遲，所 以銷耗的電力較低。 士 複製模型部16關聯至一個延遲部，藉由將從施加外部 時脈至到達延遲線路1 3之期間以及直到延遲線路丨3之输出 訊號IRCLKDLL及IFCLKDLL被輸出至記憶裝置外部之期間予 以模型化而得到。 ’ 相位比較器1 7偵測一個介於分割器14之輸出訊號與複 製模型部1 6之輸出訊號之間的相位差。假如施加於相^比 較器1 7之各訊號的上升緣相互重合，該DLL電路被鎖定。 鲁此時，DLL時脈IRCLKDLL及IFCLKDLL超前外部時脈 約’ tAC’之長度。 延遲控制部1 8對相位比較器1 7之輸出訊號響應而控制 施加於延遲線路1 3及虛擬延遲線路1 4兩者之訊號的相位。 第2圖所示為習知用以驅動D LL電路之輪出訊號的裝置 之操作圖’或裝置採用D L L電路。第2圖所示之電路已經被 使用於具有晶粒内部終端電阻（〇n- Die Terminator，0DT) 電路之第二代雙倍資料傳輸率同步動態隨機存取記憶體 (DDR2 SDRAM)、第三代雙倍資料傳輸率同步動態隨機存取 舌己憶體（DDR3 SDRAM)等。以下供參考，Rasidle訊號表示 1卜部施加於記憶裝置之訊號。該Ras idle訊號在低位準時 為致動模式（act ive mode)，並且在高位準時為預充電模 式（precharge mode)。訊號0DTEN表示由延伸模式暫存器 組（Extended Mode Register Set，EMRS)輸出之訊號。該 訊號0DTEN啟用（enable)晶粒内部終端電阻（〇dt)之操作。
1285901 五、發明說明（3) 一如第2圖所示，DLL電路之輸出訊號係經由驅動部2 1 〇 同步施加於晶粒内部終端電阻（0DT)電路230及輸出驅動器 2 4 〇 〇 1 ^ 因此，習知地，即時當僅有晶粒内部終端電阻（〇 d T) 電路23 0被操作，輸出驅動器24〇被啟用，因而成不必要 的電力消耗。 【發明内容】 日 因此，本發明主要在解決前述習知技術所發生之問 j山並且本發明之目的在提供一種能夠分別驅動晶粒内部 儀^端電阻（ODT)電路及輸出驅動器之驅動裝置。 ^達成上述之目的，本發明提供一種~用以驅動DLL電 此二砌出°孔谠的裝置’ s亥裝置包括至少兩個驅動部用以接 Γ?上路之輸出訊號，其中每個驅動部之輸出訊號被施 加於對應輸出訊號之電路部。 :個用以驅動DLL電路之輸出訊號的裝置包括至少兩 個驅動部。 依據本發明之另一觀點，本發日日 ητ T ^ ^ τ 个赞明提供一種用以驅動 dll電路之輸出訊號的裝置，該梦 鈐Φ 1^ Λ裝置包括用以接收DLL·電路 出δίΐ號之第一驅動部及第二驅動 %於π牛#产胜番士峨 動#，其中DLL電路被使 ’於Η步圮fe裝置中，第一驅動邱 愔酤罢々次把认山▲ 勒#之輸出訊號控制同步記 隱裝置之齑料輸出驅動器，並且坌- ^ 制同步記憶裝置之晶粒内部終端電=動部之輸出訊號控 【實施方式】 而電阻（ODT)電路。 以下為本發明較佳具體實 3 ^列Μ所附圖示加以詳細說
第8頁 1285901
五、發明說明（4) 二7 Γ之說明及圖示中使用相同之表考數字以矣- 4 第3 邮述相同或類似部時則予省略。 裝置的方塊圖。 驅動DLL電路30 0輪出訊號之 圖所示，該裝置包括用以接收DLL電路3 0。輪出 讯號之驅動部310及33〇。 电峪翰出 篦1 B1第^ 2之DLL電路30(3代表精通該項技術者所孰知除了 揭露之習知DLL電路之外的所有DLL電路:、並：了 #热知的一個上拉（puU_up)驅動器及一個下拉（^τ—者 down)驅動器。其中，驅動部31〇及驅動部“^之大小最好 相同。然而，趨動部31〇之大小可能由於驅動部所驅動之 下一端的負載而不同。 如第3圖所示，驅動部31〇之動作被接收？1：1〇{?1^11及 Ras 1 d 1 e訊號之控制部32 〇所控制，驅動部33 〇之動作被接 收0DTEN及Rasidle訊號之控制部340所控制。 控制部3 20包括一個反相器31接收Rasidu訊號、一個 反相器32接收WtlORbtll訊號、一個反及閘33(NAND gate) 接收反相器3 2與反相器3 1兩者之輪出訊號、以及一個反相 β 3 4接收反及閘3 3之輸出訊號。控制部3 2 0以反相器3 4之 輸出訊號ΕΝ 1控制驅動部31 0之動作。 控制部3 40包括一個反相器35接收Rasidle訊號、一個 反或閘36 (NOR gate)接收一個反相器35之輸出訊號及一個 晶粒内部終端電阻（0DT)啟用訊號〇DTEN、以及一個反相器
第9頁
五、發明說明（5) 37接收反或閘36之輸出訊號。其中，驅動部33〇之動作被 ^相器3 7之輸出訊號EN2所控制。其中，精通該項技術者 能以不同的電路來執行與控制部32〇及34〇同等之功能。 驅動部310之輸出訊號^(：1^1)1^及11?(：1^1)1^被施加於 同=圯憶裝置之資料輸出驅動器3 5 〇以便調整資料輸出驅 動裔3 5 0之資料輸出時間點。此外，驅動部33〇之輸出訊號 IRCLKDLLOE及IFCLKDLLOE以可能執行阻抗校正動作之狀態 被施加於同步記憶裝置之晶粒内部終端電阻（〇dt)電路〜 360。因為驅動部310及3 30各自獨立操作，輸出驅動器35〇 修及晶粒内部終端電阻（0DT)電路36〇 (分別被驅動部“Ο及 330之輸出訊號所控制）亦各自獨立操作。因此， 可能低於習知用以同步驅動輸出驅動器及晶 阻（ODT)電路之裝置。 鬥。丨〜知電 以下將藉由第3圖所示詳細說明本發明較 例之操作。 丨玉八體貝施 首先，說明第3圖所示訊號之意義。 訊號WtlORbtll表示一個寫入模式或一個 訊號WtlORbtll保持在高位準時為寫入模 [式。 準時為讀取模式。 、x ，保持在低位 訊號Ras id 1 e係從外部施加於記憶裝置。“ 在低位準時為致動模式，並且在高位〜準< °訊號Rasi die 訊號0DTEN係由EMRS輪出並且啟用晶教‘、預^充電模式。 (0DT)操作。 ’、内4終端電阻 以下說明控制部3 2 〇及驅動部3 1 〇之動作
第10頁 1285901 五、發明說明（6)
當訊號R a s i d 1 e係處於低位準（亦即：絲# B 卞、力I 软動模式）並且 訊號WtlORbtll係處於高位準（亦即：寫入模式）丫 | 部320之輸出訊號EN1處於低位準。因此，驅氣"' ’ & 切口卜J 1 0及輸 出驅動器350被停用（disable)。所以，在耷λ h、 1 馬入模式時，能 夠降低驅動部31 〇及輸出驅動器3 $ 〇兩者之雷 當訊號Rasidl e係處於低位準（亦即：絲去b 卞、ΛΙ I 软動模式）並且 訊號W11 0Rb111係處於低位準（亦即：讀取极 部320之輸出訊號EN1處於高位準。因此，驅動部3 出驅動器3 5 0被啟用。 ° m 瞻 當訊號R as i d I e係處於高位準（亦即：預充電模 驅動部3 1 0及輸出驅動器3 5 0被一直停用。亦即，在 ^ 模式時，能夠降低驅動部31 〇及輸出驅動器3 5 〇兩者^電流 消耗。 ， 以下說明控制部340及驅動部33 0。 假如用以執行晶粒内部終端電阻（〇DT)操作之訊號 0DTEN係由EMRS輸出，不論訊號RasidU之值為何，控制部 340之輸出訊號EN2 —直處於高位準。因此，驅動部33〇及 晶粒内部終端電阻（〇DT )電路3 6〇被啟用。 當訊號0DTEN係處於低位準，控制部340之輸出訊號 N2由訊號Rasidle決定。亦即，假如訊號Rasidle係處於 高位準（亦即··預充電模式），驅動部3 3 〇及晶粒内部終端 電阻（0DT)電路3 60被停用。假如訊號Rasidle係處於低位 準（亦即·致動模式）’驅動部3 3 〇及晶粒内部終端電阻 (0DT)電路3 6 0被啟用。
1285901 五、發明說明（7) 第4圖為說明本發明操作之時間曲線圖。 由第4圖得知，在訊號0DTEN之高位準期間，驅動部 3 30將從DLL電路3 0 0接收之訊號傳送至晶粒内部終端電阻 (ODT)電路3 6 0。 此時，能夠得知驅動部3 1 0在寫入模式被停用並且在 讀取模式被啟用而不考慮訊號〇DTEN。 雖然第3圖及第4圖所示之裝置中包括兩個驅動部，但 是依據本發明之精神至少包括三個驅動部。 此外，本發之精神除了適用記憶裝置外能夠適用於所 f使用DLL電路之半導體裝置。 當應用本發明之精神時，一個用以接收DLL電路輸出 訊號的驅動部係獨立操作，因此其電力消耗比習知裝置為
實可專 體到請 具解
但替 ，及 第12頁 1285901 圖式簡單^ ——--____ 圖式簡單說明j 本發明上述及其他之目的 ^ 下列詳細說明將更為清楚，其f特徵及優點以所附圖示及 第1圖所示為典型DLL電踗r為丨★ + A ^ 0 π 电路乾例之方塊圖； 弟2圖所示為習知用以驅 操作圖； L電路輸出訊號之裝置的 第3圖所示為本發明用以驅動DU電路輪< 的方塊圖； 厂^电給镧出讯唬之裝置 第4圖所不為第3圖所示裝置掉作之眸 式中元彳4夕π A Μ & 時間曲線圖。 100 : DLL電路 13 : 延遲線路 15 ·· 虛擬延遲 線路 17 ： 相位比較 器 210 •驅動部 240 •輸出驅動 310 、3 3 0 :驅 動部 3卜 3 2 :反相 器 34 ： 反相器 _6 : 反或閘 350 :資料輪出驅動器 11、1 2 :時脈緩衝器 14 :分割器 16 ·複製模型部 1 8 :延遲控制部 230 : ODT 電路 30 0 : DLL 電路 32 0 :控制部 3 3 ·反及閘 3 5、3 7 :反相器 340 :控制部 360 :ODT 電路

Claims (1)

  1. J285901 案號 94112406 修正 六、申請專利範圍 1. 一種用以驅動DLL電路之輸出訊號的裝置，該裝置 包括： 用以接收DLL電路之輸出訊號的第一驅動部及第二驅 動部，其中DLL電路被使用於同步記憶裝置，第一驅動部 之輸出訊號控制同步記憶裝置之資料輸出驅動器，並且第 二驅動部之輸出訊號控制同步記憶裝置之晶粒内部終端電 阻（ODT)電路；而且， 其中假如同步記憶裝置為預充電模式或為寫入模式， 則第一驅動部被停用；假如同步記憶裝置為讀取模式，則 一驅動部被啟用；假如同步記憶裝置為晶粒内部終端電 (ODT )操作模式，則第二驅動部被啟用；並且假如同步 記憶裝置不為晶粒内部終端電阻（ODT)操作模式，則第二 驅動部被停用。 2. 如申請專利範圍第1項之裝置，其中第一驅動部及 第二驅動部各自獨立操作。 3. 如申請專利範圍第1項之裝置，其中第二驅動部在 致動模式被啟用並且在預充電模式被停用。 «
    第14頁 1285901 六、指定代表圖 (一） 、本案代表圖為：第3圖 (二） 、本案代表圖之元件代表符號簡單說明·· 30 0 : DLL 電路 3 2 0 :控制部 33 :反及閘 3 5、3 7 :反相器 340 :控制部 3 60 : ODT 電路 3 1 0、3 3 0 :驅動部 31、3 2 :反相器 34 :反相器 36 :反或閘 3 5 0 :資料輸出驅動器
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