TWI285025B

TWI285025B - Clock and data recovery circuit

Info

Publication number: TWI285025B
Application number: TW093116847A
Authority: TW
Inventors: Morishige Aoyama
Original assignee: Nec Electronics Corp
Priority date: 2003-06-11
Filing date: 2004-06-11
Publication date: 2007-08-01
Also published as: US20040252804A1; KR100642891B1; CN1306699C; JP4335586B2; JP2005005999A; TW200503423A; CN1574629A; US7336754B2; KR20040106220A

Description

1285025 九、發明說明：【發明所屬之技術領域】本發明係有關於自輸入資料產生時脈信與資料回復電路。【先前技術】一電子裝置内之時脈產生器產生單一頻率時，因在該頻率和高譜波輕㈣大，龄麵降财要之輻射之辨貧，使用降低EMI(electromagnetic interference)之擴散頻譜時脈信號 (Spread Spectrum Clock)。在自依據擴散頻譜時脈信號所^ 頻之串列資料抽出時脈信號之手法上已知如圖13所示之時脈與資料回復電路(例如參照非專利文獻U。參照圖13，除了由相位偵測器2〇1、積分器202以及相位插值器206構成之相位追蹤迴路以外，還具備由積分器203、充電泵214、迴路濾波器215、VC0(壓控振盪器）216以及相位插值器206構成之頻率追蹤迴路，令向依據擴散頻譜時脈信號所調頻之資料追蹤同步時脈信號。此外，為了 VC0216之頻率起始化，具備由相位頻率偵測器211、充電泵212、迴路濾波器215以及VC0216構成之頻率起始化迴路。 [非專利文獻1] 1. 5Gbps, 5150ppm Spread Spectrum SerDes PHY with a 〇· 3mW, 1.5Gbps Level Detector for Serial ATA”， Symposium on VLSI Circuits Digest of Technical Papers 5-3、 Fig.l， June/2002 [非專利文獻2] “A Semi-Digital DLL with Unlimited Phase Shift Capability and 0.08-400MHz Operating Range” ， Figure4 ISSCC 1997 p.p332-333 1285025 [非專利文獻3] A 2B Parallel 1.25Gb/s Interconnect I/O Interface with Self-Configurable Link and Plesiochronous

Clocking”，FigurelO· 3· 5(a) ISSCC 1999 ρ·ρ180-181 [專利文獻1] 開平2001 -136062號公報（第4、5頁，圖1) [專利文獻2] 開平 2002-190724 號公報（第 9、1〇頁，圖 6、7、8、9) 【發明内容】發明要解決之譯籲可是’在圖13之未含構成頻率追蹤迴路之積分器203、充電^ 214、迴路濾波器215以及VC0216之構造之時脈與資料回復電路難追蹤依據擴散頻譜時脈信號所調頻之串列資料之相位。以下說明之。由相位偵測器2〇1、積分器2〇2以及相位插值器206構成之時脈與資料回復電路，在將相位插值器 2^6之解析度設為1/64，用至±4為止之增減計數器構成積分器202之構造，只能追蹤至1/(64χ4)=〇· 39%為止之頻率差。而’在串列ΑΤΑ系統要求追蹤〇· 5%之調頻。又，具有包含充電泵214、迴路濾波器215以及VC0216 之頻率追蹤迴路之時脈與資料回復電路，在構造上可追蹤〇· 5〇/〇以上之調頻，但是採用多頻道構造時，晶元大小、耗電力變大。 =、’具有包含充電泵、迴路濾波器以及VC0(壓控振盪器）之頻 f追蹤迴路之時脈與資料回復電路，採用多頻道構造時，在全部之，道具備包含充電泵、迴路濾波器以及vco之頻率追蹤迴，，晶元大小增大。而，例如在1Gbps以上之高速系統在全部之頻道設置高速VC0時，耗電力增大。因此，本發明之主要目的在於提供一種時脈與資料回復電路，在可縮小電路規模、降低晶元大小以及減少耗電流下，可 1285025 追蹤調頻之輸入資料。解決課題之方4 為解決上述之課題，本發明者專心研究之結果，完全獨立的發現可實現-辦脈射料回復電路，在構造上配置依照控制信細整輸㈣脈錢之她之她減^，在頻縱内α又置依照相位比較結果適當的產生頻率追縱用之控制信號之圖型產生器，將相位追縱迴路之up/D〇WN信號和來【 ΐ f縱鹏之目型產生紅__錢合紐，作為控制供給相位插值器，不使用να)，就可縮小電路規模。即，為達成上本㈣之—獅n之時脈射料回復電 t在該辭追_路和該相位追縱迴路共職鋪測器，比較輸入資料信號和同步時脈錢之她；及她插值器，輸入輸^時脈錢和㈣錄後，賴雜齡齡輸㈣脈信號可？’將該輸出時脈信號作為該同步時脈信號’供給該 ίΐϊ測f;在該頻率追蹤迴路配設圖型產生器，依照該相位位ΐ較結果’產生將來自該相位插值11之輸出時脈 Ltu ΐ 為可變之信號而輸出；具備—種電路，依照在該追跟迴路之她細結果和該鮮追蹤迴路之該圖型產生盗之輸出，產生往該相位插值器之該控制信號。 -，的形11之時脈與資料回復電路，具備相位摘測 =1二H時脈錢和資料雜，味朗步時脈信號和該貝相輸*相位比較結果；及相位插值器，輸入輸 i時/Uff制錢後’將輸㈣雜紅她調整成可路具姻型產生11，輸人來自該相位偵測 ί出日之積分值’產生用以將來自該相位插值器之 === 設為可變之信號而輸出；具備混合器，產來自位追蹤迴路之相位偵測結果之積分值控制 ΐίΐϊ 之輸㈣脈信狀相位之她追縱迴路之 μ積域和在_率追蹤迴路之該圖型產生器之輸出混合後 1285025 i將在該混合器所產生之信號作為該控制信號供給該相 ^态，將來自該相位插值器之該輸出時脈信號作為該同步時脈信號，向該相位偵測器回授輸入。在本發明，在構造上該頻率追蹤迴路和該相位追縱迴路共用將在該相位偵測器之相位比較結果積分之一個積分器也可。、在本發明，在構造上該混合器當該頻率追蹤迴路和該相位從迴路之中之―方呈現穩態時，依_另-方之迴路之相位 =較結果，輸㈣整該她插值n之輸㈣脈錢之相位之控制信號也可。信號在本發明，在構造上該混合器也可具備一種裝置，在該相蹤迴路之相位比較結果和在該頻率追蹤迴路之該圖型產都呈現up之情況’連續輸歧定之時脈週期份量輸$時脈信號之她超前之控制信號，·在之相概較結果和在該鮮追蹤迴路之該圖輸出都呈現_之情況，連續輸出既定之時脈週 ^篁之令該相位插值器之輸出時脈信號之相位落後之控制【實施方式】說明本㈣之倾職。本㈣讀佳之—實施形態、則器101 ’輸入資料信號和同步時脈信號後、 ^ 2個輸人彳§叙她之落後或超前，按照 ^ ^制信號UP1/D_ ;第-積分器⑽，將自相位細=第，之控制信號積分’而輸出第二控制信號肥觸搬；第一積分器103,將自相位谓測器1〇1輸出之第 UP1/D0WN1積分，。而輸出第三控制信號；_產生器‘二 =來自第二積分器103之第三控制信|υρ3/_Ν3 ^ ，制信號；混合器105，輸入來自第一積分器“出= 信號UP2/D喔和來自圖型產生器1〇4之第四控弟== 1285025 UP4/D0WM，鼓帛五控制健υρ5/Ε_5而糾；以 106,依照來自混合器1〇5之第五控制錢up5/_5, 將輸^之時脈信號之相位插值，調整輸出時脈之相位；自相位插值器106輸出之時脈信號作為同步時脈信號，向相位偵測器 101回授輸入。在輸入相位插值器106之時脈信號上，例如& 用輸入擴散頻譜時脈信號之構造也可，或者採用輸入固之時脈信號也可。若依據這種構造之本實施形態，例如不使用 VCO ,而利用相位插值器之控制實現和依據在串列ATA規定之 0· 5%以上之擴散頻譜時脈信號調變頻率之串列資料對應之時脈與資料回復電路。以下按照實施例說明。、 μ 、實施例圖1係表示本發明之一實施例之構造圖。參照圖丨，具備相^偵測器101 ’輸入資料信號和同步時脈信號後，偵測相位之落後或超如’輸出表示相位比較結果之控制信號 UP1/DOWN1 ;積分器102，將相位偵測器101之輸出積分二= 輸出控制仏號UP2/DOWN2,積分器1〇3,將來自相位偵測器1〇1 之控制信號UP1/DOWN1積分，而輸出控制信號UP3/D〇WN3 ;圖型產生器104，輸入來自積分器1〇3之控制信號υρ3/ΐ)〇·3，而輸出控制信號UP4/D0WN4;混合器1〇5,輸入來自積分器1〇2 之控制ja5虎UP2/DOWN2和來自圖型產生器1〇4之^出信號 UP4/D0WN4，而輸出控制信號UP5/DOWN5 ;以及相位插值器 106 ’依知來自混合器105之#號UP5/DOWN5，將輸入之時脈信號之相位插值；相位插值器106之輸出向相位债測器ι〇1回授輸入。在輸入相位插值器106之時脈信號上，輸入用圖上未示之擴散頻譜時脈產生電路（Spread Spectrum Clock Generator)所產生之擴散頻譜時脈信號（Spread Spectrum Clock)也可，或者輸入用圖上未示之倍增PLL(phase L〇cked Loop鎖相迴路）等所產生之固定頻率之時脈信號也可。在本實施例’具有按照同步時脈信號和輸入資料之相位比 1285025 較結果控制相位插值器1〇6之相位之相位追蹤迴路，在相位追 ^迴路具個型產生H 1G4，按照大朗定之__產生驅動相位插值器106之相位之控制信號；及積分器1〇3，依據同 ^時脈信號和輸入資料之相位比較結果之積分控制圖型產生，104之輸出信號之產生間隔；不使用vc〇，而利用相位插值态105之控制實現和依據〇· 5%以上之擴散頻譜時脈传號變頻率之串列資料對應之時脈與資料回復電路。于仏唬乃紇口若依據本實施例，由於EMI對策，自依據擴散頻譜時脈信號調變頻率之串列資料可再生和該資料同步之時脈信號，又在多頻道構造之情況，對各頻道不必具有vc〇，因自共用1方塊之時脈產生源(PLL、合成器）可供給各頻道時脈信號，有助於減少耗電力、縮小晶元大小。概略說明圖1所示實施例之動作。利用相位偵測器1〇1比較輸入資料和同步時脈信號之相位，而輸出表示同步;夺脈信號比輸入之時鐘信號落後或超前之控制信號UPi/downi。利用積分器102將UP1/DOWN1信號平均化，而輸出 UP2/DOWN2信號，通過混合器1〇5後，用相位插值器1〇6將時脈信號之相位插值，控制相位，使得同步時脈信號之相位接近輸入資料之相位。積分器102、1〇3由增減計數器構成，該增減計數器接受來自相位偵測器101之UP1信號後增加計數，而接受DOWN1信號後減少計數。只是當輸入相位偵測器1〇1之資料之資料速率和同步時脈信號之頻率相等時進行兩者之相位之對準之相位追蹤迴路發揮功能即可。。當輸入相位偵測器101之資料之資料速率和同步時脈信號之頻率相異時，頻率追蹤迴路動作。輸入資料之資料速率比同步時脈信號之頻率落後時，相位偵測器1〇1使])(洲附信號變成啟動後，積分器102產生將DOWN1信號積分後之DOWN2信號，令來自相位插值器106之輸出時脈信號（同步時脈信號） 1285025 之相位落後。令It時脈信號之相位落後，輸入相位偵測器101之钤入資料之貝概率健成趕不±同步時脈信號之解 = 偵測器、之輸出繼續輸出D_信號(多個時脈週期，t DOW'l Μ成邏輯1) ’積分器⑽輸出_3信號。接受_3 仏5虎後，圖型產生器104為了修正頻率，產生D〇WN4信號(設為啟動）。圖型產生斋104當來自積分器丨〇3 iD〇WN3信號進行D0WN4信號之產生頻次變多之控制動作。 u連、、、貝時來自圖型產生恭104之D0WN4信號和來自積分器1〇2之 D0WN2信號輸入混合器105，混合器1〇5依照D〇WN4信 DO·信號’產生用以修正在相位插值器1〇6之時脈：位之D0WN5信號。 u相輸入資料之資料速率低，且D0WN1、D0WN3信號持續好幾個週期時’ D_4、DG簡信狀發生頻次變高，自相位插值器106輸出之同步時脈信號之落後量增大，因而，頻率變低。而，當同步時脈信號之頻率和輸入資料之資料速率變成大致等時，來自相位偵測器101之UP1信號和D_ 次大致平衡，來自積分器103iUP3/D〇WN3信號就不發生，變成穩定狀態。而，輸入相位偵測器101之輸入資料之資料速率變高時， UP卜UP3信號持續時，UP4、UP5信號之發生頻次變高，實質上自聯軸器16輸出之同步時脈信號之頻率變高。而，輸入相位偵測器101之同步時脈信號之頻率和輸入資料之資料速率變成大致相等時，來自相位偵測器1〇1之卯1信號和D0WN1信號大致平衡，來自積分器1〇3之up3/D〇WN3信號就不發生，變成穩定狀態。如後述所示’圖型產生器1〇4由以下之構件構成，計數器’對各時脈信號反複的自〇計數至Μ為止之值；增減計數器， 1285025 依據來自積分器103之UP3/D0WN3信號在+N/ — N之範圍增減值；以及解碼器。曰以下說明各構成元件。圖2係表示相位偵測器1〇1之構造例之圖。表示按照 1.5GHz之二相時脈信號接收15Gbps之資料之情況之構造例。參照圖2，相位偵測器1〇1具備第一正反器（FF1)ni(邊緣接觸型正反H)，在資料輸人端子輸人輸人資料，在時脈端子接受同步時脈信號CLK1 ;第二正反器⑽)112，在資料輸入端子輸入該輸入資料，在時脈端子接受和同步時脈信號ακι 反相之時脈信號CLK3 ;第三正反器（FF11)113，在資料輸入子輸入第—正反器111之輸出ql，在時脈軒接受時脈餅 CLK1 ;閃鎖電路114，在資料輸入端子輸入第二正反器ιΐ2^ 輸出q3，在時脈端子接受時脈信號ακι ;第一互^ 正ί卿)111讀_=電路114之輸出q31，弟二互斥性邏輯和電路(χ〇 ^反之輸出qll和問鎖電路114之輸出電路)117、118，各自串列的輸入 ί J 和電路(XGR)115、116之輸出後並列輸，二第-0R電路119,取第-解多工器117之輪 · 苐二0R電路120,取第二解多工器118之輪出之短口笛一 AND電路123,取第一〇R電路119之輸出和⑽二’ ^ J輸出之利用反相器122之反相輸出之邏輯弟::路： t J 124 〇R 12〇出之利用反相器！21之反相輸出之邏輯積 (FF1)111之輸出ql作為同步化資料輸出。、、第正反為圖3及圖4係表示圖2所示之相位偵測考例之時序圖。在圖3表示輸人資料之相位比^ ^之知序動作 ξ之情況，在圖4係表示輸入資料之她號的超後之情況。夕時脈信號的落 12 1285025 如圖3所示，若輸入資料之變化時刻位於CLK1之上升緣和CLK3之上升緣之間，第一控制信號之up信號叩丨變成邏輯 l(high) ’ DOWN 信號 downl 變成邏輯〇(l〇w)。 ^ 又，如圖4所示，若輸入資料之變化時刻位於CLK3之上升巧和CLK1之上升緣之間，第一控制信號之up信號叩丨變成邏輯0(low)，DOWN信號downl變成邏輯1 (high)。進行串列並列變換之第一、第二解多工器117、118係為 · 了按照比時脈信號CLK1之頻率落後之時脈信號令在相位偵測 ▲ 器101之後段配置之積分器102、103、圖型產生器104以及混合器105動作而設置。在按照和時脈信號CLK1 ^目同之頻率令積分器102、103、圖型產生器1〇4以及混合器105動作之馨情況，不需要DEMUX電路117、118。此外，已知一種PLL電路(例如參照專利文獻1)，將來自相位比較電路之相位差信號 yP信號和DOWN信號)輸入串列並列變換電路(demux電路），藉著令相位差信號之速度降低，令動作速度提高。一圖5係表示相位偵測器101之別的構造例之圖。在圖5所不之構造，例如應用於按照1 · 5GHz之四相時脈信號接收3Gh 之資料之情況。此一相位偵測器具備在資料輸入端子和時脈輸入端子各自輸入輸入資料和四相時脈信號CLK1〜CLK4(四相之同步時脈信號)之4個正反器131〜134，還具備：正反器135、136 鲁照時脈信號CLK1取樣正反器131、132之輸出ql、q2 ;閃^ 、電路137、138，按照時脈信號CLK1取樣正反器133、⑶之輸出q3、q4 ;以及解碼器139 ,輸入正反器135、136和門# 秦電路137、138之輸出qll、吆1、q31、q41，解碼而輪出卯 "ί吕说 upl、DOWN 信號 downl。圖6係表示圖5所示之相位偵測器101之動作例之時圖。用4個正反器131〜134在相位各偏移90度之四相時脈號CLK1〜CLK4之上升緣取樣輸入資料，正反器135、136 13 丄285025 鎖電路137、138按照時脈信號c ^取樣結果之解碼器139 j自之取樣結果，輸為同步化資料輪出。 WNt唬。此外，將ql、q31作在輸入資料之轉移之時序 •位於第一相時脈信號⑶ 之上升緣之間，或者您上升緣和弟二相時脈信號CLK2 在，入資料之轉移之時^叙up^upl設為邏輯卜之上升:之:夺唬CLK2之上升緣和第三相時脈信號ακ3 升I之H矿ϋ虎^^上升?1和* 一相時脈信號ακι之上輯\。月/ : 一控制信號之D〇WN信號downl設為邏電路一樣’藉著在解碼器139内具備DEMUX 頻率動 1 $) ’可禮段之桃按照比時脈信號ακι低之 103 ίί^ / ί積分器⑽、⑽。積分器102、積分器 ^貞測器1〇1之UP信號_為邏輯1時將 2Ϊϋΐ ^ _信號dGWnl為邏輯1時令計數值減少曰减計數器。如圖2所不，藉著在相位偵測器1〇1 ^具備麵⑽電路〇列、2並列輸出）117、118，供給在積分器1〇2、積分器1〇3 吏，之增減計數器（圖上未示）之時脈信號之頻率變成輸入相位偵測器101之同步時脈信號之1/2。 im j分器1〇3當計數值為「63」且輸入之第一控制信號之 4號UPM時，在下一時脈信號，輸出第三控制信號之up 1285025 信號UP3=1後，計數值變成「〇」（自動清除），而當計數值為「―6f」士輸入之第一控制信號之DOWN信號DOWN1 =1時，在下一時脈信號，輸出第三控制信號之D〇WN信號D〇WN3=1後，將計數值自動清除為「〇」。積分器102當計數值為「4」且輸入之第一控制信號之up 信號UPM時，在下一時脈信號，輸出第二控制信號之up信號UP2=1後，將計數值設為「〇」，而當計數值為「一4」且輸入之第一控制信號之DOWN信號D0WN1 =1時，在下一時脈信號，輸出第二控制信號之DO·信號D〇WN2=;[後，將計數值自動清除為「0」。其-人，說明圖1之圖型產生器之一具體實例。圖7係表示圖型產生器104之構造例之圖。參照圖7,圖型產生器1〇4 具備計數器141，輸入時脈信號（同步時脈信號）；增減^器 142 ’輸入來自積分器1〇3之第三控制信號υρ3/Ι)〇·3，輸入時脈信號（同步時脈信號)後，增加或減少計數值；以及解碼器 143，輸入計數器141及142各自之計數值後解碼，輸出第控制信號UP4/D0WN4。圖型產生器104之圖型長度比在相位追縱迴路用之積分态102使用之增減計數器之最大值大較好。在本實施型長度設為「10」。计數器141和圖型長度「1〇」對應的對各時脈信號反 (循環的）自「〇」計數至「9」為止。增減計數器142當UP信號UP3=1時在值自「―1〇」至「+1〇」之範圍增加計數值（即增加計數），而當！)0WN信號D〇^N3=1」減少計數值（即減少計數）。、圖8係用以說明圖7之解碼器143之構造•動作之真值表二在圖8 ,對於輸入之增減計數器142和計數器141之&，表示解碼器143之輸出值（UP4和D0WN4)之一例:在圖丨，厂二 1」呈現DOWN扣邏輯1，「+1」呈現UP4=邏輯1，「〇」呈^如丽一 15 1285025 邏輯0、UP4=邏輯0。如圖8所示，解碼器143在構造上 •當增減計數器142之計數值為「〇」時，將第四控制信號 UP4/D0WN4都設為邏輯0，工 •當增減計數器142之計數值為「+η」時，在和圖型長度對應之10時脈信號，例如η次，將UP4設為邏輯1，又 μ •當增減計數器142之計數值為「一η」時，每1〇時脈信號， η次，將D0WN4設為邏輯1輸出。 °… 又，解碼器143使得 •增減计數裔142之計數值為「+1」時，當計數器μι之叶數值為「5」時，UP4變成邏輯1， Π " •增減计數器142之計數值為「+2」時，當計數器μι之計數值為「3」或「8」時，UP4變成邏輯1， " •增減計數器142之計數值為「+3」時，當計數器141之計數值為「2」、「5」、「8」時，UP4變成邏輯卜 ° 如上述所示’將自解碼器143輸出之UP4、D0WN4信號設成每圖型長度（1〇個時鐘週期）變成大致等間隔。。其-人’說明圖1之混合105。圖9係用以說明混合器1〇5 之邏輯構造之表。如圖9所示， •當第二控制信號UP2、D0WN2都是邏輯〇或都是邏輯丨時，四控制信號UP4、D0WM之值作為第五控制信號up5、D〇WN5 輸出。 :當第四控制信號UP4、D0WN4都是邏輯〇或都是邏輯i時， =第一控制信號UP2、j)〇wN2之值作為第五控制信號輸出。曰田第一控制信號UP2、D0WN2、第四控制信號UP4、丽N4都是，輯1時，在第五控制信號UP5、D0WN5上輸出邏輯〇。 Μ第一控制信號之UP信號UP2和第四控制信號之up信號 UP4都是邏輯1時，例如在連續2個時脈信號份量，將第五控 1285025 制信號之UP信號UP5設為邏輯1輸出。 •當第二控制信號之DOWN信號D0WN2和第四控制信號之D〇WN 信號D0WN4都是邏輯1時’例如在連續2個時脈信號份量，將第五控制信號之UP信號UP5設為邏輯1輸出。 •當第一控制號之UP信號UP2和第四控制信號之£)〇信號 D0WN4都疋邏輯1時’使得在第五控制信號upg、j)〇wN5上輸出邏輯1。 •‘弟^一控制彳§说之DOWN信號D0WN2和第四控制信號之up信號UP4都疋邏輯1時，使得在第五控制信號册5、以)丽5上輸出邏輯0。其次，說明圖1之相位插值器1〇6。在圖1之相位插值器 106，輸入具有相位差90度之四相之時脈信號，將其混合後，藉著依據第五控制信號UP5/D0WN5改變混合比例，改'變輸出時脈信號之相位。將相位變化之解析度設為丨個時脈週期τ〇之 1/64。輸入之第五控制信號之中之υρ信號υρ5為邏輯丨時，係巧位插值器106之輸出之同步時脈信號瞬間時脈信號之週期縮短1/64，相位超前；反之D〇WN信號D〇WN5為邏輯丨時，係相位插值H⑽之輸出之同步時脈健瞬間時脈信號之週期增長1/64，相位落後。在混合輸入時脈信號之相位之電路上使用周知之電路( 如上述之非專利文獻2、3以及專利文獻2)。，11係表示在該非專利文獻2公開之相位插值器之構造広。多照圖11，本相位插值器具備腿0S電晶體MN61、顺62，

ϊΐ:的=一ί電流源CS1連接，在間極以差動接受時脈二辦議出對各自和第一負載之一端（並聯之PM0S :電晶體MP63、_之共職極），構成第 7 f 體漏、_，源極共同的和第二定電流源CS2連妾在閘極以差動接料脈信號IN2、讎，輸出對各自和第 17 1285025 一負載之一端（MP61、MP62之共同汲極）及第二負載之一端 (MP63、MP64之共同汲極），構成第二差動對；自第一、第二差動對之共同連接之輸出對輸出2個輸入時脈信號之加權和之相位之輸出OUT、0UTB。本相位插值器供給第一、第二定電流源CS1、CS2數位加權碼ictl(和相位解析度n對應，N位元 t[〇]〜 b[N-l])，此外，在該非專利文獻2，供給第一、第二疋電流源CS1、CS2 16位元b[0]〜b[15]，令第一、第二定電流源CS1、CS2之電流值可變（依據在閘極端子輸入N位元 b[0]〜 b[N~l]之NM0S電晶體MN6Ai〜MN6An之導通、不導通選擇定電流源ΜΝ6Βι〜MN6Bn之個數後，電流值可變），變換成輸出時脈信號之相位。此外，在圖11，將定電流源MN6BPMN6BN之電流值設為相同。在此情況，依照來自圖1之混合器1〇5之UP5、D0WN5信號，相位插值器106產生輸出數位加權碼idl(溫度計碼）而輸出。此外，分別用電阻置換主動負載MP61和MP62、MP63和 MP64也可。或者，在相位插值器106上，使用在該專利文獻2等公開之相位插值器也可。在圖12表示其一例。圖12所示之相位插值器自端子OUT輸出具有和按照由控制信號s[〇]〜S[N — 1](SB[0]〜SB[N— 1]為S[0]〜S[N —1]之反相信號）規定之内分比所内分之相位量對應之延遲之輸出時脈信號。即，藉著將輸入IN1和IN2之上升緣之相位差之内分比設為可變，令輸出時脈信號之相位可變。概略說明圖12所示相位插值器之電路動作’輸入IN1和IN2為low位準時，經由在閘極輸入〇R電路 51之輸出之PM0S電晶體MP51，將節點N51充電，在輸入ini 之上升緣時，經由在閘極輸入控制信號s[〇]〜S[N—川之NM〇s 電晶體MN3卜1^3?^之中因控制信號為1：1^11位準而變成導通狀態之η個NM0S電晶體之路徑，將節點N51之電容之儲存電荷部分放電，在落後輸入ΙΝ1之輸入ΙΝ2之上升緣時，經由在閘 1285025 極輸入控制信號s[0]〜S[N—1]之NM0S電晶體MN41〜 MN4N之中因控制信號為high位準而變成導通狀態之(N—n)個·電晶體之路徑及NM0S電晶體MN31〜MN3N之中變成導通狀離之η ，_s電晶體之共_之路徑，將節點N51之電容之^電何放電，當郎點N51之電壓低於臨限值電壓時，反相器層51 之輸出自low位準上升至high位準。因而，將輸入ini和，相位差T之N分酿為單位⑽），將輸㈣脈信號之相位設為^變。此外，在S[0]〜S[N—丨]輸入(溫度計碼）。 π若依據上述之本實施例，藉著使用對於1· 5GHz之時脈信號具有1/64解析度之相位插值器106，又在相位偵測器1〇1 包3 1.2之DEMUX電路117、118,圖型產生器1〇4按照750MHz 之時脈信號動作。曰在此情況，在自圖型產生器104輸出之第四控制信號，總疋γρ^=ΐ時係相位插值器之輸出之同步時脈信號之頻率變成最高。此時，因在1· 5GHz之2時脈信號相位超前1/64 一次，同步時脈信號之頻率比1· 5GHz高1/(2χ64)=〇· 78125%。 rvwvf之，在自圖型產生器104輸出之第四控制信號，總是 WN4=1時同步時脈信號之頻率變成最低，其頻率比1 5GHz 低 0.78125%。 β 因而’若依據本實施例，可追蹤±〇 78125%之SSC(Spread Spectrum Clock)調變。又，本發明之時脈與資料回復電路和包含vc〇之以往之電路相比，各頻道之耗電力約低6mW，又可使面積小約。 μ其次，說明本發明之實施例2。圖1〇係表示本發明之實施例2之構造圖。參照圖10，本實施例將圖1之2個積分器 102、10i設為1個。即，在相位追蹤迴路和頻率追蹤迴路兼用器102。圖型產生器1〇4輸入來自積分器1〇2之第二控制佗號UP2/D0WN2，而輸出第四控制信號UP4/D0WN4。除此以外之構造和上述之實施例相同。 1285025 ，採用1個積分器102之情況，將圖型產生器1〇4之圖型長度，為比該實施例1之情況的長較好。在本實施例，將圖型長度设為「128」。圖型產生器⑽之計數器141(參照圖7)和長，「128」對應的對各時脈信號反複的(循環的）自「。」計數至「127」為止。以上按照上述之實施例說明本發明，但是本發明未只限定為亡述之實補之構造，當然包含在申請專娜圍之各申請項之lx月之範圍内若係本業者可能進行之各種變形、修正。發明之效果、如以上之說明所示，若依據本發明，採用依照在相位追蹤迴路之相位偵測結果和在頻率追蹤迴路之圖型產生器之輸 f/產生對相位插值器之控制信號之構造，使得不具備VC0， =可追縱頻率調變之輸人雜，可縮小電路賴、減少晶元尺寸以及降低耗電流。【圖式簡單說明】圖1係，表示本發明之一實施例之構造圖。之圖圖2係表示在本發明之一實施例之相位偵測器之構造例圖。圖3係在模式上表示圖2之相位偵測器之動作例之時序序圖圖4係在模式上表示圖2之相位侧器之動作之別例之時造例ί圖5係表示在本發明之—實施例之相位偵測11之另—構圖。圖6係在模式上表示圖5之相位谓測器之動作例之時序之圖圖7係表示在本發明之—實施例之關產生器之構造例 20 U85025

, 1 r (HI ° 作之圖!係用以說明在本發明之一實施例之混合器之構造•動 ^ ^係表林發明之另-實施例之構造圖。之解, 之一實施例使用之相位插值器之構圖11係表示在本發明造例之圖。圖12係表示在本發明之一實施例使用之相位插值器之另一構造例之圖。、圖13係表示以往之時脈與資料回復電路之構造圖。【主要元件符號說明】 101相位偵測器 102、103積分器 104圖型產生器 105混合器 106相位插值器 111〜113、131〜136正反器 114、 137、138閂鎖電路 115、 116 XOR 電路 117、118 DEMUX 電路 119、120 OR 電路 121、122反相器 123、124 AND 電路 139解碼器 141計數器 142增減計數器 143解碼器 201相位偵測器 1285025

202、203積分器 206相位插值器 211相位頻率偵測器 212、214充電泵 215迴路濾波器 216 VCO

22

Claims

1285025 -、申請專利範圍·· 1· 一種時脈與資料回復電路，其特徵為：具有頻率追蹤迴路和相位追縱迴路；哭該頻率追蹤迴路和該相位追蹤迴路共用：相位偵測和同步雜錢之她；及她插值器，出域和控制錢加哺人後，依職㈣信號令輸嗶H叙相位可變’將該輸出時脈信號作為朗步時脈信就’供給該相位偵測器； π 在該頻率追蹤迴路配設圖型產生器，侬照該相位偵測 Li目=較結果，產生將來自該相位插值器之輸出時脈信號之相位δ又為可變之信號而輸出；具備一種電路，依照在該相位追蹤迴路之相位偵測結 $該醉追蹤迴路之該_產生器之輸出，產纽該相位插值器之該控制信號。 2· —種時脈與資料回復電路，其特徵為：具備相位偵測器，輸入同步時脈信號和資料信號，比較該同步時脈馆號和該資料信號之相位而輸出相位比較結果；及相位插值器，將輸入時脈信號和控制信號加以輸入後’將輸出時脈信號之相位調整成可變；在該頻率追蹤迴路具備圖型產生器，輸入來自該相位，測器之相位比較結果之積分值，產生用以將來自該相位插值器之輪出時脈信號之相位設為可變之信號而輸出；具備混合斋，產生將在按照在該相位追縱迴路之相位偵測結果之積分值控制來自該相位插值器之輸出時脈信號之相位之相位追縱迴路之該積分值和在該頻率追縱迴路之該圖型產生器之輸出混合後之信號；將在該混合器所產生之信號作為該控制信號供給該相位插值器； 23 1285025 ΐ來自該相位插值器之該輸㈣脈信號作為該同步時脈仏號，向該相位偵測器回授輸入。 3·如申請專利範圍第2項之時脈與資料回復電路，立中，路和該相位追蹤迴路共用將在該相位偵測；之相位比較結果加以積分之一個積分器。、4·ί中料利範圍第2項之時脈與:#料回復電路，其中，，混合器於該頻率追蹤迴路和該相位追蹤迴路中之一方呈現穩方之迴路之相位比較結果’輸出調整該相^ 插值為之輸出時脈信號之相位之控制信號。

5·如申請專利範圍第2項之時脈與資料回復電路，其中：該混合器具備如下之裝置，該裝置在该相位追蹤迴路之相位比較結果和在該頻率追蹤迴型產生器之輸出都呈現up之情況，連續輸出既定時脈伤罝之使該相位插值器之輸出時脈信號之相位超前的制信在該相位追蹤迴路之相位比較結果和在該頻率追蹤迴該圖型產生器之輸出都呈現DOWN之情況，連續輸出既定之地^週期份量之令該相位插值器之輸出時脈信號之相位落後之夺工制信號。

ί·—種時脈與資料回復電路，其特徵為：具備相位偵測器，輸入資料信號和同步時脈信號後，比較 =入之2個信號之相位，偵測落後或超前，按照該偵測結果 _出第一控制信號；第一積分器，輸入自該相位偵測器輸出之該第一控制信號後積分，輸出第二控制信號； ^ 第一積分器’輸入自該相位 <貞測器輸出之該第一控制 ^號後積分，輸出第三控制信號；圖型產生器，輸入來自該第二積分器之該第三控制信 24 1285025 號後計數，依照該計數結果，輸出第四控制信號； ^混合器，輸入來自該第一積分器之該第二控制信號和來自該圖型產生器之該第四控制信號，依照該第二控制信號和该第四控制信號產生第五控制信號而輸出；及相位插值器，依照來自該混合器之第五控制信號後，依照該第五控制信號令輸出時脈信號之相位可變；來自該相位插值器之輸出時脈信號作為該同步時脈信就，向該相位偵測器回授輸入。 7· —種時脈與資料回復電路，其特徵為：具備 0 张认她制器’輸人資料信號和同步時脈信號後，比較以相位，偵測落後或超前，按照該侧結果後積分，相位_輸出之該第-控制信號計數，里輸土來自該積分器之該$二控制信號後依,、以亥汁數結果，輸出第三控制信號；入來自該積分器之“二控制信號和來自制信號，依照該第二控制信號和該第一徑制h唬產生弟四控制信號而輸出；及第四㈣ϊΐΐ值f ’輸人輸人時脈信號和來自該混合器之該可變錢，依職細控繼號令輸㈣脈信號之相位號，向該時脈信號作為該同步時脈信現相位落後之DOWN信號。現相位超則之UP信號和呈 9·如申晴專概圍第7項之時脈射料贿魏，其中， 25 1285025 該第一至第四控制信號各現相位落後之DOWN信號。/、有呈現相位超前之UP信號和呈該圖型產生申器3彳:觀圍第6項之時脈與資料回復電路，其中，第一計數器，接複計數至第一計數值為止％入之盼脈信號，而計數值由零反受輸入之時脈信號，而^忒第二控制信號呈現UP、DOWN時，接解碼器，接受、減少計數；及該計數輸出而輸出該第^控制作=二計數器之計數輸出，依照 11 ·如申請專利範圍第〜該圖型產生器具備：項之時脈與資料回復電路，其中，第一計數器，接夸A 複計數至第一計數值為止·鞔入之時脈信號，而計數值由零反受輸入之時脈信ί11而it控制信*呈現UP、_時，接解，接加?、減少計數；及該計數輸出❿輸出該第』 :f二計數器之計S輸出，依照 12·如申請專利範以肀娩。中，該解碼器具備—電項之時脈與資料回復電路，其值^之週期數之期間，等第—計數器之該第-計數制域之Up信號或DOWN信‘接近等間隔的輸出該第四控 13.如申請專利範 ^ 中，該解碼器具備一種雷:^項之時脈與資料回復電路，其數值，應之週期數之期間，^和該第-計數器之該第—計控制域之Up信號或_Ν信二。5或接近等間隔的輸出該第三 14·如申請專利範儿 ί出輪入該第一、第二言資料回復電路，其刖 L號和D0聰信號，作為> J 口十數輪出而加以解碼，下马糾四控制信號； 26 1285025 並具備一電路，其控制成使得·· . 虽该第二計數器之計數值為正值時，mi 數ι§之該第一計數值對應之士於和該第-計值份量之UP信號；第二計數器之計數當該第二計數器之計數值為負值數态之該帛—計練對應 i於和該第-計值份量之DOWN信號；顆亥弟二計數器之計數齡哭夕」該第二計數器之計數值為零值時，對;^ ^辟-計數值對應之週期數，确 15·如申請專利範圍第11項之 :’該解碼器輸入該第一、第二計數器之;c電路，其出UP信號和麵信號，作為該第三輪出後解碼，輸並具備一電路，其控制成使得·· 數写之^該^計數器之計數值為正值時，對於和該第一計錄量之週期數，輸出該第二計數器之計數數哭之^該=計數11之計數值為負值時，對於和該第-計值值對應之聊數，輸㈣第二計數器之計數號 16· 該混合器數器之_時，胁和該第一計 nt $植值對應之週期數，不輸出UP信號和DOWN信，·申明專利範圍帛6項之時脈與資料回復電路，其中，狀態或都ΓΞί _信號都是非啟動尸味疋啟動狀態時，將该第四控制信號之UP信號和DOWN 域之值作為該第五控制信號之up錄和D_釣虎輸出；當該第四控制信號之UP信號和D0WN信號都是非啟動 27 1285025 狀悲或都是啟動狀態時，將該第二控制信號之up信號和DOWN 信號之值作為該第五控制信號之UP信號和D〇WN信號輸出；當該第二及第四控制信號之up信號都是啟動狀態時，將該第五控制信號之UP信號設為啟動狀態，連續輸出既定之時脈信號份量；當該第二及第四控制信號之D0WN信號都是啟動狀態時，將該第五控制信號之down信號設為啟動狀態，連續輸出既定之時脈信號份量。 17·如申請專利範圍第16項之時脈與資料回復電路，其中’該混合器： ^當該第二控制信號之UP信號和該第四控制信號之信號都是啟動狀態時，將該第五控制信號之up信號和d〇wn 信號設為非啟動狀態而輸出； ^ ‘該第一控制#號之down信號和該第四控制信號之信^號都是啟動狀態時，將該第五控制信號之up信號和down #號設為非啟動狀態而輸出。 18·如申請專利範圍第7項之時脈與資料回復電路，其中，該混合器：、當該第二控制信號之UP信號和DOWN信號都是非啟動或都是啟動狀態時，將該第三控制信號之UP信號和DOWN 之值^為該第四控制信號之UP信號和DOWN信號輸出； ,A 當該第三控制信號之UP信號和DOWN信號都是非啟動或都是啟動狀態時，將該第二控制信號之UP信號和DOWN 之值2為該第四控制信號之UP信號和DOWN信號輸出；昉，蔣▲ 當該第二及第三控制信號之UP信號都是啟動狀態 /眭!1第四控制信號2 UP信號設為啟動狀態，連續輸出既定 I呀脈信號份量；時當該第二及第三控制信號之DOWN信號都是啟動狀態 f ’將該第四控制信號之DOWN信號設為啟動狀態，連續輸出既 28 1285025 定之時脈信號份量。 19·如申請專利範圍第18項之時脈與資料回復電路，其中，該混合器：當該第二控制信號之UP信號和該第三控制信號之 DOWN信號都是啟動狀態時，將該第四控制信號之UP信號和DOWN 信號設為非啟動狀態而輸出，當該第二控制信號之DOWN信號和該第三控制信號之 UP信號都是啟動狀態時’將該第四控制信號之up信號和down 信號設為非啟動狀態而輸出。 20·如申請專利範圍第1項之時脈與資料回復電路，其中，该相位偵測器具備對相位比較結果進行串列並列變換而輸出之裝置。、 21·如申請專利範圍第2項之時脈與資料回復電路，其中，該相位侦測器具備對相位比較結果進行串列並列變換而輸出之裝置。 22·如申請專利範圍第6項之時脈與資料回復電路，豆 =位_器具備對相位比較結果進行串列並列變換而輸、出之其中，輸出之該相1奴時脈輸械電路，其中信號 •，第取樣電路，依據該同步時脈信號取樣該輸入資料該同步時脈信號之互補信號取樣該同步時脈信號取樣該第一取樣第二取樣電路，依據該輸入資料信號；第三取樣電路，依據電路之輸出； 29 Ϊ285025 電路之輪取樣電路’依據铜步時脈减取制第二取樣第四取樣匕測該第-取樣電路之輪出和該々致；及該第四取樣侧·三取樣電路之輪出和該相範料2奴時顯㈣祕電路，其中，信號；帛取魏路’依據朗步時脈雜取樣該輪入資料 ^ ’依編同鱗脈雜之信銳取樣該輸入資料信號電路之輸^取樣電路，依據該同步時脈信號取樣該第〜取樣電路之輸ί峰樣，赠網步時脈减取樣該第第--致债測電路，偵測該第一取樣電路之輸出第四取樣電路之輸出之一致；及和讀第二-致侧電路，_該第三取樣電路第四取樣電路之輸出之一致。出和减 26·如申晴專利範圍第6項之時脈與資料回復電路，发該相位偵測器包含：、 ’ 第一取樣電路，依據該同步時脈信號取樣該輪信號；貝枓第二取樣電路，依據該同步時脈信號之互補信該輸入資料信號；取樣第三取樣電路，依據該同步時脈信號取樣該第一電路之輸出；取樣第四取樣電路，依據該同步時脈信號取樣該第二取樣電略之輪出；第四取樣貞測該第-取樣電路之輪出和該第'^偵測該第三取樣電路之輪*和該該相範圍第7項之時脈與資料回復電路，其中，信號；帛取樣電路，依據該同步時脈信號取樣該輪入資料該輪入資^電路’依據該同步時脈信號之互補信號取樣電路之輪:了取樣電路’依據該同步時脈信號取樣該第-取樣電路之輪取樣電路’依據鋼步時脈信號取獅第二取樣第四取樣;路之in’，!該第-取樣電路之輸出和該第四取樣㈡偵測該第三取樣電路之輸出和該中，i8備如申請專利範圍第24項之時脈與資料回復電路，其串列並列ί換，並列變換電路，對該第--致偵測電路進行串列並列串列並列變換電路，對該第二一致侧電路進行出多工化路，將該第-串列並列變換電路之並列輸出多工路，將該第二串列並列變換電路之並列輸 31 1285025 出之中之-及第，，電路之2個輸結果之DOWN信號；及一輪出之反相信號產生係相位比較出之中之路’賴該第—及第二邏輯電路之2個輸結果之up信號輪出之反相錢和第二之輸出產生係相位比較該相=3^麵1項辦麵__，其中，時脈信號取樣該照相位彼此相異之多相之同步取樣該^群ί ίί Ϊ t輸^ ^多相之同步雜信號之一信號，自3:出^^該第二群之取樣電路之多個輸出相對於㈣紅值之變化點，判職輸人資料信费和_ίι號? 號之相位落後或超前程度，而輸出即信‘ 該相f 2項謂麟㈣喊電路，時脈信號按照相位彼此相異之多相取樣該第===照r目之同步時脈信號之- 作，白電路’輸人來自該第二群之取樣電路之多個於山 ^於^二輪純紅值之變化點，觸鋪人資料s 和_it時脈信號之相位落後或超前程度，而輸出UP = 其中之同步號該相專^範_項之時脈與_復電路，第一群之取樣電路，按照相位彼此相異之多相其中之同步 32 1285025 時脈信號取樣該輸入資料信號；第二群之取樣電路，按照該多相之同取樣該第-群之取樣電路之輸出；及之- 於解碼電路，輸入來自該第二群之取樣電路之多個輪屮 ΐί，自該多個輸出信號之值之變化點，判別該輸入資料仲 ^對於該目步時脈信狀她碰或超前減^ 和DOWN信號。荆® 唬 32·如申請專利範圍第7項之時脈與資料回復電路，i 该相位偵測器具備：八

第一群之取樣電路，按照相位彼此相異之多相時脈仏號取樣該輸入資料信號； ^ 第二群之取樣電路，按照該多相之同步時脈信號之一樣该第一群之取樣電路之輸出；及解碼電路，輸入來自該第二群之取樣電路之多個輸出 /就’自該多個輸出信號之值之變化點，判別該輸入資料信號該θ步時難狀她雜或超前減，而輸$ UP信號和DOWN信號。 33·如申凊專利範圍第6項之時脈與資料回復電路，其中， "亥第一及=二積分器各自包含增減計數器，進行以下之動作：

當來自該相位偵測器之相位比較結果呈現UP、DOWN 時，進行增加計數、減少計數；、 ^相位比較結果呈現UP時，在計數值位於上限值之情士，於下一個時脈信號，在該第二、第三控制信號上輸出UP信旒，將計數值設為起始值；來自該相位偵測器之相位比較結果呈現DOWN時，在計，位於下限值之情況，於下_個時脈信號，在該第二、第三控制信號场丨麵健，將計練設為起始值。 β#34·如申請專利範圍第7項之時脈與資料回復電路，其中，該弟一及第二積分器各自包含增減計數器，進行以下之動作： 33 1285025 當來自該相位偵測器之相位比較結果呈現UP、DOWN 時，進行增加計數、減少計數；該相位比較結果呈現UP時，在計數值位於上限值之情況，於下一個時脈信號，在該第二控制信號上輸出up信號，將計數值設為起始值；來自該相位偵測器之相位比較結果呈現DOWN時，在計數值位於下限值之情況，於下一個時脈信號，在該第二控制信 5虎上輸出DOWN信號’將計數值設為起始值。 ▲ 35·如申請專利範圍第1項之時脈與資料回復電路，其中，邊相位插值器具備控制電路，其控制方式為：對於該輸入時脈信號之週期將既定之解減設為單位，使得韻雜制信號令該輸出時脈錢之相位落後齡該輸_脈信號之相位超前。 36. 如申睛專利範圍第2項之時脈與資料回復電路，其中，，相位插值ϋ具備控制電路，其控财式為：對於該輸;;時脈 $之週娜既定之麟度設鱗位，使得錢雜制信號令雜出時脈信號之她落減令雜㈣脈錢之相位超前。 37. 如申請專利細第6項之時脈與資料回復電路，其中， =位插鮮具健織路，其控财式為：對於該輸入時脈纏蚊之騎度縣單位，使雜顯控制信號令该輸出時^信號之相位落後或令該輸出時脈健之相位超前。該相位插值器具備控制電路，其控制方式 ^ 又、信號之週期將既定之解析度設為單位該輸出時脈信=^位=^令該輸出時脈信號之相位“。 39.如申請專利範圍第35項之時脈鱼直步相位插值器，輸人鮮在既定之^率範圍變動的擴^ 頻4時脈信號，以作為該輸入時脈信號。 ’、 40·如申請專利範_ 35項之時脈，對該相位插值H，輸人預定之固定解之時脈信號，以作 34 1285025 為該輸入時脈信號。 Η•一、囷式：