DE102006031331B3

DE102006031331B3 - Digitaler Phasendetektor und Verfahren zur Erzeugung eines digitalen Phasendetektionssignals

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Publication number: DE102006031331B3
Application number: DE102006031331A
Authority: DE
Inventors: Heinz Werker; Christian Ebner
Original assignee: Xignal Technologies AG
Current assignee: National Semiconductor Germany AG
Priority date: 2006-07-06
Filing date: 2006-07-06
Publication date: 2008-01-10
Anticipated expiration: 2026-07-07
Also published as: JP4718519B2; JP2008104148A; TW200818713A; KR20080005144A; US20080013665A1; US7586335B2; TWI343712B; KR100923692B1

Abstract

Die vorliegende Erfindung betrifft einen digitalen Phasendetektor (PD) sowie ein Verfahren zur digitalen Phasendetektion, wie sie insbesondere z.B. in einem so genannten Phasenregelkreis ("phase locked loop") verwendet werden können. Gemäß der Erfindung wird ein digitales Phasendetektionssignal (PD_OUT) gewonnen, welches die Phasenlage eines Eingangstaktsignals (PD_IN) bezüglich eines höherfrequenten Abtasttaktsignals (CK) angibt. Um hierbei die Einschränkung der Phasenauflösung aufgrund einer begrenzten Leistungsfähigkeit, insbsondere begrenzter Geschwindigkeit der elektronischen Komponenten einer Abtasteinrichtung (14) zu überwinden, wird ein neuartiges Konzept verwendet, bei welchem das Abtasttaktsignal (CK) nicht unmittelbar zum Abtasten (14) herangezogen wird, sondern zuvor einer digital einstellbaren Phasenverschiebung (12) unterworfen wird. Es entsteht ein "Hilfs-Abtasttaktsignal" (CK<1:8>). Die Abtastung (14) liefert einen ersten, höherwertigen digitalen Anteil (OUT1<9:0>) des Phasendetektionssignals (PD_OUT). Basierend auf einer Auswertung dieses ersten digitalen Anteils (OUT1<9:0>) wird eine Phasenverschiebung (12) vorgenommen und ein zweiter digitaler Anteil (OUT2<12:0>) des Phasendetektionssignals (PD_OUT) erzeugt. Das Hilfs-Abtasttaktsignal (CK<1:8>) ist hierbei in Schritten einstellbar, die jeweils kleiner als eine Periode des Abtasttaktsignals (CK) sind.

Description

Die vorliegende Erfindung betrifft einen digitalen Phasendetektor sowie ein Verfahren zur digitalen Phasendetektion, wie sie insbesondere z. B. in einem so genannten Phasenregelkreis (PLL, "phase locked loop") verwendet werden können.
Ganz allgemein dient ein PLL dazu, einen steuerbaren Oszillator, der ein Ausgangssignal mit einer Ausgangsfrequenz erzeugt, mittels einer Rückkopplung mit einem Eingangstaktsignal mit einer Eingangsfrequenz zu synchronisieren. Der PLL umfasst hierfür einen Phasendetektor bzw. Phasenvergleicher, an dessen Eingang das Eingangstaktsignal und das PLL-Ausgangssignal anliegt. Ein die gegenseitige Phasenlage zwischen diesen beiden Signalen repräsentierendes Signal wird zumeist über ein aktives oder passives, digitales oder analoges Filter ("loop filter") zur Ansteuerung des Oszillators verwendet.
Die Anwendungsbereiche von PLL-Schaltkreisen sind vielfältig. Beispielsweise können PLLs für die Taktrückgewinnung aus digitalen Signalfolgen oder die FM-Demodulation eingesetzt werden. In Kommunikationsstandards wie "SONST" oder "SDH" werden Takterzeugungsschaltungen zur Erzeugung von Taktsignalen beim Senden und Empfangen von Daten benötigt. In einer derartigen Schaltung kann ein PLL-Schaltkreis z. B. aus einem als Referenz eingegebenen Eingangstaktsignal eine oder mehrere Ausgangstaktsignale zur Verwendung in einem Kommunikationssystem erzeugen.
Gemäß eines auf internen betrieblichen Kenntnissen der Anmelderin beruhenden Stand der Technik besteht ein Ansatz zur Realisierung eines digitalen Phasendetektors darin, einen analogen Phasendetektor mit einem nachgeschalteten Analog-Digital-Wandler zu kombinieren. Die damit erreichbare Phasenauflösung wird jedoch durch die Linearität des analogen Phasendetektors sowie die Auflösung des Analog-Digital-Wandlers stark eingeschränkt. Daher wurde gemäß eines weiteren Ansatzes ein digitaler Phasendetektor mit einer Abtastschaltung realisiert, bei welcher ein dem Phasendetektor zugeführtes Eingangstaktsignal mittels eines dem Phasendetektor ebenfalls zugeführten höherfrequenten Abtasttaktsignals abgetastet wird ("oversampling" bzw. Überabtastung). Die Phasenauflösung ist dann maßgeblich durch die Abtastrate (Frequenz des Abtast taktsignals) bestimmt, wobei jedoch die maximale Abtastfrequenz in der Praxis durch die Geschwindigkeit der verwendeten elektronischen Komponenten der Abtastschaltung begrenzt ist.
Ähnliche Ansätze zur Erhöhung der Phasenauflösung bei einem digitalen Phasendetektor in einem PLL sind ferner aus der DE 103 08 921 A1 sowie dem Fachartikel von R. Urbansky und W. Sturm, "A Novel Slave Clock Implementation Approach for Telecommunications Network Synchronisation", in: European Frequency Time Forum, IEE 1996, Conference Publication No. 418, S. 534-539, bekannt. Bei diesem Stand. der Technik besteht die Besonderheit darin, dass ein von einer Phasenvergleichseinrichtung bereitgestelltes Phasendifferenzsignal nicht unmittelbar einem Steuereingang des Oszillators zugeführt wird, sondern mit einem höherfrequenten zusätzlichen Abtasttaktsignal abgetastet wird. Nachteilig ist auch hier, dass die maximale Abtastfrequenz in der Praxis durch die Geschwindigkeit der verwendeten elektronischen Komponenten begrenzt ist.
Es ist Aufgabe der vorliegenden Erfindung, eine Phasendetektion bereitzustellen, mittels welcher die Phasenlage eines Eingangstaktsignals bezüglich eines Abtasttaktsignals mit hoher Phasenauflösung detektierbar ist.
Diese Aufgabe wird gelöst durch einen digitalen Phasendetektor nach Anspruch 1 bzw. ein Verfahren zur Erzeugung eines digitalen Phasendetektionssignals nach Anspruch 10. Die abhängigen Ansprüche betreffen vorteilhafte Weiterbildungen der Erfindung.
Die Erfindung beruht auf dem oben erwähnten Ansatz einer Abtastung des Eingangstaktsignals mittels eines höherfrequenten Abtasttaktsignals, um ein digitales Phasendetektionssignal zu gewinnen, welches die Phasenlage des Eingangstaktsignals bezüglich des Abtasttaktsignals angibt.
Um hierbei jedoch die Einschränkung der Phasenauflösung aufgrund einer begrenzten Leistungsfähigkeit, insbesondere begrenzter Geschwindigkeit der elektronischen Komponenten der Abtasteinrichtung zu überwinden, wird eine neuartige Ergänzung des herkömmlichen Konzepts verwendet, bei welchem das Abtasttaktsignal nicht unmittelbar zum Abtasten herangezogen wird, sondern zuvor einer digital einstellbaren Phasenverschiebung unterworfen wird. Die Abtastung mittels des "Hilfs-Abtastsignals" liefert einen ersten, höherwertigen digitalen Anteil des Phasendetektionssignals. Basierend auf einer Auswertung dieses ersten digitalen Anteils wird eine für die nächste Abtastung relevante, kleine Phasenverschiebung vorgenommen. Gleichzeitig wird basierend auf dieser Auswertung ein zweiter digitaler Anteil des Phasendetektionssignals erzeugt.
Bei der Erfindung wird die Phasenauflösung letztlich durch die Auflösung der in Schritten verstellbaren Phasenverschiebungseinrichtung bestimmt. Diese Auflösung kann in der Praxis wesentlich höher als die Auflösung der Abtasteinrichtung vorgesehen werden, so dass mit der Erfindung die Auflösung der Phasendetektion beträchtlich erhöht werden kann.
Eine bevorzugte Verwendung des Phasendetektors bzw. des Phasendetektionsverfahrens ergibt sich für die Realisierung des Phasendetektors bei einem PLL. In diesem Anwendungsfall ist die gesteigerte Phasenauflösung des Phasendetektors vorteilhaft zur Verbesserung der Leistungseigenschaften des betreffenden PLL nutzbar.
In einer besonders bevorzugten Ausführungsform besteht die Auswertung des ersten digitalen Anteils des Phasendetektionssignals in einem einfachen Vergleich dieses ersten digitalen Anteils mit einem vorgegebenen Schwellwert. In diesem Fall liefert die Auswertung eine Information darüber, ob der erste digitale Anteil größer oder kleiner als der z. B. fest vorgegebene Schwellwert ist. Basierend auf dieser Information, die nachfolgend auch als "Vorzeichen" des ersten digitalen Anteils bezeichnet wird, kann dann das Hilfs-Abtasttaktsignal hinsichtlich seiner Phase verstellt werden, bevor die nächste Auswertung bzw. der nächste Vergleich erfolgt. Bei der Erfindung wird also nicht in herkömmlicher Weise ein festes Abtasttaktsignal zur Abtastung verwendet, sondern ein durch eine einstellbare Phasenverschiebung daraus erzeugtes, variables Hilfs-Abtasttaktsignal. Bei der Auswertung des ersten höherwertigen digitalen Anteils wird außerdem ein zweiter, in relativ kleinen (niederwertigen) Schritten änderbarer Anteil des Phasendetektionssignals erzeugt, welcher bei der Erfindung die zusätzlich erreichte Phasenauflösung der Phasendetektion darstellt.
Das bei der Auswertung des ersten digitalen Anteils erzeugte digitale Ansteuersignal zur Verstellung der Phasenverschiebung ist gewissermaßen ein "Korrektursignal", mittels welchem die Phasenlage des Hilfs-Abtasttaktsignals bezüglich des Abtasttaktsignals in kleinen Schritten verstellt wird. Das Ausmaß der Verstellung liefert eine "Feininformation", die zur Bildung bzw. Veränderung des zweiten, in niederwertigen Schritten eingestellten Anteils des Phasendetektionssignals im Phasendetektor genutzt wird.
Bei der Abtastung eines Eingangstaktsignals mit einem höherfrequenten Abtasttaktsignal bzw. dem bei der Erfindung daraus gewonnenen Hilfs-Abtasttaktsignal kann eine Abtasteinrichtung z. B. durch Flipflops, insbesondere flankengesteuerte Flipflops realisiert werden, an deren Ausgang eine digitale Repräsentation der Phasenlage erhalten wird. Das praktische Problem hierbei ist die für jedes Flipflop erforderliche Abtast- und Haltezeit ("setup- and hold-time") jedes Flipflops, welches somit die erzielbare zeitliche Auflösung der Abtastung beschränkt. Diese Beschränkung gilt auch dann, wenn das Abtasttaktsignal (bzw. das Hilfs-Abtasttaktsignal) mit mehreren Abtastphasen bereitgestellt wird, um die Abtastung von vornherein in ihrer Auflösung zu verbessern ("Multiphasenabtastung"). Für die mit der Erfindung erreichbare beträchtliche Verbesserung der Phasenauflösung ist entscheidend, dass die Auflösung der Phasendetektion letztlich auf der Auflösung einer Phasenverschiebung (des Hilfs-Abtasttaktsignals bezüglich des zugeführten Abtasttaktsignals) beruht, die in der Praxis keinen wesentlich Beschränkungen unterworfen ist. In einer aufgrund ihrer einfachen schaltungstechnischen Realisierbarkeit und Genauigkeit besonders bevorzugten Ausführungsform wird die digital einstellbare Phasenverschiebung durch eine digital einstellbare Phaseninterpolation realisiert, bei welcher ausgehend von einem Abtasttaktsignal mit mehreren Phasen ein zwischen diesen Phasen interpoliertes Hilfs-Abtasttaktsignal erzeugt wird. Für diese Phaseninterpolation kann vorteilhaft auf an sich bekannte schaltungstechnische Konzepte zur Realisierung eines Phaseninterpolators zurückgegriffen werden (z. B. gewichtete Addition von zwei oder mehr Eingangsphasen zur Erzeugung einer interpolierten Ausgangsphase).
In einer Ausführungsform ist vorgesehen, dass die Frequenz des Abtasttaktsignals wenigstens um einen Faktor 10¹, bevorzugt wenigstens um einen Faktor 10² größer als die für das Eingangstaktsignal zu erwartende Frequenz ist. Das Abtasttaktsignal kann z. B. ein periodisches Signal mit fest vorgegebener Periode sein.
In einer Ausführungsform ist vorgesehen, dass das Hilfs-Abtasttaktsignal mit mehreren Phasen bereitgestellt wird, um die Phasenauflösung bei der Erzeugung des ersten digitalen Anteils zu erhöhen. In diesem Fall wird eine "Multiphasenabtastung" zur Bildung des ersten digitalen Anteils genutzt. Die mehreren Hilfs-Abtasttaktsignalphasen können hierbei äquidistant zueinander vorgesehen sein. Die einzelnen Hilfs-Abtasttaktsignalphasen besitzen dann die Periode des zugeführten Abtastsignals, sind jedoch zueinander phasenverschoben. In einer bevorzugten Ausführungsform ist hierbei vorgesehen, dass jeder Einstellschritt der Phasenverschiebung einem ganzzahligen Bruchteil der Phasendifferenz zwischen einander benachbarten Hilfs-Abtasttaktsignalphasen entspricht.
Wie es weiter oben bereits erläutert wurde, kann die bei der Erfindung erforderliche Phasenverschiebung in besonders einfacher Weise als Phaseninterpolation realisiert sein. In einer Ausführungsform ist vorgesehen, dass das Abtasttaktsignal mit mehreren Abtastphasen bereitgestellt wird und die Phasenverschiebungseinrichtung als Phaseninterpolator zur digital einstellbaren Interpolation zwischen den Abtastphasen ausgebildet ist. In einer einfachen Ausführung wird das Abtasttaktsignal mit zwei Abtastphasen mit einem gegenseitigen Phasenoffset von 90° bereitgestellt, also als so genannte "Quadratursignale".
In einer bevorzugten Ausführungsform ist vorgesehen, dass die Einstellung der Phasenverschiebung durch ein Ausgangssignal eines Modulo-Integrators vorgegeben wird, welchem das von der Auswerteeinrichtung erzeugte digitale Ansteuersignal eingegeben wird.
In einer Ausführungsform ist vorgesehen, dass die Auswerteeinrichtung einen Vorzeichendetektor zur Bestimmung eines Vorzeichens des ersten digitalen Anteils umfasst. Der Begriff "Vorzeichen" ist hierbei sehr breit zu verstehen und soll auch den Fall umfassen, in welchem dieses Vorzeichen repräsentativ für das Überschreiten bzw. Unterschreiten eines vorgegebenen Schwellwerts ist, der von Null verschieden ist. Ein Schaltungsteil der Auswerteeinrichtung, welcher zur Erzeugung des zweiten digitalen Anteils des Phasendetektionssignals dient, kann hierbei in einfacher Weise als Integrator (Zähler) ausgebildet sein, der die von einem Vorzeichendetektor bestimmte Vorzeicheninformation (+1 oder –1) integriert.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispieles mit Bezug auf die beigefügten Zeichnungen weiter beschrieben. Es stellen dar:
1 eine Darstellung zur Veranschaulichung der Funktion eines herkömmlichen Phasendetektors mit einer Phasenauflösung von beispielsweise 100 ps,
2 den Aufbau eines erfindungsgemäßen Phasendetektors mit einer Phasenauflösung von beispielsweise 12,5 ps,
3 den Aufbau einer im Phasendetektor von 2 verwendeten Abtasteinrichtung,
4 den Aufbau eines in der Abtasteinrichtung von 3 verwendeten Mehrphasenabtasters,
5 eine beispielhafte Zeitverlaufsdarstellung von Signalen, die an dem Mehrphasenabtaster von 4 auftreten,
6 den Aufbau eines im Phasendetektor von 2 verwendeten Phaseninterpolators, und
7 den Aufbau von zwei im Phaseninterpolator von 6 verwendeten Interpolatorhälften,
8 ein Simulationsergebnis für einige am Phasendetektor von 2 auftretenden Signalen für eine bestimmte Jitterfrequenz im Eingangstaktsignal,
9 ein entsprechendes Simulationsergebnis für eine verringerte Jitterfrequenz, und
10 ein entsprechendes Simulationsergebnis für eine noch weiter verringerte Jitterfrequenz.
1 veranschaulicht die Funktion eines herkömmlichen digitalen Phasendetektors 1 zum Erzeugen eines digitalen Phasendetektionssignal PD_OUT, welches die Phasenlage eines dem Phasendetektor 1 zugeführten Eingangstaktsignals PD_IN bezüglich eines dem Phasendetektor 1 zugeführten höherfrequenten Abtasttaktsignals CK angibt. Die zu erwartenden bzw. mittleren Frequenzen der Signale PD_IN und CK sind in 1 beispielhaft angegeben und unterscheiden sich in diesem Beispiel etwa um einen Faktor 64. Der Phasendetektor 1 besteht aus einer Abtasteinrichtung 2, welche das Phasendetektionssignal PD_OUT in einer Binärdarstellung erzeugt. Würde man hierbei ein einphasiges Abtastsignal CK verwenden, so könnte entsprechend der gewählten "Überabtastung" ein Signal PD_OUT mit einer Auflösung von 6 Bit bereitgestellt werden (2⁶ = 64). Im dargestellten Beispiel wird das Abtasttaktsignal CK jedoch mit acht äquidistant zueinander angeordneten Phasen eingegeben, was in 1 durch die Schreibweise "CK<1:8>" symbolisiert ist und eine entsprechende Erhöhung der Auflösung des ausgegebenen Phasendetektionssignals PD_OUT um einen Faktor 8 ermöglicht. Im dargestellten Beispiel wird das Phasendetektionssignal PD_OUT mit einer Auflösung von 10 Bit ausgegeben (symbolisiert durch die Schreibweise PD_OUT<9:0>").
Mit anderen Worten ist die Abtasteinrichtung 2 als so genannter "Multiphasenabtaster" ausgebildet, mittels welchem das zugeführte Eingangstaktsignal PD_IN gleichzeitig mit mehreren Phasen des ebenfalls zugeführten höherfrequenten Abtasttaktsignals CK verglichen wird, um die Phaseninformation PD_OUT zu gewinnen.
Für viele Anwendungsfälle wäre eine noch weiter gesteigerte Genauigkeit. bzw. Phasenauflösung des Phasendetektionsergebnisses PD_OUT wünschenswert. Bei den gängigen schaltungstechnischen Realisierungen der in 1 dargestellten Abtasteinrichtung 2 stößt man hierbei jedoch schnell an technische Grenzen, die durch die Leistungseigenschaften der verwendeten elektronischen Komponenten bedingt sind. Aus praktischer Sicht kann somit weder durch eine Erhöhung der Abtastfrequenz noch durch eine Erhöhung der Anzahl von gleichzeitig verwendeten Phasen dieses Abtastsignals eine Erhöhung der Auflösung im Signal PD_OUT erreicht werden.
Nachfolgend wird mit Bezug auf die 2 bis 7 ein Ausführungsbeispiel der Erfindung beschrieben, mittels welcher die erläuterte Beschränkung der Phasenauflösung überwunden wird. Bereits an dieser Stelle sei angemerkt, dass auch bei dem erfindungsgemäßen Phasendetektor eine Abtasteinrichtung der in 1 dargestellten Art verwendet wird. 3 zeigt den Aufbau einer solchen Abtasteinrichtung. Bei der Erfindung wird eine solche Abtasteinrichtung jedoch durch weitere Komponenten ergänzt, so dass die Phasenauflösung der bewerkstelligten Phasendetektion nicht mehr durch das Auflösungsvermögen der Abtasteinrichtung begrenzt ist.
2 zeigt den Aufbau eines Phasendetektors PD zum Erzeugen eines digitalen Phasendetektionssignals PD_OUT<12:0>, also mit einer sehr hohen Auflösung von 13 Bit, welches die Phasenlage eines dem Phasendetektor PD zugeführten Eingangstakt signals PD_IN bezüglich eines dem Phasendetektor zugeführten höherfrequenten Abtasttaktsignals CK angibt. Das Abtasttaktsignal CK wird mit zwei um 90° zueinander versetzten Abtastphasen CK_0 und CK_90 einem Phaseninterpolator 12 zugeführt.
Der Phaseninterpolator 12 ist durch ein Digitalsignal PHI<4:0> (also mit 5 Bit Auflösung) digital einstellbar und erzeugt als eine digital eingestellt phasenverschobene Version des Abtasttaktsignals CK ein nachfolgend als "Hilfs-Abtasttaktsignal" CK<1:8> bezeichnetes Signal, welches im dargestellten Ausführungsbeispiel also mit 8 Phasen für eine Abtasteinrichtung 14 bereitgestellt wird, welcher auch das Eingangstaktsignal PD_IN zugeführt wird.
Was den Aufbau der Abtasteinrichtung 14 anbelangt, so kann vorteilhaft auf beliebige, an sich bekannte Schaltungskonzepte zurückgegriffen werden. Der Aufbau der dargestellten Abtasteinrichtung 14 wird unten detailliert mit Bezug auf die 3 bis 7 beschrieben, ist jedoch für die Funktionsweise der Erfindung von zweitrangiger Bedeutung. Wesentlich für die Erfindung ist vielmehr die Zusammenwirkung der hier beispielhaft als Multiphasenabtasteinrichtung dargestellten Abtasteinrichtung 14 mit weiteren Detektorkomponenten, wie sie beispielhaft in 2 dargestellt sind.
Die Abtasteinrichtung 14 tastet das Eingangstaktsignal PD_IN mit dem Hilfs-Abtasttaktsignal CK<1:8> ab, um wie in 2 dargestellt einen ersten, höherwertigen digitalen Anteil OUT1<9:0> des Phasendetektionssignals PD_OUT<12:0> zu erzeugen, welcher über einen digitalen Verstärker (Multiplizierer) 16 um einen Faktor 8 vergrößert zu einem Addierer 18 gegeben wird, welchem außerdem ein zweiter digitaler Anteil OUT2<12:0> eingegeben wird, um das gewünschte Phasendetektionssignal PD_OUT<12:0> durch eine Addition der eingegebenen Signalanteile OUT1 und OUT2 zu erzeugen.
Nachfolgend wird beschrieben, in welcher Weise der in niederwertigen Schritten veränderbare zweite digitale Anteil OUT2<12:0> erzeugt wird, mittels welchem die Phasenauflösung der Gesamtanordnung beträchtlich erhöht wird.
Wie aus 2 ersichtlich, wird der erste digitale Anteil OUT1<9:0> einem Vorzeichendetektor 20 eingegeben, welcher diesen digitalen Anteil mit einem fest vorgegebenen Schwellwert (gewissermaßen ein geeignet festgelegter "Nullpunkt", im Beispiel z. B. der Wert "64") vergleicht und eine dem Vergleichsergebnis s entsprechende Vorzeicheninformation in digitaler Form ("+1" oder "–1") ausgibt.
Die Vorzeicheninformation s wird einerseits einem Vorzeichenintegrator (Zähler) 22 und andererseits einem Modulo-32-Integrator (zyklischer Zähler) 24 eingegeben.
Der Ausgangswert des Modulo-32-Integrators 24 ist das oben bereits erwähnte Ansteuersignal PHI<4:0>, mittels welchem die durch den Phaseninterpolator 12 bewirkte Phasenverschiebung des Hilfs-Abtasttaktsignals bezüglich des eingegebenen Abtasttaktsignals eingestellt wird. Abhängig vom Ergebnis des letzten Phasenvergleichs bzw. der daraus resultierenden Vorzeicheninformation s wird also das Hilfs-Abtasttaktsignal, genauer gesagt die acht einzelnen Phasen CK<1>, CK<2>, ... durch den Phaseninterpolator 12 entsprechend phasenverschoben bevor der nächste Phasenvergleich durch die Abtasteinrichtung 14 erfolgt. Der digitale Vorzeichenintegrator 22 registriert (zählt) das Ausmaß der Phasenverstellungen und liefert damit die zusätzliche Phaseninformation (zweiter digitaler Anteil des Phasendetektionssignals) des Phasendetektors PD.
3 zeigt den Aufbau der im Phasendetektor PD von 2 verwendeten Abtasteinrichtung 14.
Die phasenverschobene Version CK<1:8> des Abtastsignals CK sowie das Phasendetektoreingangssignal PD_IN wird einem Mehrphasenabtaster 50 eingegeben, welcher daraus Signale CK_R und OUT1<2:0> erzeugt. Ein Signalanteil CK<1> des insgesamt aus acht Signalanteilen CK<1> bis CK<8> bestehenden Signals CK<1:8> wird außerdem einem Phasenakkumulator 52 (Zähler) eingegeben. Eine Flipflopanordnung 54 bestehend aus sieben Flipflops wird wie dargestellt mit einem vom Phasenakkumulator 52 ausgegebenen Signal sowie dem Signal CK_R beaufschlagt und bildet einen Signalanteil OUT1<9:3>, der über ein ferner mit dem Signal OUT1<2:0> beaufschlagtes Summationsglied 56 geführt das Phasendetektorausgangssignal OUT1<9:0> bildet. Die Abtasteinrichtung 14 erzeugt im dargestellten Ausführungsbeispiel an ihrem Ausgang ein 10bit-Wort, welches die Phasenlage der dem Phasendetektor PD zugeführten Signale in digitaler Weise repräsentiert. Die Abtasteinrichtung 14 umfasst den mit hoher Geschwindigkeit arbeitenden Mehrphasenabtaster ("multi phase sampler") zur Bereitstellung des Signals OUT1<2:0>, welches die 3 niederwertigsten Bits des Phasendetektorausgangssignals OUT1<9:0> dargestellt. Die Flipflopanordnung 54 erzeugt 7 höherwertige Bits. Der Mehrphasenabtaster tastet das zugeführte Phasendetektoreingangssignal PD_IN, welches im dargestellten Beispiel eine Frequenz von 19,44 MHz aufweist, mit den 8 gleichmäßig beabstandeten Taktsignalen CK<1> bis CK<8> ab, die im dargestellten Ausführungsbeispiel eine Frequenz von 1,25 GHz besitzen und eine Phasenauflösung von 100 ps liefern.
4 zeigt den Aufbau des in 3 dargestellten Mehrphasenabtasters 50. Der Mehrphasenabtaster 50 enthält wie dargestellt eine Flipflopanordnung 58 sowie einen Dekoder 60, die in der dargestellten Weise mit den Signalen PD_IN und CK<1> bis CK<8> beaufschlagt werden und ausgangsseitig die Signale CK_R und OUT1<2:0> ausgeben.
5 zeigt einen beispielhaften Zeitverlauf der Signalanteile CK<1> bis CK<8>, des Signals PD_IN, des Signals OUT1<2:0> und des Signals CK_R. 5 zeigt insbesondere die Phasenbeziehung zwischen den 8 Abtasttaktsignalen CK<1:8> und dem Phasendetektoreingangssignal PD_IN und dem Phasendetektorausgangssignal OUT1.
Daraus ist ersichtlich, dass die vom Phaseninterpolator 12 erzeugten Signalanteile CK<1> bis CK<8> an sich identische, jedoch zueinander äquidistant phasenverschobene Signale sind. Im dargestellten Ausführungsbeispiel entspricht der zeitliche Versatz zwischen zwei benachbarten dieser Signalanteile (z. B. zwischen CK<1> und CK<2>) 100ps.
Die 6 und 7 verdeutlichen den Aufbau des Phaseninterpolators 12.
Der Gesamtaufbau des Interpolators 12 ist in 6 gezeigt. Um die acht gleichmäßig (um 100 ps) beabstandeten Taktsignale CK<1> bis CK<8> bei einer Frequenz von 1,25 GHz bereitzustellen, umfasst der Interpolator 12 die zwei dargestellten Interpolatorhälften 70-1 und 70-2 und einen Ausgangsschaltungsteil 72 mit zusätzlichen Teilerschaltungen. Die Interpolatorhälften 70-1, 70-2 und der Interpolatorausgangsschaltungsteil 72 wirken in der dargestellten Weise zusammen, um aus den Quadratursignalen CK_0 und CK_90 (vgl. 2) die phasenverschobene Version des Abtastsignals CK zu bilden, dargestellt durch die Signalanteile CK<1> bis CK<8>.
Die Quadratursignale CK_0 und CK_90 werden dem Interpolator 12 in differentieller Form zugeführt: Das Signal CK_0 besteht aus differentiellen Signalanteilen CK_0_P und CK_0_N. Das Signal CK_90 besteht aus differentiellen Signalanteilen CK_90_P und CK_90_N. Die Einstellung der gewünschten Phasenverschiebung erfolgt durch das Signal PHI<4:0>, also das vom Modulo-32-Integrator 24 zum Steuereingang des Phaseninterpolators 12 übertragene Signal.
7 zeigt den (identischen) Aufbau der beiden in 6 dargestellten Interpolatorhälften 70-1 und 70-2. Der Aufbau jeder Interpolatorhälfte folgt einem an sich bekannten Konzept und umfasst einen Digital-Analog-Wandler 74, der das zugeführte Signal PHI<4:0> in eine analoge Stromdarstellung wandelt (symbolisiert durch die dargestellten Stromquellen). Die von den Stromquellen gelieferten Ströme dienen als Einstellströme für jeweilige Transkonduktanzstufen, die wie dargestellt jeweils durch Transistorpaare gebildet sind und eine gewichtete Überlagerung der einzelnen Ströme bewirken. Diese Ströme werden über eine gemeinsame Widerstandslast R geführt, so dass die in 6 eingezeichneten Potentiale PH_OUTP und PH_OUTN als Spannungsabfall an der Widerstandslast R bereitgestellt werden. Das Phaseninterpolatorausgangssignal entspricht der (durch Stromüberlagerung) gebildeten gewichteten Summe der CK1- und CK2-Eingangssignale, die stets eine Phasendifferenz von 90° besitzen. Die Auflösung des Phaseninterpolatorausgangssignals ist auf 50 ps spezifiziert.
Zusammenfassend sei die mit der Schaltungsanordnung gemäß 2 im Vergleich zum herkömmlichen Phasendetektor gemäß 1 erreichte Verbesserung nochmals wie folgt erläutert:
Der herkömmliche Phasendetektor von 1 kann als ein Abtaster aufgebaut sein, welcher das Eingangstaktsignal PD_IN mit acht Taktsignalen CK<1:8> (8 Hilfs-Abtasttaktsignalphasen) abtastet, die jeweils eine Frequenz von f = 1,25 GHz aufweisen. Die Taktsignale CK<1:8> besitzen einen gegenseitigen Phasenoffset von 100 ps, so dass die tatsächliche Abtastrate 8 × 1,25 GHz = 10 GHz beträgt. Für eine Abtastrate von 10 GHz wird eine maximale Abtast- und Haltzeit für die Flipflops im Abtaster von 100 ps erfordert. Bei Verwendung von herkömmlichen CMOS-Flipflops in einer 0,13 µm-CMOS-Technologie übersteigt diese Abtastrate von 10 GHz bereits die Grenzen dieser Technologie.
Die in 2 dargestellte Ausführungsform gestattet es, die Phasenauflösung unter diese 100 ps-Grenze zu verbessern, wofür der dargestellte "Rückkopplungspfad" für den Abtaster 14 vorgesehen wurde. Der Rückkopplungspfad verläuft vom Ausgang des Abtasters 14 über den Vorzeichendetektor 20, den Modulo-32-Integrator 24 zurück zum Phaseninterpolator 12, welcher eines der beiden Eingangssignale für den Abtaster 14 liefert. Der neuartige Phasendetektor PD umfasst den Abtaster 14 von herkömmlicher Art, den zusätzlichen digitalen Vorzeichenintegrator 22 im Vorwärtspfad (zum Addierer 18) und den Modulo-32-Integrator 24 und den Phaseninterpolator 12 im Rückkopplungspfad.
Der Abtaster 14 liefert die zehn MSG-Bits sowie die Vorzeicheninformation s für den Vorzeichenintegrator 22. Die Ausgabe des Vorzeichenintegrators 22 und die mit 8 multiplizierte Ausgabe des Abtasters 14 werden am Phasendetektorausgang (am Addierer 18) addiert. Im Rückkopplungspfad wird die Vorzeicheninformation (+/–1) durch den Modulo-32-Integrator 24 integriert und führt zu einer Phasenverschiebung von +/–12,5 ps (100 ps/8) aller acht Abtastphasen CK<1:8>. Die erfindungsgemäße Lösung verbessert somit die Auflösung der Phasendetektion von 100 ps auf 12,5 ps und liefert drei zusätzliche LSB-Bits am Ausgang des Phasendetektors.
Die Bandbreite BW der Phasendetektor-Rückkopplungsschleife mit dem Phaseninterpolator kann näherungsweise wie folgt berechnet werden: BW = dT × (F0)2/JITTERp-pwobei dT die für 1 LSB sich ergebende Phasenverschiebung am Interpolatorausgang bezeichnet (z. B. 12,5 ps), F0 die Frequenz des Eingangstaktsignals PD_IN bezeichnet (z. B. 19,44 MHz), und JITTERp-p die Spitze-zu-Spitze-Eingangsjitteramplitude bezeichnet.
Diese Näherung liefert für die im Ausführungsbeispiel gegebenen Werte für dT und F0 sowie für einen Eingangsjitter von 0,4 (gemessen in "Einheitsintervallen" bzw. "UI") von 0,4 eine Bandbreite BW von 11,8 KHz.
Die 8 bis 10 zeigen einige Simulationsergebnisse für einen sinusförmigen Eingangsjitter mit verschiedenen Jitterfrequenzen und einer Jitteramplitude von 0,2 UI.
In diesen Figuren sind für Jitterfrequenzen von 30 KHz (8), 9 KHz (9) bzw. 1 KHz (10) die Ausgangssignale des Vorzeichenintegrators 22, des Abtasters 14 (samt Verstärker 16) und des Addierers 18 dargestellt, bezeichnet mit "Sign Integrator", "Sampler" bzw. "Pd-out". In allen drei Fällen ergibt sich (aufgrund der Addition am Addierer 18) das Ausgangssignal des Addierers "Pd-out" bzw. das oben als Phasendetektionssignal PD_OUT bezeichnete Signal als Summe der Ausgangsignale einerseits des Vorzeichenintegrators 22 (OUT2) und andererseits der Abtasteinrichtung 14 (OUT1).
Aus den Simulationsergebnissen ist ersichtlich, dass in allen drei Fällen das Phasendetektionssignal den sinusförmigen Jitter gut wiedergibt. Der Unterschied zwischen den für verschiedene Jitterfrequenzen sich ergebenden Signalverläufen besteht lediglich darin, dass die Zusammensetzung des Phasendetektionssignals aus den beiden additiv überlagerten Signalanteilen mit der Frequenz variiert. Bei der vergleichsweise hohen Jitterfrequenz von 30 KHz (8) wird das Phasendetektionssignal größtenteils durch das Ausgangssignal der Abtasteinrichtung 14 gebildet, wohingegen mit sinkender Jitterfrequenz (z. B. 9) der Anteil des Ausgangssignals des Vorzeichenintegrators 22 zunimmt. Bei der vergleichsweise niedrigen Jitterfrequenz von 1 KHz (10) wird der Jitter im Wesentlichen durch das Ausgangssignal des Vorzeichenintegrators 22 erfasst und nachgebildet.

Claims

Digitaler Phasendetektor zum Erzeugen eines digitalen Phasendetektionssignals (PD_OUT), welches die Phasenlage eines dem Phasendetektor zugeführten Eingangstaktsignals (PD_IN) bezüglich eines dem Phasendetektor zugeführten höherfrequenten Abtasttaktsignals (CK_0, CK_90) angibt, umfassend: – eine digital einstellbare Phasenverschiebungseinrichtung (12) zur Erzeugung eines Hilfs-Abtasttaktsignals (CK<1:8>) als eine digital eingestellt phasenverschobene Version des Abtasttaktsignals (CK_0, CK_90), wobei das Hilfs-Abtasttaktsignal (CK<1:8>) in Schritten einstellbar ist, die jeweils kleiner als eine Periode des Abtasttaktsignals (CK_0, CK_90) sind, – eine Abtasteinrichtung (14) zum Abtasten des Eingangstaktsignals (PD_IN) mit dem Hilfs-Abtasttaktsignal (CK<1:8>), um einen ersten, höherwertigen digitalen Anteil (OUT1<9:0>) des Phasendetektionssignals (PD_OUT) zu erzeugen, – eine Auswerteeinrichtung (20, 22) zur Auswertung des ersten digitalen Anteils (OUT1<9:0>) und zur Erzeugung eines digitalen Ansteuersignals(s) auf Basis des Auswertungsergebnisses, mittels welchem die einstellbare Phasenverschiebungseinrichtung (12) verstellt wird und ein zweiter digitaler Anteil (OUT2<12:0>) des Phasendetektionssignals (PD_OUT) erzeugt wird.
Phasendetektor nach Anspruch 1, wobei die Frequenz des Abtasttaktsignals (CK_0, CK_90) wenigstens um einen Faktor 10¹, bevorzugt wenigstens um einen Faktor 10² größer als die für das Eingangstaktsignal (PD_IN) zu erwartende Frequenz ist.
Phasendetektor nach einem der vorangehenden Ansprüche, wobei das Hilfs-Abtasttaktsignal (CK<1:8>) mit mehreren Phasen (CK<1>, CK<2>, ...) bereitgestellt wird, um die Phasenauflösung bei der Erzeugung des ersten digitalen Anteils (PD_OUT>9:0>) zu erhöhen.
Phasendetektor nach Anspruch 3, wobei die mehreren Hilfs-Abtasttaktsignalphasen (CK<1>, CK<2>, ...) äquidistant zueinander vorgesehen sind.
Phasendetektor nach Anspruch 4, wobei jeder Einstellschritt der Phasenverschiebung einem ganzzahligen Bruchteil der Phasendifferenz zwischen einander benachbarten Hilfs-Abtasttaktsignalphasen (CK<1>, CK<2>, ...) entspricht.
Phasendetektor nach einem der vorangehenden Ansprüche, wobei jeder Einstellschritt der Phasenverschiebung einem ganzzahligen Bruchteil der Abtastsignalperiode entspricht.
Phasendetektor nach einem der vorangehenden Ansprüche, wobei das Abtasttaktsignal (CK_0, CK_90) mit mehreren Abtastphasen bereitgestellt wird und die Phasenverschiebungseinrichtung (12) als Phaseninterpolator zur digital einstellbaren Interpolation zwischen den Abtastphasen (CK_0, CK_90) ausgebildet ist.
Phasendetektor nach einem der vorangehenden Ansprüche, wobei die Einstellung der Phasenverschiebung durch ein Ausgangssignal (PHI<4:0>) eines Modulo-Integrators (24) vorgegeben wird, welchem das von der Auswerteeinrichtung (20) erzeugte digitale Ansteuersignal(s) eingegeben wird.
Phasendetektor nach einem der vorangehenden Ansprüche, wobei die Auswerteeinrichtung (20, 22) einen Vorzeichendetektor (20) zur Bestimmung eines Vorzeichens der ersten digitalen Anteils (OUT1<9:0>) umfasst.
Verfahren zur Erzeugung eines digitalen Phasendetektionssignals (PD_OUT), welches die Phasenlage eines Eingangstaktsignals (PD_IN) bezüglich eines höherfrequenten Abtasttaktsignals (CK_0, CK_90) angibt, umfassend die Schritte: – Erzeugung eines Hilfs-Abtasttaktsignals (CK<1:8>) als eine digital eingestellt phasenverschobene Version des Abtasttaktsignals (CK_0, CK_90), wobei das Hilfs-Abtasttaktsignal (CK<1:8>) in Schritten einstellbar ist, die jeweils kleiner als eine Periode des Abtasttaktsignals (CK_0, CK_90) sind, – Abtasten des Eingangstaktsignals (PD_IN) mit dem Hilfs-Abtasttaktsignal (CK<1:8>), um einen ersten, höherwertigen digitalen Anteil (OUT1<9:0>) des Phasendetektionssignals (PD_OUT) zu erzeugen, – Auswertung des ersten digitalen Anteils (OUT1<9:0>) und Erzeugung eines digitalen Ansteuersignals(s) auf Basis des Auswertungsergebnisses, mittels welchem die bei der Erzeugung des Hilfs-Abtasttaktsignals (CK<1:8>) vorgesehene Phasenverschiebung verstellt wird und ein zweiter digitaler Anteil (OUT2<12:0>) des Phasendetektionssignals (PD_OUT) erzeugt wird.