TWI283108B - Latching dynamic logic structure, and integrated circuit including same - Google Patents

Description

1283108 九、發明說明： 【發明所屬之技術領域】 -般而言，本發明係關於電子電路 且雕 關於如下之數位邏輯電路，其包括用於響應：：而：，係 步時脈訊號來儲存資料之儲存元件。' % ®或多個同 【先前技術】 許多複雜數位邏輯電路（包括 操作―”之技術，以在每單位時間内執;= ^ * (thr〇ughput)) 〇 ^ ^ ^ ^ ^ ^ ^ ^ 個順序步驟，並於獨立階段内 刀.、·、夕 戈-Γ彡-丄， β m仃該寺步驟。例如， 右可經由_順序步驟執行—程序’則執行該程序/ 括η個獨立階段，各執行該程序之—不同步驟二 為非時運作，因此流水、線切序之運作率可能 始第-操作之時間㈣；::操作之數目很大時，開 才门疋成弟一刼作之時間之間之 延遲不會明顯增加每個操作所要求之平均時間。… 硬體流水線操作涉及將—順序程序劃分^個階段 於階段之間加入健存元件(意即 ^ 稱為暫存器)以保持中間結果。當待執行操作二大二 ::段之間加入錯存元件之成本較之於該等階段自 本要低時，流水線操作是有利的。 成 似般而言，兩個因素使流水線化程序無法達到理論上運 將倍增益：⑴可心執行該操作之各㈣之最大逮率 將由该程序内之最慢階段確t以及⑼要求花1數量= 91265.doc !2831〇8 時間來將—個階段之結果傳送至下一階段。 於典型硬體流水線中，各階段内之組合邏輯部分基於 寺妾 4欠自 ⑴ 階段之輸入訊號來執行邏輯功能。定位於各階 奴之組合遴輯部分之間的儲存元件對一個或多個同步時脈 訊號響應。 閂鎖為相對簡單之儲存結構，當啓用時，其將輪入訊號 傳—導至輸出端。一流水線化系統可包括定位於各階段之 、、且口遴輯部分之間的閂鎖，其中該等閂鎖對單個時脈訊號 響應。於此情況下，該時脈訊號之活動時間段（意即：，，寬 度’）必須足夠長（意即··足夠”寬”），從而允許每個訊號傳播 貝牙流水線之單個階段，同時也足夠短（意即··足夠”窄”）， 從而防止任何訊號傳播貫穿多於一個之流水線階段。由於 於5午多變化之運作條件下（例如，溫度、電源電壓、製造與 老化）難以滿足以上要求，因此基本上已經拋棄了此"窄脈 衝汁時”電路（scheme)而採用更穩固之電路。 更複雜之途徑如閃鎖對儲存元件以及相聯之二相計時電 路（tw0-phase ci〇ckmg scheme)，其更易於滿足以上定時要 求。一般而言，一閂鎖對儲存元件包括兩個申聯之閃鎖， 各閂鎖對兩時脈訊號中之一不同訊號響應。該等兩個時脈 訊號實質互補，經常為非重疊，且構成二相計時電路。— 閂鎖對儲存元件之第一或”主”閂鎖響應該等兩個時脈訊號 之一於一輸入端處”捕獲” 了資料，且第二或”從屬"閂鎖響應 第二時脈訊號於一輸出端處”發射，，儲存資料。 一般而言，常見互補金屬氧化物半導體（CMOS)邏輯結構 91265.doc 1283108 (例如’間、閃鎖、暫在哭、 ， ^ ^ ^ ”類似物）為靜態或動態。靜態 璉輯結構一般包括”靜鲅，，銘 ^ , 〜、即點，它們於運作期間經由一個 或多個低電阻路徑_吉盥；+ 丄 直與兩電源電壓位準中之一個（例 如’至vDD或vss)相連。诵受 3由σ動之金屬氧化物半導體 —裝職：電晶體)形成該等低電阻路徑。 點另二：，動態邏輯結構一般包括具有電容之”動態”節 ”，，占，J亥寻郎點上儲存有電荷。 笠叙& ^ 、吊於預充电刼作期間將該 寺―充電（意即：預充電）至一電壓位準，並於隨後之 坪估操作期間依賴一個或鈐 、 (例如，放電)至另一電麼位準。例如， ：擇:生充$ 於一電壓位準（例如，低電麼 。/日寸脈Λ唬處 叙— 电堡位準）時，常將動態邏輯電路之 怨即點預充電至高電壓位準， 一帝 田0亥4脈汛唬轉變至另 包1位準（例如，高電壓位 擇性放電至低電壓位準。 依賴輪入㈣而將其選 +叙而5 ’較之於動態邏輯結構，靜態邏輯電路 日守脈訊號定時、訊沪追 ^ ^ 成。另…號追赵狀怨與半導體加工偏差較不敏 構.甬Γ 較之於相似之靜態邏輯結構，動態邏輯社 :冓::運作起來更快並要求較少之積體電路晶粒區域： 占’往往將動態邏輯電路歸類為高度專業化之手動 。白电路’通常為沿臨界定時路徑的那些電路。 型描測試以測試積體電路之順序邏輯電路。於血 _ 4測試途徑中’修正-積”路之-些或所有儲;: 兀件使其包括掃描輸人端與輸出端，並於掃描測: 即··掃描模式)下選擇掃描輸 件之；昇’(意 于储存兀件之掃描輪入 91265.doc 1283108 '、輸出以形成一移位暫存器(意即:一掃描 =)°於_描模式下，使賴存元件以將預定輸入訊 、-(思即.測試輪入訊號）應用至組合邏輯部分（例如 =:;Γ:之细合邏輯部分)。於第一移位模式操作期間， -Ό’移至各儲存元件。然後將該等儲存元件所産生之 輪出訊號應用至組合邏輯部分，且該等儲存元件鮮了咳 組合挪”分所産生的訊號。於第二移位模式操作：間。： 將組合邏輯部分所產生之捕獲的訊號移出積體電路之儲存 :件，並將其於預期值比較以確定該組合邏輯部分是否執 行了 一理想之邏輯功能。 於低於正常運作時脈訊號頻率之時脈訊號頻率處執 :掃描測試。_因於動態節點處之電荷泄漏，於此等較低 時脈頻率處（較快之）動態邏輯結構往往無法適當運作，從而 需要於掃描儲存元件中使用（較慢之）靜態邏輯結構。之 【發明内容】 2發明揭示了 —種問鎖動態邏輯結構，#包括-靜態邏 輯"面、-動態邏輯閘以及一靜態閃鎖。該靜態邏輯介面 接收-貢料訊號、—選擇訊號及—時脈訊號，並産生一第 一中間訊號，使得當該選擇訊號為活動時，於_次時脈訊 唬轉、交後之一段時間内第一中間訊號係依賴資料訊號。 動態邏輯閘接收第一中間訊號，並依賴該第一中間訊號 在時脈訊號轉變後將一動態節點放電。靜態閂鎖接收時脈 Λ唬，且耦合至動態邏輯閘之動態節點，並産生一輸出訊 號，使得該輸出訊號於時脈訊號轉變後具有兩個邏輯位準 91265.doc 1283108 固（例如，邏輯”0”位準），並於將動態節點放電之情 況下具有另一邏輯位準（例如，邏輯”1，，位準）。 柄述了忒閂鎖動態邏輯結構之一可進行掃描測試之版 種包括该閂鎖動態邏輯結構之積體電路。 可。口所附圖式麥考以下描述來瞭解本發明，其中相同 參考數字標示相似元件。 【實施方式】 、T以下論述中，提出了多種具體細節以提供對本發明之 透徹理解。然而，熟習此項技術者將理解實踐本發明可無 需料具體細節。於其它實例中，以示意圖或方塊圖W 式况明了热知兀件，從而避免於不必要之細節中模糊了本 么月此外’於大多數部分，已在極大程度上省略了關於 罔路通L电磁汛號傳輸技術及其類似者之細節，因為該 等細節被認為對於獲取對本發明之完全理解並非必需，^ 被認為為相關技術中之普通技術人員之理解能力所及。 進而應田'主思，除非另有指明’否則此處所描述之所有 功能均既可於硬體或軟體或其某種組合中執行。然而，於 -較佳實施例中，除非另有指明，否則藉由一處理器(如電 腦f電子資料處理器）根據碼（如電腦程式石馬、軟體絲執= β等功此及/或藉由編碼成執行該等功能之積體電路來執 行該等功能。 圖1為一 f-1鎖動態邏輯結構100之通用版本的圖表，該問 鎖動態邏輯結構100包括一靜態邏輯輸入介面1〇2、一 =能 邏輯閘104以及一設定·重設（S_R)輸出閂鎖ι〇6。一般而言^ 91265.doc -10- 1283108 邏輯結構1 00執行邏輯功能，並響應一時脈訊號儲存該邏輯 功能的結果。如圖1所示以及如以下詳細說明，靜態邏輯輸 入介面102接收靜態邏輯輸入訊號，且設定-重設輪出 閂鎖106産生邏輯結構1〇〇之一靜態邏輯輸出訊號〇uT。邏 輯結構100接收一時脈訊號CLK，並響應該時脈訊號CLK| 生輸出訊號OUT。 ’邏輯結構1 〇 〇可為劃分為多個順序階段之電路之部 分，從而形成一流水線。於此情況下，可使用邏輯結構1〇〇 以建構包括該邏輯結構1 〇〇之一流水線的一階段中所執行 之邏輯功能的部分或全部，藉此産生一中間訊號，並依賴 5亥中間訊號而産生輸出訊號OUT，其中向該流水線之一隨 後階段提供該輸出訊號OUT作為一輸入訊號。 更具體而言，可將該流水線之各階段的組合邏輯部分分 派於時脈訊號CLK的一個循環以執行相應之邏輯功能。於 此情況下’時脈訊號CLK之一特定轉變（意即：該時脈訊號 之上升邊緣轉變或下降邊緣轉變中任一種）代表了該時脈 訊號CLK之一 ’’循環邊界”。除了建構於包括邏輯結構1〇〇之 流水線階段中所執行之邏輯功能的部分或全部，邏輯結構 100亦可作用為一”循環邊界閂鎖"。意即：響應時脈訊號之 時脈邊界轉變，邏輯結構1〇〇之設定-重設（S-R)輸出閂鎖1〇6 可產生並保持提供至該流水線隨後階段的輸出訊號〇υτ。

於圖1之實施例中，靜態邏輯輸入介面1 〇2包括：^個選擇 組塊’藉由3個標有108Α、108Β、108C之選擇組塊表示； 以及η個相應之資料組塊，藉由3個標有1 iqa、nog與1 10C 91265.doc -11 - 1283108 之資料組塊表示。一般而言，η大於或等於1。如圖1所示， 各選擇組塊108與資料組塊110中之相應一個串聯耦合，從 而形成選擇組塊108與資料組塊110之η個串聯耦合組合。各 個該等η個選擇組塊108接收一 "SELECTS"訊號（其中k在0與 η-1之間）以及一時脈訊號CLK，並依賴該SELECTS:訊號與該 時脈訊號CLK産生一相應之訊號。相應資料組塊1 10接 收之一反相版本DATAF以及該nS/c"訊號，並 依賴該DATAAf訊號與該SA訊號産生一’’DXP訊號。如此處 所使用，一訊號名稱後之符號表示反相或否定 (negation) 〇 於圖1之實施例中，邏輯結構100所接收之DATAF訊號、 SELECTS訊號與時脈訊號CLK，以及邏輯結構100所産生之 輸出訊號OUT均為靜態邏輯訊號。預期靜態邏輯訊號由靜 態邏輯結構（例如，靜態邏輯閘、暫存器及其類似物）産生。 更具體而言.，預期靜態邏輯訊號於由靜態邏輯結構所驅動 之節點（意即··靜態節點）處産生，其中在運作期間於該等靜 態節點與兩電源電壓位準（例如VDD與Vss)之一之間靜態邏 輯結構始終形成一個或多個低電阻路徑。 廣泛而言，一給定選擇組塊108所接收之SELECTS訊號選 擇或啓用（意即：使具有資格）相應資料組塊11 〇所接收之 DATAA:，訊號。更具體而言，選擇組塊108與相應資料組塊 110建構邏輯功能，使得資料組塊110所産生之DXA訊號在 當相應SELECTS訊號被主張（asserted)或為活動時係依賴所 接收之DATAF訊號的值，而當該等相應SELECTS訊號未被 91265.doc 1283108 主張（deasserted)或為非活動時則不依賴相應DATAV訊號。 例如，於一實施例中，各選擇組塊108建構反及（NAND) 邏輯功能，使得Sb(SELECThCLKV，且各資料組塊110建 構反或（NOR)邏輯功能，使得DXh(S/:+DATAFV = (SELECThCLK>DATAA:)。於此情況下，當SELECT々訊號為 邏輯'/'時，則DXh(CLK>DATAA)，且當SELECTS訊號為邏 輯’0二時，則 DXA=0。

例如，如圖1所示，選擇組塊108A接收一 "SELECT0"訊號 以及時脈訊號CLK，並産生一 f’S0n訊號。相應之資料組塊 110A接收一相應之nDATA0”訊號以及該S0訊號，並產生一 nDX0”訊號。一般而言，選擇組塊108A所接收之SELECT0 訊號選擇或啓用（意即：使具有資格）相應資料組塊110A所 接收之DATA0’訊號。於一實施例中，選擇組塊108A建構反 及（NAND)邏輯功能，使得S0 = (SELECT0*CLK)’，且資料組 塊110A建構反或（NOR)邏輯功能，使得DX0 = (S0 + DATA0’）’ = (SELECT0-CLK-DATA0)。於此情況下，當 SELECT0訊號 為邏輯'1'_，貝|!0乂0 = (0^尺.0八丁八0)，且當3丑1^£(：1[〇!孔號為 邏輯時，則DX0=0。 如圖1所示，選擇組塊108之一與資料組塊110之相應一個 之各串聯組合具有傳播延遲時間ntDELAY’f。結果，靜態邏輯 輸入介面102所産生之各輸出訊號DXO-DX(n-l)關於時脈訊 號CLK時間上延遲了時間段tDELAY。意即：當時脈訊號CLK 自與邏輯’ 1 ’相關聯之高電壓範圍向與邏輯’(V相關聯之低電 壓範圍（意即：自高向低）轉變時，輸出訊號DXO-DX(n-l)於 91265.doc 1283108 時脈訊號CLK之下降邊緣轉變後在時間段tDELAY内仍保持 相應資料訊號DATA0’-DATA~-1)'之值。 於時脈訊號CLK之下降邊緣轉變後之時間段tDELAY後，輸 出訊號DX0-DX(^-1)被迫轉向邏輯’0’（意即：低）。換言之， 於時脈訊號CLK之下降邊緣轉變後之時間段tDELAY後，輸出 訊號DXO-DX0-1)不再依賴相應資料訊號DATA(V-DATA(n-l)’。 如以下詳細描述，此行為使得閂鎖動態邏輯結構100之作用 非常像邊緣觸發正反器。 同樣，當時脈訊號CLK自低向高轉變時，於該時脈訊號 CLK之上升邊緣後之時間段tDELAY内輸出訊號DX0-DXO-1) 仍保持為低。於該時脈訊號CLK之上升邊緣後之時間段 t D E L A Y後’輸出訊號D X 0 - D X (η -1 )係依賴相應資料訊號 DATAO，-DATA〇-1)’。 如以下更詳細的描述，於時脈訊號CLK之下降邊緣轉變 後之時間段tDELAY内，對應於所選擇或經啓用之資料訊號 DATA0’-DATAfn-l)4fL號之DXO-DX〇-1)訊號仍依賴相應訊 號DATAOf_DATA(^-l)’之值，時間之長足以依賴訊號 DXO-DX(n-l)之值將動態邏輯閘104之一動態節點放電。 反相器120接收時脈訊號CLK並産生一時脈訊號LCLK， 其實質上為時脈訊號CLK之一反相版本。動態邏輯閘104接 收靜態邏輯輸入介面102所産生之輸出訊號DX0-DXO-1)與 該時脈訊號LCLK。動態邏輯閘104包括一預充電之p-通道 金屬氧化物半導體（pMOS)電晶體112、一動態節點N、一下 拉網路（pulldown network) 1 14，以及一評估η-通道金屬氧化 91265.doc -14- 1283108 物半導體（nMOS)電晶體116。當時脈訊號]^(：]1;^為低（且時脈 汛谠CLK為咼）時，預充電pM〇s電晶體112將節點^^預充電。 一般而言，下拉網路114包括串聯及/或並聯之多重nM〇s 電晶體，使得動態邏輯閘104建構所接收之dx〇_dx(心1)訊 號之一所要邏輯功能。當時脈訊號LCLK為高（且時脈訊號 CLK為低）時，依賴所接收之〇乂…號藉由下拉網 路UJ·，：之"個或夕個nM〇S電晶體與評估nM〇s電晶體^ 16有 條件地將節點N放電。 例如，於以下更詳細描述之一實施例中，動態邏輯閘1〇4 建構反或（NOR)邏輯功能，且下拉網路114包括各連接於節 點N與評估nM0S電晶體116之間的多重nM〇s電晶體。將自 靜態邏輯輸入介面丨02所接收之各輸出訊號dx〇_dx(心1)應 用至下拉網路114之一個該等11]^1〇3電晶體的一閘極端子。 當時脈訊號LCLK為高（且時脈訊號CLK為低）時，藉由下拉 網路U 4之一個或多個nMOS電晶體與評估riMOS電晶體11 ό 有條件地將節點Ν放電。 於圖1之實施例中，設定-重設（S_R)輸出閂鎖1〇6包括一設 疋-重设（S-R)閂鎖118。該設定_重設（S-R)閂鎖118於一活動 低設定（S’）輸入端子處接收動態邏輯閘1〇4的節點N處之一 邏輯訊號，於一活動低設定（R，）端子處接收時脈訊號clk， 亚於一輸出（Q)端子處産生輸出訊號out。同樣，如以下所 …貝見，於该設定·重設（S-R)閂鎖118内，於該活動低設定（s，） 輸入端子處所接收之動態邏輯閘104的節點N處的該邏輯訊 號優先於（意即··超覆（override)或取代（supuw心》於該活 9J265.doc 1283108 動低設定（R’）端子處所接收之該時脈訊號CLK。 如以下更詳細描述，當時脈訊號CLK自高向低轉變（意 即··響應該時脈訊號CLK之一下降邊緣轉變）時，重設該設 疋-重δ又（S _ R)閃鎖11 8。當將該設定-重設（s - R)閃鎖11 8重設 時，驅使輸出訊號OUT為低。隨後依賴動態邏輯閘1 〇4之節 點N處之邏輯訊號，於邏輯訊號CLK之下降邊緣轉變後之時 間段Jdelay内選擇性設定該設定-重設（S-R)閂鎖丨18。當設定 該設定-重設（S-R)閂鎖118時，驅使輸出訊號〇υτ為高。 於問鎖功能出現後（意即於時脈訊號CLK之下降邊緣轉 變後之時間段tDELAY後），藉由等式out气DAtA〇SELECT())+ (DATA；l.SELECTl)+... + (DATA(n-l).SELECT(n-l))定義圖！ 之問鎖動態邏輯結構100之輸出訊號OUT。 圖2為圖1之邏輯結構1〇〇之一實施例的圖表，其中邏輯結 構100形成一"掃描，’儲存元件2〇〇。一般而言，掃描儲存元 件200能夠與其它相似掃描儲存元件串聯以便利掃描測 試。掃描儲存元件200於”功能〃操作模式下（意即：於功能模 式下）之執仃多工器邏輯功能，並於，，掃描，，測試模式下（意 即·於掃描模式下）具有—可控制掃描輸人端與_可觀測掃 描輸出。例如’可將掃描儲存元件用作—循環邊界問 鎖，其能夠如以下更詳細的描述而便利掃描測試。 ;Θ之μ靶例中，靜恶遴輯輸入介面丨〇2包括4個選擇板 塊⑽與産生了 4個靜態邏輯訊號娜呢的4個相應資料 組塊110。選擇組塊⑽錢掃描模式相聯，且於 下啓用掃描儲存元件 、武 件之—知描入（SCAN—IN)，,資料輸入 91265.doc 1283108 端。選擇組塊108A接收一靜態，，掃描閘（SCAN GATE)”（SG) 祝號與枯脈说唬CLK，並産生中間靜態邏輯訊號s〇，其中 S0 = (SG，CLK)’。一般而言，該掃描閘（SG)訊號於掃描模式 下為邏輯1，且於功能模式下為邏輯，〇，。 於圖2之貫施例中，選擇組塊i〇8a包括一反及（NAND)閘 202與一對反相器204A，全部串聯在一起。反及（NAND)閘 202赛收掃描閘（SG)訊號與時脈訊號CLK，並執行選擇組塊 108A之反及（NAND)邏輯功能。 圖2之實施例中包括了該對反相器204A以提高反及 (NAND)閘202(意即：選擇組塊ι〇8Α)之訊號線驅動能力。 於典型情況下，使用圖2之掃描儲存元件200之多重複本來 以相似方式處理各多重資料位元，並且向各多重掃描儲存 元件200提供選擇組塊108A-108D所產生之SA訊號（分別 地，/:=1、2與3)。例如，如下所述，圖2之掃描儲存元件200 建構4至1多工器邏輯功能。於該典型情況下，資料輸入訊 號 DATA1，、DATA2,、DATA3f|^DATA4,非單位元訊號，而 是多位元訊號，且可使用該掃描儲存元件200之多重複本來 以相似方式處理該等資料輸入訊號DATAlf、DATA2’、 DATA3’與DATA4’之各位元。如以下所述，各個該等多重掃 描儲存元件200産生一與掃描模式相聯之掃描出訊號 nSO”。為便利掃描測試，預期將一個掃描儲存元件200的掃 描出訊號SO連接至另一掃描儲存元件200之掃描入 (SCAN_IN)資料輸入端。具有足夠的訊號線驅動能力的單 個選擇組塊108A-108D能産生从訊號並向各多重掃描儲存 91265.doc 1283108 元件200提供該等訊號。 於圖2之實施例中，一反或（]^〇11)閘2〇6八亦與掃描模式相 聯，並充當圖1之資料組塊π〇Α。反或（NOR)閘206A接收靜 態掃描入（SCAN_IN)資料訊號與選擇組塊1 08 A所産生之s〇 訊號’並産生靜態邏輯訊號0乂〇，其中〇乂0=(30.(：1^.80八11>1，）。 一般而言，當掃描閘（SG)訊號為邏輯，，1，，時，掃描輸入掃描 入（SQAN—IN)訊號傳遞了有效掃描測試輸入資料。應當注 意’當掃描閘（SG)訊號為邏輯，1，時，DX0訊號係依賴掃描 輸入掃描入（SCANJN)訊號，且當掃描閘（SG)訊號為邏輯 叩時，DX0訊號為邏輯’〇’。 於圖2中，選擇組塊i〇8B-1〇8D及相應之反或（NOR)閘 206B-206D與功能模式相聯，且用於在該功能模式下建構多 工器邏輯功能。靜態邏輯訊號DX1-DX3分別由反或（NOR) 閘206B-206D産生，其中該等反或（n〇R)206B-206D充當圖1 之該等η個資料組塊11 〇中之3個。 圖2之各選擇組塊108B-108D接收一靜態SELECTk訊號 (分別地，hi、2、與3)、掃描閘訊號之一反相版本（SG，) 以及時脈訊號CLK，且産生一中間靜態邏輯訊號s A，其中 S^(SGf-SELECT^:-CLK)f 〇 於圖2之實施例中，選擇組塊ι〇8Β包括一反及（NAND)閘 208A與一對反相器204，全部串聯在一起，選擇組塊i〇8C 包括一反及（NAND)閘208B與一對反相器204C，全部串聯在 一起，且選擇組塊108D包括一反及（NAND)閘208C與一對 反相器204D，全部串聯在一起。各反及（NAND)閘 91265.doc 18 1283108 208A-208C接收SELECTS:訊號（分別地，hi、2、與3)、掃 描閘訊號之反相版本（SG’）以及時脈訊號CLK，並執行相應 選擇組塊108B-108D反及（NAND)邏輯功能。如上所述，圖2 之實施例中包括了該等反相器對204B-204D以在如下之典 型情況下提高相應反及（NAND)閘208A-208C之訊號線驅動 能力，其中各相應之’’DATAr訊號為一多位元資料訊號的 一個J年元，且向多重邏輯結構100提供選擇組塊108B-108D 所産生之SA:訊號。 於圖2之實施例中，各反或（NOR)閘206B-206D接收一靜 態DATAA:’（分另ij地，hi、2、與3)與該等選擇組塊108B- 108D 中相應一個所産生之S/:訊號，並産生靜態邏輯訊號DXyt， 其中 DX/：=(SG’.SELECThCLK.DATA々）。一般而言，當掃描 閘（SG)訊號為邏輯⑼時，DATAP訊號傳遞了有效資料。應 當注意，當SG’訊號為邏輯’Γ(意即：當掃描閘訊號SG為邏 輯’0’）時，各DXA:訊號係依賴DATAA:’訊號，且當SG，訊號為 邏輯（意即：當掃描閘訊號SG為邏輯’Γ)時，各DXA訊號為 邏輯。 將靜態邏輯輸入介面102所産生之各輸出訊號DX0-DX3 應用至動態邏輯閘104之下拉網路114的4個nMOS電晶體 210A-2 10D之相應一個。於圖2之實施例中，各nM〇s電晶 體210A-210D連接於節點N與評估nMOS電晶體116之間。如 上所述，當時脈訊號LCLK為低（且時脈訊號Clk為高）時， 預充電pMOS電晶體11 2將節點n預充電，且當時脈訊號 LCLK為高（且時脈訊號CLK為低）時，依賴所接收之 91265.doc 1Π 1283108 DX0-DX3訊號藉由下拉網路1 14之一個或多個nMOS電晶體 210A-210D之與評估nMOS電晶體116有條件地將節點N放 電。 於圖2之實施例中，動態邏輯閘104包括一靜態保持閂鎖 (static keeper latch)212，其包括一對交叉|禺合之反相器2 14 與2 1 6。反相器2 14驅動節點N，且為三態反相器。當時脈訊 號LC玉K為低時（意即：於預充電期間）禁用三態反相器214， 且當時脈訊號L C L K為南時（意即·於評估期間）啓用該二悲 反相器214。 更具體而言，於圖2之實施例中，三態反相器214包括： 一pMOS電晶體，其耦合於VDD與一輸出端子之間；以及兩 個nMOS電晶體，其串聯耦合於該輸出端子與Vss之間。當 啓用時該pMOS電晶體可具有相對較高之電阻（意即：可為 ”弱’’）。該pMOS電晶體與一個該等nMOS電晶體於閘極端子 處接收該反.相器216之一輸出。另一nMOS電晶體於一閘極 端子處接收時脈訊號L C L K。 如上所述，當時脈訊號LCLK為低時，pMOS電晶體112 將節點N電耦合至VDD。三態反相器2 14之pMOS電晶體未由 時脈訊號LCLK加以閘控，且當節點N處之邏輯訊號為高時 將節點N電耦合至VDD。此行為避免了節點N當時脈訊號 LCLK自低向高轉變而DX0-DX3訊號均為低時發生”漂浮，，。 當節點N處之邏輯訊號為低且時脈訊號LCLK為高時，三態 反相器214之兩個nMOS電晶體將節點N電耦合至Vss。此行 為避免了於時脈訊號LCLK之評估階段中以及時脈訊號 91265.doc -20- 1283108 CLK之下降邊緣轉變後之時間段tDELAY後當迫使DX0-DX3 訊號為低時該節點N發生’f漂浮’’。具有於閘極端子處接收時 脈訊號LCLK之nMOS電晶體的三態反相器214允許預充電 pMOS電晶體112小於原本必須具有之尺寸。 於圖2之實施例中，設定-重設（S-R)輸出閂鎖106包括一對 交叉耦合之反及（NAND)閘2 1 8，該等閘形成一設定-重設 (S-R_)、問鎖。該等反及（NAND)閘之一於一輸入端子處接收一 於動態邏輯閘104之節點N處產生之MUX訊號，並於一輸出 端子處産生輸出訊號OUT。該對交叉耦合之反及（NAND)閘 21 8之另一反及（NAND)閘於一輸入端子處接收時脈訊號 CLK。 如以下更詳細之描述，當時脈訊號CLK自邏輯’ Γ向邏輯 ’〇’（意即··自高向低）轉變時重設由該對交叉耦合之反及 (NAND)閘218所形成之設定-重設（S-R)閂鎖。當重設由該對 交叉耦合之反及（NAND)閘2 1 8所形成之設定-重設（S-R)閂 鎖時，驅使輸出訊號OUT為低。依賴MUX訊號於時脈訊號 CLK之下降邊緣轉變後之時間段tDELAY内選擇性設定由該 對交叉耦合之反及（NAND)閘21 8所形成之設定-重設（S-R) 閂鎖。當設定由該對交叉耦合之反及（NAND)閘2 18所形成 之設定-重設（S-R)閂鎖時，驅使輸出訊號OUT為高。 如圖2所示，一反相器220接收輸出訊號OUT，並産生掃 描出訊號SO，該訊號SO實質上為輸出訊號OUT之一反相版 本。反相器220提供訊號緩衝功能，其將掃描出訊號SO之電 力負荷自輸出訊號OUT之電力負荷去耦。 91265.doc 1283108 於閂鎖功能出現後（意即於時脈訊號CLK之下降邊緣轉 變後之時 間 段 t D E l A Y 後）， 由 等 式 0UT-(SCAN_IN,-SG) + (DATA1-SELECT 1^0^ + (0 AT A2· SELECT2*SG’) + (DATA3-SELECT3*SGf)定義了圖 2之掃描 儲存元件200的輸出訊號OUT。 圖3為描述當圖2之掃描儲存元件200在功能模式下運作 時該掃描儲存元件200内之訊號的電壓位準對時間之一定 時圖表。當該掃描儲存元件200於功能模式下運作時，掃描 閘（SG)訊號為邏輯’〇’，該SG4K號為邏輯’1’，且靜態邏輯輸 入介面102所産生之DX0訊號為邏輯0。 如圖3所示，當時脈訊號CLK自高向低轉變時，驅使OUT 訊號為低（意即··重設該設定-重設（S-R)輸出閂鎖106)。於 時脈訊號CLK自高向低轉變，時脈訊號LCLK自低向高轉 變，並進入評估階段後有短時間延遲。於時脈訊號CLK之 下降邊緣轉變後之時間段tDELAY内，各DXA:訊號（^=1至3)仍 於足夠長的時間内保持有效以依賴DXk訊號之值將節點N 放電。於時脈訊號CLK之下降邊緣轉變後之時間段tDELAY 後，各DXA訊號具有一不會導致節點N放電之值（例如，如 圖3所示之邏輯’〇’）。 ϊ列女口 1 定 SELECT1 與 SELECT2訊號為 4氐，且 SELECT3 訊號在時脈訊號CLK之下降邊緣轉變之前為高。若DATA3’ 訊號為低，則於時脈訊號CLK之下降邊緣轉變後之時間段 tDELAY内DX3訊號為高，節點N被放電，如圖3所示節點N處 之MUX訊號自高向低轉變，且低MUX訊號導致OUT訊號自 91265.doc -22- 1283108 低向高轉變。若於另一方面，DATA3’訊號為高，於時脈訊 號CLK之一下降邊緣轉變後之時間段tDELAY内該DX3訊號 為低，則節點N不被放電，節點N處之MUX訊號保持為高， 且OUT訊號保持為低。 如圖3所示，在依賴DX0-DX3訊號而將節點N放電（意即： 節點N處之MUX訊號自高向低轉變）且輸出訊號OUT自低向 高轉變之一段足夠長的時間後，當LCLK訊號為高時（意 即：評估階段中）〇UT訊號為有效。 圖4為積體電路400之一實施例之圖表，該積體電路400 包括組合邏輯部分402與圖2之掃描儲存元件200之多重複 本，該等多重複本於圖4中標為掃描儲存元件200A與 200B〇此處以下，將掃描儲存元件200A與200B全體稱為掃 描儲存元件200。 積體電路400—般於功能模式下運作，於此期間使用掃描 儲存元件200以響應時脈訊號CLK保存組合邏輯部分402内 所存在之訊號值（意即：組合邏輯部分402之一’’態π)。組合 邏輯部分402接收平行輸入訊號404，以及掃描儲存元件200 所産生之輸出訊號OUT，並産生掃描儲存元件200所接收之 DATA’與SELECT訊號，以及平行輸出訊號406。於圖4之實 施例中，各掃描儲存元件200自組合邏輯部分402接收η個 DATA%號與η個SELECT訊號，如上所述響應時脈訊號 CLK使用所接收之η個DATA1訊號與η個SELECT訊號以産 生並問鎖住輸出訊號Ο U T ’並向組合邏輯部分4 0 2提供輸出 訊號OUT。應當注意，於其它實施例中，各掃描儲存元件 91265.doc -23 - 1283108 200可自組合邏輯部分402接收一不同數目之DATA’與 SELECT訊號。 如圖4所示，將掃描控制單元408耦合至積體電路400。來 自掃描控制單元408之訊號導致積體電路400自功能模式向 掃描模式轉變。如圖4所示，一個掃描儲存元件2 0 0之一掃 描出（SO)端子連接至另一掃描儲存元件200之掃描輸入掃 描入(，SCAN_IN)端子，使得該等掃描儲存元件200形成一移 位暫存器（意即一掃描鏈）。於掃描模式下，使用掃描儲存元 件200將預定輸入訊號（意即：測試輸入訊號）應用至組合邏 輯部分402。該掃描鏈内之各掃描儲存元件200自掃描控制 單元408接收掃描閘（SG)訊號與SG4K號。於圖4中，掃描儲 存元件200A為該掃描鏈中之第一掃描儲存元件，且其自掃 描控制單元408接收掃描輸入掃描入（SCANJN)訊號。掃描 儲存元件200B為該掃描鏈中之最後掃描儲存元件，且其向 掃描控制單元408提供掃描出訊號SO。 於移位模式操作期間，掃描控制單元408産生一高掃描閘 (SG)訊號與一低SGf訊號。響應該高掃描閘（SG)訊號與該 SG’訊號，各掃描儲存元件200選擇掃描輸入掃描入 (SCAN_IN)訊號，而不選擇一個或多個該等常規η個DATAf 訊號。掃描控制單元408向掃描儲存元件200A隨著時脈訊號 CLK的循環順次提供測試輸入訊號作為掃描輸入掃描入 (SCAN_IN)訊號，使得該等測試輸入訊號傳播貫穿該掃描 鏈。 於移位模式操作期間時脈訊號CLK之最後循環被稱為 91265.doc -24- 1283108 〃發射時脈”。於發射時脈後，於掃描鏈中由掃描儲存元件 200所產生之輸出訊號OUT為測試輸入訊號。 隨後掃描控制單元408使掃描閘（SG)訊號自高向低轉 變，並使SGf訊號自低向高轉變。響應該低掃描閘（SG)訊號 與該高SG’訊號，各掃描儲存元件200選擇常規資料輸入 DATA’訊號，而非掃描輸入掃描入（SCAN—IN)訊號。接著於 發射時脈後，時脈訊號CLK循環了一次。於發射時脈後隨 _ ，· 即發生的時脈訊號CLK之此循環被稱為”捕獲時脈’’。於該 捕獲時脈期間，掃描儲存元件200捕獲了組合邏輯部分402 所産生之DATAf訊號。 於一順序移位模式操作期間，掃描控制單元408産生一高 掃描閘（SG)訊號與一低SGf訊號。響應該高掃描閘（SG)訊號 與該低SG’訊號，各掃描儲存元件200選擇掃描輸入掃描入 (SCAN_IN)訊號，而非一個或多個該等常規的η個DATA’訊 號。隨著時脈訊號CLK的循環，掃描控制單元408自掃描儲 存元件200B順次接收組合邏輯部分402所産生之捕獲的訊 號。當接收組合邏輯部分402所産生之該等捕獲的訊號時， 掃描控制單元408亦可能正向掃描儲存元件200A順次提供 其它測試輸入訊號作為掃描輸入掃描入（S C AN_IN)訊號’ 使得隨著將所捕獲之訊號”掃描出”，該等其它的測試輸入 訊號得以”掃描入π。 一旦自積體電路400擷取，即可將由組合邏輯部分402響 應測試輸入訊號所産生之捕獲的訊號與預期值比較以確定 是否該組合邏輯部分402執行一所要之邏輯功能。 91265.doc -25- 1283108 以上所揭示之具體實施例僅為說明用，而熟習此項技術 者党益於此教示可以不同但均等之方式修改並實行本發 明。此外，並非意欲以此處所示之構造或設計之細節來限 制本發明，而是藉由以下申請專利範圍中所述來對本發明 乂限制因此顯然可改變或修正以上所揭示之具體實施 例，且所有該等變化均被視為符合本發明之範圍與精神。 相應-蜱，以下申請專利範圍中陳述了此處所尋求之對本發 明的保護。 x 【圖式簡單說明】 圖1為閂鎖動態邏輯結構之一通用版本的圖表，該版本包 括一靜態邏輯輸入介面、一動態邏輯閘與一設定_重設（s_ 輸出閂鎖； 圖2為圖1之邏輯結構之一實施例的圖表，其中該邏輯結 構形成一掃描儲存元件； 圖3為描述當圖2之掃描儲存元件在功能模式下運作時該 掃描儲存元件内之訊號的電壓位準對時間之定時圖表；以及z 圖4為一積體電路之一實施例的圖表，該積體電路包括組 合邏輯部分與圖2之掃描儲存元件之多重複本。 、 【主要元件符號說明】 102 靜態邏輯輸入介φ 104 動態邏輯閘 106 設定-重設輸出閃鎖 108A-D 選擇組塊 ΠΟΑ-C 資料組塊 91265.doc -26- 1283108 112 114 118 120, 204A-D 200 202, 208A-C 206A-D 210 212 214, 216, 220 400 402 404 406 408 預充電pM〇S電晶體 下拉網路 S-R閂鎖 反相器 掃描儲存元件 反及（NAND)閘 反或（NOR)閘 電晶體 靜態保持閂鎖 反相器 積體電路 組合邏輯部分 平行輸入訊號 平行輸出訊號 掃描控制單元 91265.doc -27-

Claims (1)

1283108 十、申請專利範圍： 1 · 一種問鎖動態邏輯結構，其包含： 一靜態邏輯介面，其經耦合以接收一資料訊號、一選 擇訊號與一時脈訊號，並經組態以産生一第一中間訊 號，使得於該選擇訊號為活動之情況下，該第一中間訊 號於該時脈訊號之一轉變後之一段時間内依賴該資料訊 號； ----_零· 一動態邏輯閘，其經耦合以接收該第一中間訊號，並 經組態以於該時脈訊號之轉變後依賴該第一中間訊號而 將一動態節點放電；以及 一靜態閂鎖，其經耦合以接收該時脈訊號，並耦合至 該動態邏輯閘之動態節點，並經組態以産生一輸出訊 號’使得該輸出訊號於該時脈訊號轉變後具有兩個邏輯 位準中之一個，並於將該動態節點放電之情況下具有另 一邏輯位準。 2·如申請專利範圍第1項之閂鎖動態邏輯結構，其中於該選 擇訊號為活動之情況下，於該時脈訊號之轉變後之該時 間段後該第一中間訊號不再依賴該資料訊號。 3 ·如申請專利範圍第1項之閂鎖動態邏輯結構，其中該靜態 邏輯介面包含如下之邏輯部分，其經耦合以接收該資料 訊號、該選擇訊號與該時脈訊號，並經組態以産生該第 一中間訊號，使得當該選擇訊號為活動之情況下，該第 一中間訊號於一段時間内依賴該資料訊號，該時間段實 質上等於該時脈訊號轉變後之該邏輯部分之一傳播延遲 91265.doc 1283108 時間。 4· 5. 6. 7. 8. 申明專利靶圍第1項之閂鎖動態邏輯結構，丨中該靜態 :輯"面包含串聯耦合之一選擇組塊與一資料組塊，且 其中該選擇組塊經耦合以接收該選擇訊號與該時脈訊 號-亚經組怨以産生-第二中間訊號，且其中該資料組 =、、工叙合以接收該資料訊號與該第二中間訊號並產生該 第、二中間訊號。 ^ 士申β專利範圍第4項之閂鎖動態邏輯結構，#中於該選 擇Λ唬為活動之情況下’於該時脈訊號轉變之前該第一 ::訊號依賴該資料訊號，並仍保持依賴該資料訊號一 段時間，該時間段實質上等於該時脈訊號轉變後之該選 擇組塊與該資料組塊的一組合傳播延遲時間。 如申請專利範圍第4項之問鎖動態邏輯結構，#中該選擇 組塊基於該選擇訊號與該時脈訊號執行一反及（nand) 邏輯功能:以産生該第二中間訊號。 如申請專利範圍第4項之閂鎖動態邏輯結構，其中該資料 組塊基於該第二中間訊號與該資料訊號執行一反或 (NOR)邏輯功能以産生該第一中間訊號。 如申請專利範圍第1項之閂鎖動態邏輯結構，其中該動態 邏輯閘經組態以先於該時脈訊號之轉變將該動態節點充 電0 9·如申請專利範圍第8項之閂鎖動態邏輯結構，其中該動能 邏輯問包含：一預充電裝置，用於先於該時脈訊：之: 變將該動態節點充電；以及串聯耦合一 卜拉網路與一 91265.doc !283l〇8 评估裝置，用於於該時脈訊號之轉變後依賴該第—中間 訊號而將該動態節點放電。 1 〇.如申請專利範圍第丨項之閂鎖動態邏輯結構，其中該靜態 閂鎖包含一設定-重設閂鎖，其具有一設定輸入端子、一 重設輸入端子與一輸出端子。 11.如申請專利範圍第10項之閂鎮動態邏輯結構，其中該設 定設閃鎖之設定端子耦合至該動態邏輯閘之動態節 點，且其中該設定-重設閂鎖之重設端子經耦合以接收該 時脈訊號.。 12·如申請專利範圍第10項之閂鎖動態邏輯結構，其中該設 定-重設閃鎖包括一對交又耦合之反及（NAND)閘。 13 · —種閂鎖動態邏輯結構，其包含·· 一靜怨邏輯介面’其包含η個邏輯組塊，其中” Η，且 其中各個該等η個邏輯組塊經耦合以接收^個資料訊號中 之一個、：η個選擇訊號之相應一個以及一時脈訊號，並經 組態以産生η個第一中間訊號之一，使得於η個選擇訊號 中之該所接收的一個為活動的情況下，η個第一中間訊號 中之該所産生的一個於該時脈訊號之一轉變後之一時間 段内依賴η個資料訊號中之該所接收的一個； 一動態邏輯閘，其經耦合以接收該等η個第一中間訊 號’並經組態以於該時脈訊號轉變後依賴該等η個第一中 間訊號而將一動態節點放電；以及 一靜怨閃鎖’其經耦合以接收該時脈訊號，且耦合至 該動恶邏輯閘之動態節點，並其經組態以産生一輸出訊 91265.doc 1283108 號使得°亥輪出訊號具有該時脈訊號轉變後的兩個邏輯 位準中之一個，並於將該動態節點放電之情況下具有另 一邏輯位準。 14.如申請專利範圍第13項之閂鎖動態邏輯結構，其中各個 該等η個邏輯組塊包含串聯耦合之一選擇組塊與一資料 組塊’且其中該選擇組塊經耦合以接收η個選擇訊號中之 該二個與該時脈訊號，並經組態以産生η個第二中間訊號 中之一個，且其中該資料組塊經耦合以接收η個資料訊號 中之tr亥個與n個第一中間訊號之該一個，並經組態以産 生η個第一中間訊號中之該一個。 15·如申請專利範圍第14項之閂鎖動態邏輯結構，其中於該 4 η個逑擇汛號中之任何一個為活動之情況下，於一段時 間内該等η個第一中間訊號中之相應一個依賴該等η個資 料訊號中之相應一個’該時間段實質上等於該時脈訊號 轉變後该、選擇組塊接收該等η個選擇訊號中之該活動的 一個與δ亥資料組塊產生該等η個第一中間訊號中之該相 應一個的一組合傳播延遲時間。 16 ·如申凊專利範圍苐1 3項之閃鎖動態邏輯結構，其中各個 該等η個選擇組塊基於η個選擇訊號中之該所接收的一個 與該時脈訊號執行一反及（NAND)邏輯功能以産生η個第 二中間訊號中之該一個。 1 7 ·如申請專利範圍第13項之閂鎖動態邏輯結構，其中各個 該等η個資料組塊基於η個第二中間訊號中之該所接收的 一個與η個資料訊號中之該所接收的一個執行一反或 9I265.doc 1283108 (NOR)邏輯功能以產生以固第一中間訊號中之該一個。 18.如申請專利範圍第丨3項之閂鎖動態邏輯結構，其中該等〇 個邏輯組塊中之一個包含一掃描組塊，且該掃描組塊所 接收之η個資料訊號中之該一個包含掃描資料，且該掃护 組塊所接收之η個選擇訊號中之該一個包含一掃描 訊號。 19·如文請專利範圍第18項之閂鎖動態邏輯結構，其中各個 該等其它（η-1)個邏輯組塊經耦合以接收除η個資料訊號 中之該一個、η個選擇訊號中之該相應一個以及該時脈訊 號外的該掃描啓用訊號之一反相版本，且經組態以産生η 個第一中間訊號中之該一個，使得於該掃描啓用訊號為 活動的情況下，η個第一中間訊號中之該所産生的一個具 有一不會於該時脈訊號轉變後導致該動態邏輯閘之動態 節點放電之邏輯值。 20. —種積體:電路，其包含： 組合邏輯部分；以及 耦合至該組合邏輯部分之複數個閂鎖動態邏輯結構， 各包含： 一靜態邏輯介面，其經耦合以自該組合邏輯部分接收 一資料訊號與一選擇訊號，以及一時脈訊號，並經組態 以産生一第一中間訊號，使得於該選擇訊號為活動之情 況下，該第一中間訊號於該時脈訊號之一轉變後之一段 時間内依賴該資料訊號； 一動態邏輯閘，其經耦合以接收該第一中間訊號，並 91265.doc 1283108 經組態以於該時脈5礼號轉受後依賴该弟一中間訊麥將 動態節點放電；以及 一靜態閂鎖，其經耦合以接收該時脈訊號，且耦合至 該動態邏輯閘之動態節點，並經組態以産生—輪出二號 合邏輯部分提供該輪出訊號，其中該輪出《 將:動'二㈣變後具有兩個邏輯位準中之—個，並於 j動㈣點放電之情況下具有另—邏輯位準。 9l265.do,