CN1771663A

CN1771663A - 锁存动态逻辑结构

Info

Publication number: CN1771663A
Application number: CNA2004800061245A
Authority: CN
Inventors: 董祥厚; 乔尔·A·西尔贝曼; 高桥修; 詹姆斯·D·沃诺克; 迪特尔·温德尔
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2003-03-27
Filing date: 2004-02-18
Publication date: 2006-05-10
Anticipated expiration: 2024-02-18
Also published as: TW200509531A; KR100737550B1; CN100397784C; WO2004086624A1; EP1616388A1; KR20050109514A; TWI283108B; US6744282B1

Abstract

本发明公开了一种锁存动态逻辑结构，包括静态逻辑接口(102)，动态逻辑门(104)，以及静态锁存器(106)。静态逻辑接口接收数据信号，选择信号，和时钟信号，并产生第一中间信号，从而当选择信号为激活时，对于在时钟信号转换之后的一个时间段，第一中间信号依赖于数据信号。在时钟信号转换之后，根据第一中间信号，该动态逻辑门将动态节点放电。该静态锁存器产生一个输出信号，该输出信号在时钟信号转换之后，呈现为两个逻辑电平中的一个，并在动态节点放电的情况下呈现为另一个逻辑电平。描述了锁存动态逻辑结构的扫描测试启动版本，作为包括该锁存动态逻辑结构的集成电路。

Description

锁存动态逻辑结构

技术领域

本发明一般地涉及电子电路，更具体地，涉及包括用于响应一个或多个同步时钟信号存储数据的存储元件的数字逻辑电路。

发明背景

很多复杂的数字逻辑电路，包括处理器，使用一种称为“流水线化(pipelining)”的技术，以在每单位时间执行多个操作(即，增加吞吐量)。流水线化包括将进程划分为连续的步骤，并且在独立的级(stage)连续地执行这些步骤。例如，如果进程能够通过n个连续步骤执行，则执行该进程的流水线可以包括n个不同的级，每一个级执行进程的一个不同步骤。因为所有的n个级能够并行运行，流水线化的进程能够以n倍于非流水线化进程的速率运行。当将被执行的操作的数量较大时，在第一个操作开始的时间与第一个操作结束的时间之间的相当大的延迟，不会显著增加每个操作所必须的平均时间。

硬件流水线化包括将连续的进程划分为多个级，并且在这些级之间增加存储元件(即，一组锁存器或触发器，一般称为寄存器)，以保持中间结果。当将被执行的操作的数量较大，并且在这些级之间增加存储元件的成本比这些级本身的成本小时，流水线化是有优势的。

通常，两个因素阻碍了流水线化的进程在操作速率上达到理论上的n倍增益：(i)能够执行每一步操作的最大速率将由进程的最慢一级决定，以及(ii)需要一定量的时间以将一级的结果传输至下一级。

在典型的硬件流水线中，每一级中的组合逻辑对从前一级接收的输入信号执行逻辑功能。位于每一级的组合逻辑之间的存储元件响应于一个或多个同步时钟信号。

锁存器是相对简单的存储结构，当其被启动时，将输入信号值传输至输出端。一个流水线化的系统可以包括位于每一级的组合逻辑之间的锁存器，其中这些锁存器响应单个时钟信号。在这种情况下，时钟信号的激活的时间段(即，宽度)必须足够长(即，足够“宽”)，以允许每一个信号传播通过流水线的一个单独的级，而又要足够短(即，足够“窄”)，以防止任何信号传播通过多个流水线级。由于在许多不同的操作条件下(例如，温度，供电电压，制造，老化)满足上述需求的难度，这种“窄脉冲时钟”机制已经在很大程度上被放弃而需要更健全的机制。

更复杂的手段，例如，锁存器对(latch-pair)存储元件和相关的两相位时钟机制更容易满足上述时序要求。通常，锁存器对存储元件包括两个串联的锁存器，每一个锁存器响应两个时钟信号中不同的一个。该两个时钟信号基本上互补，通常不翻转，并且构成两相位的时钟机制。锁存器对存储元件中的第一或“主”锁存器响应于两个时钟信号之一在输入端“捕获”数据，而第二或“从”锁存器响应于第二个时钟信号在输出端“发布(launch)”存储的数据。

通常，普通的互补金属氧化物半导体(CMOS)逻辑结构(例如，门，锁存器，寄存器，以及类似的结构)是静态的或者是动态的。静态逻辑结构通常包括“静态”节点，在操作的所有时间内，通过一个或多个低阻抗路径与两个供电电压电平中的一个连接(例如，或者是V_DD，或者是V_SS)。低阻抗路径典型地通过激活的金属氧化物半导体(MOS)(即，晶体管)器件形成。

另一方面，动态逻辑结构，通常包括“动态”节点，具有电容，其上存储了电荷。动态节点通常在预充电操作期间被充电至一个电压电平(即，预充电)，并且根据一个或多个输入信号在随后的评估(evaluation)操作期间有选择地充电(例如，放电)至另一个电压电平。例如，当同步时钟信号在一个电压电平时(例如，低电压电平)，动态逻辑电路的动态节点被预充电至高电压电平，并且当时钟信号转换至另一个电压电平(例如，高电压电平)时，根据输入信号，有选择地放电至低电压电平。

通常，静态逻辑电路对噪声，时钟信号时序，信号竞争条件，以及半导体工艺变化比动态逻辑结构更不敏感。另一方面，动态逻辑结构通常运行得更快，并且比类似的静态逻辑结构需要更少的集成电路管芯区域。由于它们的缺点，动态逻辑电路经常归入高专业化，手调谐电路，典型地是沿着临界时序路径的那些电路。

扫描测试通常用于测试集成电路的连续逻辑电路。在典型的扫描测试方法中，集成电路存储元件的一些或全部被更改，以包括扫描输入端和输出端，并在扫描测试模式下(即在扫描模式下)选择扫描输入端。存储元件的扫描输入端和输出端串联连接在一起，以形成移位寄存器(即，扫描链)。在扫描模式下，存储元件用于将预定的输入信号(即，测试输入信号)施加至组合逻辑(例如，多个流水线级的组合逻辑)。在第一移位模式操作期间，扫描数据被移位至存储元件的每一个。由存储元件产生的输出信号则施加至组合逻辑，而由组合逻辑产生的信号则被存储元件捕获。在第二移位操作模式期间，由组合逻辑产生的捕获的信号被移出集成电路的存储元件，并且与期望值比较，以判断组合逻辑是否执行预期的逻辑功能。

扫描测试通常在小于正常操作时钟信号频率的时钟信号频率执行。由于动态节点处的电荷泄漏，(较快的)动态逻辑结构经常不能在这些较低的时钟频率处正常地操作，则有必要在扫描存储元件中使用(较慢的)静态逻辑结构。

发明内容

本发明公开了一种锁存动态逻辑结构，包括静态逻辑接口，动态逻辑门，以及静态锁存器。该静态逻辑接口接收数据信号，选择信号，以及时钟信号，并且产生第一中间信号，从而当选择信号激活时，对于时钟信号转换之后的时间段，该第一中间信号依赖于数据信号。

该动态逻辑门接收第一中间信号，并且在由第一中间信号决定的时钟信号转换之后，将动态节点放电。静态锁存器接收时钟信号，并耦合至动态逻辑门的动态节点，并且产生一个输出信号，从而在时钟信号转换之后，输出信号呈现为两个逻辑电平中的一个(例如，逻辑“0”电平)，而在动态节点被放电的情况下呈现为另一个逻辑电平(例如，逻辑“1”电平)。

以上描述了锁存动态逻辑结构的扫描测试启动版本，作为包括锁存动态逻辑结构的集成电路。

附图说明

通过结合附图参考下面的说明可以理解本发明，其中相似的参考标记表示类似的元件，其中：

图1示出了锁存动态逻辑结构的概括版本，该结构包括静态逻辑输入接口，动态逻辑门，以及置位-复位(S-R)输出锁存器；

图2是图1的逻辑结构的一个实施例，其中逻辑结构形成扫描存储元件；

图3是描述当扫描存储元件在功能模式下运行时图2的扫描存储元件中的信号电压电平对时间的时序图；以及

图4是集成电路的一个实施例，该集成电路包括组合逻辑和图2中的扫描存储元件的多个副本。

具体实施方式

在下面的讨论中，阐述了很多特定的细节来提供对本发明整体的理解。但是，本领域技术人员将理解本发明可以不依赖于这些特定的细节实现。在其它例子中，公知的元件以示意图或方框图的形式表示，以便不模糊本发明。此外，对于主要部分，关于网络通信，电磁信号技术以及类似技术的细节被省略了，因为这样的细节对于获得对本发明的理解并不是必须的，并且处于熟知相关技术的人员的理解的范围内。

还需要注意的是，除非另有说明，这里描述的所有的功能可以以硬件或软件或者它们的结合执行。但是在优选实施例中，这些功能由处理器例如计算机或者电子数据处理器，根据代码例如计算机程序代码，软件，和/或被编码来执行这些功能的集成电路执行，除了另有说明的以外。

图1示出锁存动态逻辑结构100的概括版本，包括静态逻辑输入接口102，动态逻辑门104，以及置位-复位(S-R)输出锁存器106。一般地，逻辑结构100执行逻辑功能，并响应时钟信号存储逻辑功能的结果。如图1所示以及下面的详细描述，静态逻辑输入接口102接收静态逻辑输入信号，而置位-复位(S-R)输出锁存器106产生逻辑结构100的静态逻辑输出信号OUT。该逻辑结构100接收时钟信号CLK，并响应时钟信号CLK产生输出信号OUT。

例如，逻辑结构100可以是被划分成连续的级的电路的部分，形成流水线。在这种情况下，逻辑结构100可以用于实现包括该逻辑结构100的流水线的一级中执行的部分或全部逻辑功能，由此产生一个中间信号，并且产生依赖于该中间信号的输出信号OUT，其中输出信号OUT被提供至流水线的后面一级，作为输入信号。

更具体地，流水线每一级的组合逻辑可以被分配时钟信号CLK的一个周期，以执行一个相应的逻辑功能。在这种情况下，时钟信号CLK的特定的转换(即，时钟信号上升沿转换或者是下降沿转换)表示时钟信号CLK的“周期边界(cycle boundary)”。除了实现包括逻辑结构100的流水线的级中执行的部分或全部逻辑功能以外，逻辑结构100也可以用作“周期边界锁存器”。也就是说，响应于时钟信号的时钟边界转换，逻辑结构100的置位-复位(S-R)输出锁存器106可以产生并保持提供至流水线的后面一级的输出信号OUT。

在图1的实施例中，静态逻辑输入接口102包括n个选择块，用由108A，108B，108C标记的3个选择块表示，以及n个相应的数据块，用由110A，110B，110C标记的3个数据块表示。一般地，n大于或等于1。如图1所示，选择块108的每一个与相应的数据块110之一串联耦合，形成n个串联耦合的选择块108和数据块110的组合。n个选择块108的每一个接收“SELECTk”信号，其中k在0和n-1之间，以及时钟信号CLK，并产生依赖于SELECTk信号和时钟信号CLK的相应“Sk”信号。相应的数据块110接收“DATAk”信号的反向版本，DATAk′，和“Sk”信号，并且产生“DXk”信号，其依赖于DATAk′信号和Sk信号。如这里所使用的，在信号名后面的“′”符号表示倒置或反向。

在图1的实施例中，由逻辑结构100接收的DATAk′信号，SELECTk信号，以及时钟信号CLK，以及由逻辑结构100产生的输出信号OUT，都是静态逻辑信号。静态逻辑信号是由静态逻辑结构(例如，静态逻辑门，寄存器，以及类似结构)期望产生的。更具体地，静态逻辑信号期望在由静态逻辑结构驱动的节点(即，静态节点)处产生，其中在操作期间的所有时间，静态逻辑结构在静态节点和两个供电电压电平(例如，V_DD和V_SS)的一个之间形成一个或多个低阻抗路径。

广义上说，由给定的选择块108接收的SELECTk信号选择或启动(即，确认(quality))由相应的数据块110接收的DATAk′信号。更具体地，选择块108和相应的数据块110执行逻辑功能，从而当相应的SELECTk信号被施加(assert)或激活时，由数据块110产生的DXk信号，依赖于接收的DATAk′信号值，而当相应的SELECTk信号被解除(dissert)或非激活时，不依赖于相应的DATAk′信号。

例如，在一个实施例中，选择块108的每一个执行NAND逻辑功能，从而Sk＝(SELECTk·CLK)′，并且数据块110的每一个执行NOR逻辑功能，从而DXk＝(Sk+DATAk′)′＝(SELECTk·CLK·DATAk)。在这种情况下，当SELECTk信号是逻辑“1”时，则DXk＝(CLK·DATAk)，而当SELECTk信号是逻辑“0”时，则DXk＝0。

例如，如图1所示，选择块108A接收“SELECT0”信号和时钟信号CLK，并产生“S0”信号。相应的数据块110A接收相应的“DATA0′”信号和S0信号，并产生“DX0”信号。通常，由选择块108A接收的SELECT0信号选择或启动(即，确认)由相应的数据块110A接收的DATA0′信号。在一个实施例中，选择块108A执行一个NAND逻辑功能，从而S0＝(SELECT0·CLK)′，并且数据块110A执行NOR逻辑功能，从而DX0＝(S0+DATA0′)′＝(SELECT0·CLK·DATA0)。在这种情况下，当SELECT0信号是逻辑“1”时，则DX0＝(CLK·DATA0)，而当SELECT0信号是逻辑“0”时，则DX0＝0。

如图1所示，选择块108之一和相应的数据块110之一的每一个串联耦合组合，具有传播延迟时间“t_DELAY”。因此，由静态逻辑输入接口102产生的输出信号DX0-DX(n-1)的每一个，关于时钟信号CLK在时间上延迟时间段t_DELAY。也就是说，当时钟信号CLK从与逻辑“1”相关联的高电压范围转换为与逻辑“0”相关联的低电压范围时(即，从高到低)，在时钟信号CLK的下降沿转换之后的时间段t_DELAY中，输出信号DX0-DX(n-1)保持为相应的数据信号DATA0′-DATA(n-1)′的值。

在时钟信号CLK的下降沿转换之后的时间段t_DELAY之后，输出信号DX0-DX(n-1)被变为逻辑“0”(即，低)。换句话说，在时钟信号CLK的下降沿转换之后的时间段t_DELAY之后，输出信号DX0-DX(n-1)停止依赖于相应的数据信号DATA0′-DATA(n-1)′。如下面将详细描述的，这一行为导致锁存动态逻辑结构100的行为更像边缘触发的触发器。

类似地，当时钟信号CLK从低向高转换时，在时钟信号CLK的上升沿之后的时间段t_DELAY内，输出信号DX0-DX(n-1)保持为低。在时钟信号CLK的上升沿之后的时间段t_DELAY之后，该输出信号DX0-DX(n-1)依赖于相应的数据信号DATA0′-DATA(n-1)′。

如下面将更详细地描述，在时钟信号CLK的下降沿转换之后的时间段t_DELAY期间，对应于选择的或启动的数据信号DATA0′-DATA(n-1)′信号的DX0-DX(n-1)信号保持依赖于相应的DATA0′-DATA(n-1)′信号足够长的时间以便动态逻辑门104的动态节点根据DX0-DX(n-1)信号的值放电。

反向器120接收时钟信号CLK，并且产生一个时钟信号LCLK，其实质上是时钟信号CLK的反向版本。动态逻辑门104接收由静态逻辑输入接口102产生的输出信号DX0-DX(n-1)，以及时钟信号LCLK。该动态逻辑门104包括预充电p沟道金属氧化物半导体(pMOS)晶体管112，动态节点N，下拉网络114，以及评估n沟道金属氧化物半导体(nMOS)晶体管116。当时钟信号LCLK为低时(而时钟信号CLK为高时)，预充电pMOS晶体管112将节点N预充电。

通常，下拉网络114包括串联和/或并联的多个nMOS晶体管，从而动态逻辑门104执行接收的DX0-DX(n-1)信号的预期逻辑功能。当时钟信号LCLK为高时(而时钟信号CLK为低时)，节点N有条件地通过下拉网络114的一个或多个nMOS晶体管和评估nMOS晶体管116根据接收的DX0-DX(n-1)信号放电。

例如，在下面更详细描述的一个实施例中，动态逻辑门104执行NOR逻辑功能，并且下拉网络114包括多个nMOS晶体管，每一个晶体管连接在节点N和评估nMOS晶体管116之间。从静态逻辑输入接口102接收的输出信号DX0-DX(n-1)的每一个，施加在下拉网络114的每一个nMOS晶体管的栅极上。当时钟信号LCLK为高时(而时钟信号CLK为低时)，节点N有条件地通过下拉网络114的一个或多个nMOS晶体管和评估nMOS晶体管116放电。

在图1所示的实施例中，置位-复位(S-R)输出锁存器106包括置位-复位(S-R)锁存器118。置位-复位(S-R)锁存器118在激活的低置位(S′)输入端接收动态逻辑门104的节点N处的逻辑信号，在激活的低复位(R′)端接收时钟信号CLK，并且在输出(Q)端产生输出信号OUT。同时，下面将变得明显，在置位-复位(S-R)锁存器118中，在激活的低置位(S′)输入端接收的动态逻辑门104的节点N处的逻辑信号，具有比在激活的低复位(R′)端的时钟信号CLK更高的优先权(即，超过或占优势)。

如下面将更详细地描述，当时钟信号CLK从高到低转换时，置位-复位(S-R)锁存器118复位(即，响应时钟信号CLK的下降沿转换)。当置位-复位(S-R)锁存器118复位时，输出信号OUT被驱动为低。在时钟信号CLK的下降沿转换之后的时间段t_DELAY期间，根据在动态逻辑门104的节点N处的逻辑信号，置位-复位(S-R)锁存器118则选择性地置位。当置位-复位(S-R)锁存器118置位时，输出信号OUT被驱动为高。

在锁存功能已经发生时(即，在时钟信号CLK下降沿转换之后的时间段t_DELAY之后)，图1中的锁存动态逻辑结构100的输出信号OUT由等式OUT＝(DATA0·SELECT0)+(DATA1·SELECT1)+…+(DATA(n-1)·SELECT(n-1))定义。

图2是图1中逻辑结构100的一个实施例的图，其中逻辑结构100形成“扫描”存储元件100。通常，扫描存储元件200能够与其他类似的扫描存储元件串联连接，以方便扫描测试。在“功能性”操作模式下(即，在功能模式下)，该扫描元件200执行多路复用器逻辑功能，并且在“扫描”测试模式下(即，在扫描模式)，具有可控制的扫描输入和可观察到的扫描输出。例如，该扫描存储元件200可以被用作周期边界锁存器，方便扫描测试，如下面更详细的描述。

在图2的实施例中，静态逻辑输入接口102包括4个选择块108，和4个相应的数据块110，产生4个静态逻辑信号DX0-DX3。选择块108A与扫描模式相关，并且扫描存储元件200的“SCAN_IN”数据输入在扫描模式下启动。该选择块108A接收静态“SCAN_GATE”(SG)信号和时钟信号CLK，并且产生中间静态逻辑信号S0，其中S0＝(SG·CLK)′。通常，SCAN GATE(SG)信号在扫描模式下为逻辑“1”，而在功能模式下为逻辑“0”。

在图2的实施例中，选择块108A包括一个NAND门202，以及一对反向器204A，都是串联连接。该NAND门202接收SACN GATE(SG)信号和时钟信号CLK，并且执行选择块108A的NAND逻辑功能。

反向器对204A包括在图2的实施例中，以增加NAND门202(即，选择块108A)的信号线驱动能力。在典型的状态下，图2中的扫描存储元件200的多个副本用于以类似方式控制多个数据位的每一位，并且由选择块108A-108D产生的Sk信号(分别地，k＝1，2，3)，被提供给多个扫描存储元件200的每一个。例如，如下面所述，图2的扫描存储元件200执行4到1的多路复用器逻辑功能。在典型的状态下，数据输入信号DATA1′，DATA2′，DATA3′和DATA4′不是单位信号，而是多位信号，并且扫描存储元件200的多个副本可以被用于以类似方式控制数据输入信号DATA1′，DATA2′，DATA3′和DATA4′的每一位。如下面描述的，多个扫描存储元件200的每一个产生与扫描模式相关的一个扫描输出信号“SO”。为了方便扫描测试，一个扫描存储元件200的扫描输出信号SO预期地与另一个扫描存储元件200的SCAN_IN数据输入端连接。具有足够的信号线驱动能力的单独的选择块108A-108D能够产生Sk信号，并且将Sk信号提供至多个扫描存储元件200的每一个。

在图2的实施例中，NOR门206A也与扫描模式相关，并且用作如图1的数据块110A。该NOR门206A接收静态SCAN_IN数据信号，以及由选择块108A产生的S0信号，并且产生静态逻辑信号DX0，其中DX0＝(SG·CLK·SCAN_IN′)。通常，当SACN GATE(SG)信号为逻辑“1”时，扫描输入SCAN_IN信号传输有效扫描测试输入数据。应该注意到，当SCAN GATE(SG)信号是逻辑“1”时，DX0信号依赖于扫描输入SCAN_IN信号，而当SCAN GATE(SG)信号是逻辑“0”时，DX0信号是逻辑“0”。

在图2中，选择块108B-108D和相应的NOR门206B-206D，与功能模式相关，并且在功能模式下用于执行多路复用器逻辑功能。静态逻辑信号DX1-DX3分别由NOR门206B-206D产生，其中NOR门206B-206D用作图1中n个数据块110中的3个。

图2中的选择块108B-108D中的每一个接收静态SELECTk信号(分别地，k＝1，2，3)，SCAN GATE信号的反向版本(SG′)，以及时钟信号CLK，并产生一个中间静态逻辑信号Sk，其中Sk＝(SG′·SELECTk·CLK)′。

在图2的实施例中，选择块108B包括NAND门208A和一对反向器204B，都是串联连接，选择块108C包括一个NAND门208B和一对反向器204C，都是串联连接，并且选择块108D包括一个NAND门208C以及一对反向器204D，都是串联连接。NAND门208A-208C的每一个接收SELECTk信号(分别地，k＝1，2，3)，SCAN GATE信号的反向的版本(SG′)，以及时钟信号CLK，并且执行各自选择块108B-108D的NAND逻辑功能。如上所述，反向器对204B-204D包括在图2的实施例中，以增加在典型的情况下各自的NAND门208A-208C的信号线驱动能力，其中对应的“DATAk′”信号的每一个是多位数据信号中的一位，并且由选择块108B-108D产生的Sk信号，被提供给多个逻辑结构100。

在图2的实施例中，NOR门206B-206D中的每一个接收静态DATAk′数据信号(分别地，k＝1，2，3)以及由相应的选择块108B-108D中相应的一个产生的Sk信号，并且产生静态逻辑信号DXk，其中DXk＝(SG′·SELECTk·CLK·DATAk)。一般地，当SCAN GATE(SG)信号为逻辑“0”时，DATAk′信号传送有效数据。应当注意的是，当SG信号为逻辑“1”时(即，当SCAN GATE信号SG为逻辑“0”时)，DXk信号的每一个都依赖于DATAk′信号，并且当SG′信号是逻辑“0”时(即，当SCAN GATE信号SG是逻辑“1”时)，DXk信号的每一个是逻辑“0”。

由静态逻辑输入接口102产生的输出信号DX0-DX3的每一个施加到动态逻辑门104的下拉网络114中4个nMOS晶体管210A-210D中相应的一个。在图2的实施例中，nMOS晶体管210A-210D中的每一个连接在节点N和评估nMOS晶体管116之间。如上所述，当时钟信号LCLK为低(而时钟信号CLK为高)时，预充电pMOS晶体管112将节点N预充电，而当时钟信号LCLK为高(而时钟信号CLK为低)时，节点N有条件地通过下拉网络114的一个或多个nMOS晶体管210A-210D和评估nMOS晶体管116根据接收的DX0-DX3信号放电。

在图2的实施例中，动态逻辑门104包括一个静态保持锁存器212，其包括交叉耦合的一对反向器214和216。反向器214驱动节点N并且为三态反向器。当时钟信号LCLK为低(即，在预充电期间)时，该三态反向器214为禁止，当时钟信号LCLK为高(即，在评估期间)时，该三态反向器214为启动。

更具体地，在图2的实施例中，三态反向器214包括耦合在V_DD和输出端之间的一个pMOS晶体管，和串联耦合在输出端和V_SS之间的两个nMOS晶体管。当启动时，pMOS晶体管可以具有相对高的电阻(即，可以为“弱”)。pMOS晶体管和一个nMOS晶体管在栅极接收反向器216的输出。另一个nMOS晶体管在栅极接收时钟信号LCLK。

如上所述，当时钟信号LCLK为低时，pMOS晶体管112将节点N电气耦合至V_DD。当节点N处的逻辑信号为高时，三态反向器214的pMOS晶体管不由时钟信号LCLK进行门控制，并且将节点N电气耦合至V_DD。当时钟信号LCLK从低向高转换时，当DX0-DX3信号都为低时，这一行为防止节点N“漂移”。当节点N处的逻辑信号为低并且时钟信号LCLK为高时，三态反向器214的该两个nMOS晶体管将节点N电气耦合至V_SS。在时钟信号LCLK的评估阶段期间，以及在时钟信号CLK的下降沿转换之后的时间段t_DELAY之后，当DX0-DX3信号为低时，这一行为防止节点N“漂移”。具有在栅极接收时钟信号LCLK的nMOS晶体管的该三态反向器214允许预充电pMOS晶体管112比没有该三态反向器的情况下所必须的要小。

在图2的实施例中，置位-复位(S-R)输出锁存器106包括交叉耦合的一对NAND门218，形成置位-复位(S-R)锁存器。NAND门之一在输入端接收在动态逻辑门104的节点N产生的MUX信号，并且在输出端产生输出信号OUT。交叉耦合的一对NAND门218的另一个NAND门在输入端接收时钟信号CLK。

下面将更详细地描述，当时钟信号CLK从逻辑“1”转换为逻辑“0”(即，从高到低)时，由交叉耦合的一对NAND门218形成的置位-复位(S-R)锁存器被复位。当由交叉耦合的一对NAND门218形成的置位-复位(S-R)锁存器被复位时，输出信号OUT被驱动为低。在时钟信号CLK的下降沿转换之后的时间段t_DELAY内，根据MUX信号，由交叉耦合的一对NAND门218形成的置位-复位(S-R)锁存器选择地置位。当由交叉耦合的一对NAND门218形成的置位-复位(S-R)锁存器被置位时，输出信号OUT被驱动为高。

如图2所示，反向器220接收输出信号OUT，并且产生扫描输出信号SO，其实质上是输出信号OUT的反向版本。该反向器220提供信号缓冲功能，其将扫描输出信号SO的电气负载与输出信号OUT的电气负载解耦。

在锁存功能已经发生之后(即，在时钟信号CLK的下降沿转换之后的时间段t_DELAY)，图2中的该扫描存储元件200的输出信号OUT将由等式OUT＝(SCAN_IN＇·SG)+(DATA1·SELECT1·SG′)+(DATA2·SELECT2·SG′)+(DATA3·SELECT3·SG′)定义。

图3是描述当扫描存储元件200在功能模式下操作时图2中的扫描存储元件200中的信号电压电平对时间的时序图。当扫描存储元件200在功能模式操作时，SCAN GATE(SG)信号为逻辑“0”，SG′信号为逻辑“1”，而由静态逻辑输入接口102产生的DX0信号为逻辑0。

如图3所示，当时钟信号CLK从高到低转换时，OUT信号被驱动至低(即，置位-复位(S-R)输出锁存器106被复位)。在时钟信号CLK从高到低转换，时钟信号LCLK从低到高转换，并且进入评估阶段之后存在短暂的时延。在时钟信号CLK下降沿转换之后的时间段t_DELAY期间，DXk(k＝1至3)信号的每一个保持有效足够长的时间，以便节点N根据DXk信号的值放电。在时钟信号CLK下降沿转换之后的时间段t_DELAY之后，DXk信号的每一个呈现为一个不导致节点N放电的值(例如，图3中所示的逻辑“0”)。

例如，假设在时钟信号CLK的下降沿转换之前，SELECT1和SELECT2信号为低，而SELECT3信号为高。如果DATA3′信号为低，则在时钟信号CLK的下降沿转换之后的时间段t_DELAY期间，DX3信号为高，节点N被放电，在节点N处的MUX信号从高转换到低，如图3所示，并且低MUX信号导致OUT信号从低转换到高。另一方面，如果DATA3′信号为高，则在时钟信号CLK的下降沿转换之后的时间段t_DELAY期间，DX3信号为低，节点N不被放电，在节点N处的MUX信号保持高，而OUT信号保持低。

如图3所示，在节点N根据DX0-DX3信号被放电(即，在节点N处的MUX信号从高转换到低)并且输出信号OUT从低转换到高的足够量时间之后，当LCLK信号为高时(即，在评估阶段期间)，OUT信号有效。

图4是集成电路400一个实施例的图，其包括组合逻辑402和图2中的扫描存储元件200的多个副本，在图4中以扫描存储元件200A和200B标记。下面，扫描存储元件200A和200B将共同指扫描存储元件200。

集成电路400一般在功能模式下操作，其中，扫描存储元件200用于响应时钟信号CLK保存级合逻辑402中的信号值(即，组合逻辑402的“状态”)。该组合逻辑402接收并行输入信号404，和由扫描存储元件200产生的输出信号OUT，并且产生由扫描存储元件200接收的DATA′以及SELECT信号，和并行输出信号406。在图4的实施例中，扫描存储元件200的每一个从组合逻辑402接收n个DATA′信号以及n个SELECT信号，响应上述的时钟信号CLK使用所接收的n个DATA′和n个SELECT信号产生并锁存输出信号OUT，并且将输出信号OUT提供至组合逻辑402。应当注意的是，在其他实施例中，扫描存储元件200的每一个可以从组合逻辑402接收不同数量的DATA′和SELECT信号。

如图4所示，扫描控制单元408耦合至集成电路400。来自扫描控制单元408的信号使集成电路400从功能模式转换为扫描模式。如图4所示，一个扫描存储元件200的扫描输出SO端与另一个扫描存储元件200的扫描输入SCAN_IN端连接，从而扫描存储元件200形成一个移位寄存器(即，扫描链)。在扫描模式下，扫描存储元件200用于将预定输入信号(即，测试输入信号)施加到组合逻辑402。在扫描链中的扫描存储元件200的每一个接收来自扫描控制单元408的SCAN GATE(SG)信号和SG′信号。在图4中，扫描存储元件200A是扫描链中的第一扫描存储元件，而从扫描控制单元408接收扫描输入SCAN_IN信号。扫描存储元件200B是扫描链中的最后扫描存储元件，并且将扫描输出信号SO提供至扫描控制单元408。

在移位模式操作期间，扫描控制单元408产生高SCAN GATE(SG)信号和低SG′信号。响应高SCAN GATE(SG)信号和低SG′信号，扫描存储元件200中的每一个选择扫描输入SCAN_IN信号，而不是普通的n个DATA′信号的一个或多个。在时钟信号CLK循环时，扫描控制单元408连续将测试输入信号提供至扫描存储元件200A，作为扫描输入SCAN_IN信号，从而测试输入信号通过扫描链传播。

在移位模式操作期间的时钟信号CLK的最后周期为“开始(launch)时钟”。在开始时钟之后，由扫描链中的扫描存储元件200产生的输出信号OUT为测试输入信号。

扫描控制单元408然后将SCAN GATE(SG)信号从高转换为低，而SG′信号从低转换为高。响应于低SCAN GATE(SG)信号和高SG′信号，扫描存储元件200的每一个选择正常的数据输入DATA′信号，而不是扫描输入SCAN_IN信号。时钟信号CLK则在开始时钟之后循环一次。紧接在开始时钟之后的时钟信号CLK的该周期被称为“捕获时钟”。在捕获时钟期间，由组合逻辑402产生的DATA′信号由扫描存储元件200捕获。

在随后的移位模式操作期间，扫描控制单元408产生高SCANGATE(SG)信号和低SG′信号。响应于高SCAN GATE(SG)信号和低SG′信号，扫描存储元件200的每一个选择扫描输入SCAN_IN信号，而不是正常的n个DATA′信号的一个或多个。在时钟信号CLK循环时，扫描控制单元408顺序地从扫描存储元件200B接收由组合逻辑402产生的捕获的信号。当接收由组合逻辑402产生的捕获的信号时，扫描控制单元408也可以将其他测试输入信号顺序提供至扫描存储元件200A作为扫描输入SCAN_IN信号，从而其它测试输入信号为“扫描输入(scanned in)”而捕获的信号是“扫描输出(scannedout)”。

当从集成电路400检索时，由组合逻辑402响应于测试输入信号产生的捕获的信号可以与期望值比较，以判断组合逻辑402是否执行期望的逻辑功能。

上面公开的特定实施例仅仅用于说明，因为发明可以更改并以不同的但是对于本领域技术人员来说显而易见的等同方式实现。而且，除了下面的权利要求以外，对这里所表示的结构或设计细节没有施加限制。

本发明公开的范围包括这里公开的任何新颖的特征，或者特征的组合。申请人注意到，在本申请或者从本申请衍生出来的任何进一步申请的审批过程中，可以对这些特征或特征的组合提出新的权利要求。尤其是，参见所附的权利要求，从属权利要求的特征可以与独立权利要求和各从属权利要求的特征以任何适当的方式组合，而不仅仅限于权利要求书中列举的特定组合。

为避免怀疑，说明书和权利要求书中通篇使用的术语“包括”，不应解释为是“仅由……构成”。

Claims

1.一种锁存动态逻辑结构，包括：

静态逻辑接口，被耦合用来接收数据信号、选择信号和时钟信号，并被配置用来产生第一中间信号，使得在选择信号激活的情况下，在时钟信号转换之后的一个时间段中，所述第一中间信号依赖于数据信号；

动态逻辑门，被耦合用来接收第一中间信号，并被配置用来在时钟信号转换之后根据第一中间信号对动态节点放电；以及

静态锁存器，被耦合用来接收时钟信号并被耦合至动态逻辑门的动态节点，并被配置用来产生一个输出信号，使得在时钟信号转换之后，该输出信号呈现为两个逻辑电平中的一个，并在动态节点被放电的情况下呈现为另一个逻辑电平。

2.如权利要求1所述的锁存动态逻辑结构，其中在选择信号激活的情况下，在时钟信号转换之后的所述时间段之后，第一中间信号停止依赖于数据信号。

3.如权利要求1所述的锁存动态逻辑结构，其中静态逻辑接口包括被耦合用来接收数据信号、选择信号和时钟信号的逻辑，所述逻辑被配置用来产生第一中间信号，使得在选择信号激活的情况下，在时钟信号转换之后的基本上等于所述逻辑的传播延迟时间的时间段中，第一中间信号依赖于数据信号。

4.如权利要求1所述的锁存动态逻辑结构，其中静态逻辑接口包括串联耦合的选择块和数据块，并且其中选择块被耦合用来接收选择信号和时钟信号，并被配置用来产生第二中间信号，并且其中数据块被耦合用来接收数据信号和第二中间信号并产生第一中间信号。

5.如权利要求4所述的锁存动态逻辑结构，其中在选择信号激活的情况下，第一中间信号在时钟信号转换之前依赖于数据信号，并且在时钟信号转换之后的基本上等于选择块和数据块的组合传播延迟时间的时间段中保持依赖于数据信号。

6.如权利要求4所述的锁存动态逻辑结构，其中选择块对选择信号和时钟信号执行NAND逻辑功能，从而产生第二中间信号。

7.如权利要求4所述的锁存动态逻辑结构，其中数据块对第二中间信号和数据信号执行NOR逻辑功能，从而产生第一中间信号。

8.如权利要求1所述的锁存动态逻辑结构，其中动态逻辑门被配置用来在时钟信号转换前对动态节点充电。

9.如权利要求8所述的锁存动态逻辑结构，其中动态逻辑门包括预充电装置，用于在时钟信号转换前对动态节点充电，和串联耦合的下拉网络和评估装置，用于在时钟信号转换之后根据第一中间信号将动态节点放电。

10.如权利要求1所述的锁存动态逻辑结构，其中静态锁存器包括一个置位-复位锁存器，其具有置位输入端、复位输入端和输出端。

11.如权利要求10所述的锁存动态逻辑结构，其中置位-复位锁存器的置位端与动态逻辑门的动态节点耦合，而其中置位-复位锁存器的复位端被耦合用来接收时钟信号。

12.如权利要求10所述的锁存动态逻辑结构，其中置位-复位锁存器包括一对交叉耦合的NAND门。

13.一种锁存动态逻辑结构，包括：

静态逻辑接口，其包括n个逻辑块，其中n≥1，

并且其中n个逻辑块中的每一个被耦合用来接收n个数据信号之一、n个选择信号中相应的一个选择信号以及时钟信号，并被配置用来产生n个第一中间信号之一，使得在所述接收到的n个选择信号之一激活的情况下，在时钟信号转换之后的一个时间段中，所产生的n个第一中间信号之一依赖于所述接收到的n个数据信号之一；

动态逻辑门，被耦合用来接收n个第一中间信号，并被配置用来在时钟信号转换之后根据n个第一中间信号对动态节点放电；以及

静态锁存器，被耦合用来接收时钟信号并耦合至动态逻辑门的动态节点，并被配置用来产生一个输出信号，使得在时钟信号转换之后该输出信号呈现为两个逻辑电平中的一个，而在动态节点被放电的情况下呈现为另一个逻辑电平。

14.如权利要求13所述的锁存动态逻辑结构，其中n个逻辑块中的每一个包括串联耦合的选择块和数据块，并且其中选择块被耦合用来接收n个选择信号之一和时钟信号，并被配置用来产生n个第二中间信号之一，并且其中数据块被耦合用来接收n个数据信号之一和n个第二中间信号之一，并被配置用来产生n个第一中间信号之一。

15.如权利要求14所述的锁存动态逻辑结构，其中在n个选择信号中的任何一个信号激活的情况下，在时钟信号转换之后的基本上等于接收n个选择信号中激活的一个信号的选择块和产生n个第一中间信号中相应的一个信号的数据块的组合传播延迟时间的时间段中，n个第一中间信号中相应的一个信号依赖于n个数据信号中相应的一个信号。

16.如权利要求13所述的锁存动态逻辑结构，其中n个选择块中的每一个对于接收到的n个选择信号之一和时钟信号执行NAND逻辑功能，从而产生n个第二中间信号之一。

17.如权利要求13所述的锁存动态逻辑结构，其中n个数据块中的每一个对于接收到的n个第二中间信号之一和接收到的n个数据信号之一执行NOR逻辑功能，从而产生n个第一中间信号之一。

18.如权利要求13所述的锁存动态逻辑结构，其中n个逻辑块之一包括扫描块，由该扫描块接收的n个数据信号之一包括扫描数据，由该扫描块接收的n个选择信号之一包括扫描启动信号。

19.如权利要求18所述的锁存动态逻辑结构，其中另外(n-1)个逻辑块中的每一个被耦合用来在接收n个数据信号之一、n个选择信号中相应的一个信号以及时钟信号以外，接收扫描启动信号的反向版本，并被配置用来产生n个第一中间信号之一，使得在扫描启动信号激活的情况下，在时钟信号转换之后，产生的n个第一中间信号之一呈现为不会导致动态逻辑门的动态节点放电的逻辑值。

20.一种集成电路，包括：

组合逻辑；以及

耦合至组合逻辑的多个锁存动态逻辑结构，每一个包括：

静态逻辑接口，被耦合用来接收来自组合逻辑的数据信号和选择信号，以及时钟信号，并被配置用来产生第一中间信号，使得在选择信号激活的情况下，在时钟信号转换之后的时间段中，该第一中间信号依赖于数据信号；

动态逻辑门，被耦合用来接收第一中间信号，并被配置用来在时钟信号转换之后，根据第一中间信号对动态节点放电；以及

静态锁存器，被耦合用来接收时钟信号，并耦合至动态逻辑门的动态节点，并被配置用来产生一个输出信号，并且向组合逻辑提供该输出信号，其中在时钟信号转换之后输出信号呈现为两个逻辑电平中的一个，并在动态节点放电的情况下呈现为另一个逻辑电平。