TWI283004B - Semiconductor device and method for manufacturing the same - Google Patents

Description

J283004 九、發明說明： 【明所屬才支冬好領j 相關申請案之交互參考 本申請案係以2005年6月23曰所申請之先前曰本專利 5申請案第2005-183920號為基礎，並宣告該專利之優先權， 其完整内容係以參考方式併入本文中。 發明領域 本發明係有關於一種具有兩種不同閘極寬度之電晶體 的半導體裝置及其製造方法。 ίο 【先前技称r】 發明背景 目刖’MOS電晶體係使用於許多積體電路中。至於Μ〇§ 電晶體之-閘極的材料方面，從程序一致性的觀點而言主 要係使用多晶石夕。然而，由於石夕係為一種半導體，故除非 15引進雜質，其阻抗仍相當大。因為如此，便㈣f引❹ 晶石夕中。但是，如果引進的雜質數量太少，便無法足以減 少其阻抗。另外，當雜質數量少時，於具有一間極絕緣薄 膜之邊界表面處會存在-空泛層，使其無法得到足夠的性 月匕於疋近年來所製造之電晶體係儘可能地將更多的雜 20 質引進多晶矽中。 7 /左乃曲，有一種方法係加 以使用’其中在形成—包含閘極之多晶㈣膜以後，便將 雜質引進，且進—步地在將該多晶石夕薄膜加卫成為閑極的 形狀以後再次引進雜f。然而，在第二幻丨進雜質時，從 1283004 電晶體特徵的觀點而言，其對於植入能量與劑量係有所限 制，因為對於該電㈣之源/純擴散相植人作業係同時 進行。另-方面’對於第—次引進雜質並沒有此等限制。 由於如此，藉著在第-次引進雜質時控制間極之雜質濃度 5 並無法獲得所需的電晶體特徵。 然而。隨著電晶體微型化，便開始產生一種狀況，其 中係無法獲得依據設計而達到所需的特徵，尤其是可靠性。 相關技藝係揭露於日本專利申請早期公開案第2〇〇〇_77538 號（專利文件1)、日本專利申請早期公開案第讓携糊 10號（專矛J文件2)，以及曰本專利申請早期公開案第 2001-274262號(專利文件3)之中。 【韻^明内容】 發明概要 15 X月之目的係在於提供一種半導體裝置以及一種用 以製料導體裝置之方法，其能夠獲得高可靠性，同時抑 制u牛低，以致於將其維持在低度的性能衰減。 日本發明之發明者所進行的仔細研究，以便發現導致上 問題之原因的結果將於以下加以說明。本發明之發明者關 注於閘極絕緣薄膜之特徵與可靠性降低的關聯。接著，對 於兩種不同_寬度之MGS^體進行—時紐介電 =:。在此測試中，在厚度為〗.2奈米的間極氧化薄 士〜兩種在進行工作之前便摻有雜質的間極。此 了，、中個間極寬度评〇係設定為5 〇微米 軸設定⑽微米。接著，將— 2.3伏_的電2 20 1283004 :=Γ之間，並調查失效率與時間間隔的變 干第1圖中。第1圖係為—標_，該圖 如不同崎崎之結果的傾向。 效率比_mw_·24微米之樣本中的失 效羊比閘極讀WQ為竭的樣錢 於閘極寬度Wo為5微米的 如此表不’對 發生一 C模式(本質崩、、責)= 閑極氧化薄膜中係 乎之产太而-Γ 對於間極寬度％為〇.24微 未之板本1，在其_氧化薄财 10 15 ::因Γ_微型化而變窄係為可靠性降低的 I 一傾向H 目前為止所進行之刪測試，但 —、 公開。認為其係在於如以上所述(ρ 者間極寬度減対能發生_之_並未發生，因為t 一般的伽㈣試巾錢㈣極寬度較寬之樣本。為在 著本Λ明之發明者進一步進行密集的研究，以 ==3窄時亦能夠確保高可靠性。發明者_ _3心進:=氧化薄膜之間的關係’故對於兩 、_ 進仃另外的TDDB測試。在此測試中，在厚度 為不米之閘極氧化薄膜上形成相同尺寸（問極寬度： 微f)的閘極。對於其中—個刪電晶體而言’在工作進行 之:便將本隹質引進閑極’至於對於另-個電晶體方面，則 並沒有在工作進行之前將雜質引進閘極。接著，將—23伏 特W的電壓施加到閑極與源/汲極之間，並調查失效率與時 門門^的文化，其結果係顯示於第2®中。第2圖係、為—標 20 1283004 繪圖，該圖顯示TDDB測試對於兩種雜質濃度不同樣本之結 果的傾向。 如第2圖中所示，在閘極寬度為非常狹窄之0.24微米的 MOS電晶體中，當在工作進行前摻入雜質時，便會產生B 5 模式失效。相反的，當沒有在工作進行之前摻入雜質時， 便不會產生B模式失效。如此表示特別對於狹窄閘極寬度之 電晶體而言，近年來將大量的雜質引進已經使閘極氧化薄 膜的可靠性降低。 接著，本發明之發明者基於測試之結果等而得到本發 10 明以下的觀點。 根據本發明之半導體裝置包括一第一場效應電晶體， 其具有一個由多晶矽所組成並已經將雜質引進之第一閘 極、以及一第二場效應電晶體，其具有一個多晶矽所組成 並已經將雜質引進的第二閘極。第二場效應電晶體之閘極 15 寬度係較第一場效應電極的閘極寬度狹窄，第二場效應電 晶體之傳導類型與第一場效應電晶體的一致。此外，第二 場效應電晶體之雜質濃度係低於第一場效應電極的雜質濃 度。 在用以製造根據本發明之半導體裝置的方法方面，其 20 製造出一種具有一第一場效應電晶體以及一第二場效應電 晶體之半導體裝置。應注意到的是，第二場效應電晶體之 閘極寬度係較第一場效應電晶體的閘極寬度狹窄，且第二 場效應電晶體的傳導類型係與第一場效應電晶體一致。在 閘極絕緣薄膜與多晶矽薄膜依序形成於一半導體基板上以 -1283004 後，便將首批雜質引進一部份的多晶矽薄膜中。接著，藉 著使該多晶矽薄膜形成圖案，便形成一用於第一場效應電 晶體且已經引進首批雜質之第一閘極、以及一用於第二場 效應電晶體且並未引進首批雜質之第二閘極。接著，將第 5 二批雜質引進該第一與第二閘極中。 圖式簡單說明 第1圖係為一標繪圖，該圖顯示對於不同閘極寬度之兩 種樣品的TDDB測試結果之傾向； 第2圖係為一標繪圖，該圖顯示對於不同雜質濃度之兩 10 種樣品的T D D B測試結果之傾向； 第3A到3J圖係為俯視平面圖，各圖顯示一種用以製造 根據本發明之一實施例的半導體裝置之方法； 第4A到4J圖係為顯示沿著第3A到3J圖之線I-Ι所取 的剖面圖； 15 第5A到5J圖係為顯示沿著第3A到3J圖之線Π Π所取 的剖面圖。 L實施方式】 較佳實施例之詳細說明

以下將參考所附圖式，具體地說明本發明之一實施 20 例。應注意到的是，為了方便起見，文中係一併說明該半 導體裝置之構造及其製造方法。第3A到3J圖係為俯視平面 圖，其依程序顯示用以製造根據本發明之一實施例的半導 體裝置之方法。第4A到4J圖係為顯示沿著第3A到3J圖之線 I - I所取的剖面圖，且第5A到5J圖係為顯示沿著第3A到3 J 1283004 圖之線Π - Π所取的剖面圖 在此實施例中，如第3Α圖、第4Α圖與第5Α圖中所示， 在一半導體基板1(例如一矽基板）上係界定出四個區域（一 窄NMOS區域101η、一寬NMOS區域102η、一寬PMOS區域 5 1〇2ρ、以及一窄PMOS區域101ρ)。窄NMOS區域101η係為 一區域’其中係形成例如一閘極寬度為0.25微米之η通道 MOS電晶體。寬NMOS區域102η係為一區域，其中係形成 例如一閘極寬度為1 ·〇微米之η通道M0S電晶體。寬PMOS區 域102p係為一區域，其中係形成一例如閘極寬度為1〇微米 10之P通道M0S電晶體。窄PMOS區域l〇lp係為一區域，其中 係形成例如一閘極寬度為〇·25微米之p通道M0S電晶體。 接著，如第3A圖、第4A圖與第5A圖中所示，以淺溝槽 隔離（STI)法在半導體基板丨之表面上形成一元件隔離絕緣 薄膜2。元件隔離絕緣薄膜2之深度係設定為例如約3〇〇奈 15米。接著，P井3P係分別於窄NMOS區域101η與寬NMOS區 域102η中’且!!井311則分別形成於窄pM〇s區域1〇lp與寬 PMOS區域l〇2p中。 接著，如第4B圖與第5B圖中所示，一閘極絕緣薄膜4 係藉著半導體基板丨之表面的熱氧化而形成 ，該閘極絕緣薄 2〇膜4之厚度係設定為例如1·2奈米。之後，如第3B圖、第4B 圖舆第5Β圖中所示，_多晶石夕薄膜5係形成於整個表面上， 該多晶矽薄膜5之厚度係設定為例如1〇〇奈米。 接著，如第3C圖、第4C圖與第5C圖中所示，其形成一 抗蝕遮罩21。該抗蝕遮罩21覆蓋住窄NMOS區域101η、寬 10 1283004 PMOS區域102p，以及窄PMOS區域l〇lp，並暴露出寬NMOS 區域102η。接著，便進行將η型雜質31(例如填(P))離子植入 多晶矽薄膜5中。舉例而言，此時之植入能量係設定為 8keV，且劑量係設定為5 * 1015 cm_2。接著，便將抗餘遮罩 5 21移除。 接著，如第3D圖、第4D圖與第5D圖中所示，其形成一 抗蝕遮罩22。該抗蝕遮罩22覆蓋住窄NMOS區域101η、寬 NMOS區域102η，以及窄PMOS區域101p，並暴露出寬PMOS 區域102p。接著，便進行將p型雜質32(例如硼(B))31離子植 10 入多晶矽薄膜5中。接著，便將抗蝕遮罩22移除。 接著，如第3E圖、第4E圖與第5E圖中所示，一閘極6 係藉著對多晶石夕薄膜5加工所形成。 接著，如第3F圖、第4F圖與第5F圖中所示，其形成一 抗蝕遮罩23。該抗蝕遮罩23覆蓋住寬PMOS區域102p、窄 15 PMOS區域101p，並暴露出窄NMOS區域101η以及寬NMOS 區域102η。接著，便進行將η型雜質33(例如磷(P))離子植 入。結果，在窄NMOS區域1〇1η與寬NMOS區域102η中係形 成η型延伸層7η，同時使閘極6中的雜質濃度提升。接著， 便將抗蝕遮罩23移除。 20 完成以後’如第3G圖、第4G圖與第5G圖中所示，其形 成一抗蝕遮罩24。抗蝕遮罩24覆蓋住窄NMOS區域101η與 寬NMOS區域102η，並暴露出寬PM〇s區域1〇2ρ以及窄 PMOS區域101ρ。接著，便進行將ρ型雜質34(例如硼(Β))離 子植入。結果，在窄PMOS區域l〇lp與寬PM0S區域1〇2ρ中 ⑧ 11 1283004 係形成p型延伸層7p，同時使閘極6中的雜質濃度提升。接 著，便將抗蝕遮罩24移除。 接著，如第3H圖、第4H圖與第5H圖中所示，一側壁8 係形成於各個閘極6侧上。側壁8能夠例如藉著在整個表面 5上形成一矽氧化物薄膜以後對其加以回蝕而形成。接著形 成一抗蝕遮罩25，該抗蝕遮罩25覆蓋住寬pm〇S區域102p 與窄PM〇S區域101p，並暴露出窄NMOS區域l〇ln以及寬 •春 NMOS區域l〇2n。接著，便進行將n型雜質呵例如磷(p))離 子植入。在離子植入方面，其較形成]1型延伸層^時植入更 10大量的離子。結果，在窄NMOS區域101η與區域 102η中係形成n型源/没極擴散層9n，同時使閘極6中的雜質 濃度提升。接著，便將抗蝕遮罩25移除。 接著，如第31圖、第41圖與第51圖中所示，其係形成一 抗蝕遮罩26。該抗蝕遮罩26覆蓋住窄NMOS區域l〇ln與寬 15 NM〇S區域l〇2n，並暴露出寬PM0S區域1〇2p以及窄pM〇s φ 區域101p。接著，便進行將P型雜質36(例如硼(B))離子植 • 入。在離子植入方面，其較形成P型延伸層7p時植入更大量 的離子。結果’在窄PMOS區域l〇ip與寬pm〇s區域ι〇2ρ中 係形成P型源/汲極擴散層9p，同時使閘極6中的雜質濃度提 2〇 升。接著，便將抗蝕遮罩26移除。 接著，如第3J圖、第4J圖與第5J圖中所示，一層間絕緣 薄膜10係形成於整個表面上。接著，接觸孔係形成於該層 間絕緣薄膜10中，接觸插頭11係嵌入該等接觸孔中。之後， 連接到接觸插頭11之佈線12係形成於該層間絕緣薄膜1 〇 ⑧ 12 1283004 上。接著便形成多層佈線、-覆蓋薄膜(未顯示）以及其他元 件，從而完成半導體裝置。 應注意到的是，在第1A圖到第U圖與第2A圖到第2;圖 中，該四個區域101η、:102η、l〇2p以及1〇11)係佈置於一直 5線上，但是其僅為了方便說明之用，且其佈置並不限定於 此方式。例如，在窄pM〇S區域ι〇1ρ與窄NM〇s區域1〇ln 中，其係佈置構成一記憶胞體之電晶體(諸如一隨機存取記 憶體(ram)或是唯讀記憶體(R0M))，且例如在寬PM〇s區 域102p以及1NM0S區域10211中，其係佈置構成一控制電 10路、一驅動電路之電晶體(諸如一RAM或是R〇m，或是需要 高速運算的類似元件）。 根據該實施例，如同本發明之發明者所進行的測試， 其能夠避免在窄NMOS區域l〇ln與窄PM0S區域1〇1{)的 MOS電晶體中發生b模式失效。由於如此，故其能夠抑制伴 15隨B模式失效所引起的可靠性降低。 在窄NMOS區域101η與窄pm〇S區域l〇lp之MOS電晶 體中，由於閘極之雜質濃度與習用電晶體相比會變得較 低，因此其驅動性能會稍微降低。然而，該性能降低程度 對於半導體裝置整個特徵的影響並不大。如此係因為在窄 20 NM0S區域101n與窄pM〇S區域l〇lp中之MOS電晶體並不 需要具有高驅動性能，而位於寬NMOS區域102η以及寬 PMOS區域1〇2ρ中之MOS電晶體（其需要具有一高驅動性能) 的閘極係摻入足量的雜質。 在上述之實施例中，窄NMOS區域101η與窄PMOS區域 13 1283004

101 p在工作進行之前完全沒有將離子植入多晶碎薄膜$ 内，但是如果最後在閘極6中能夠獲得適當的雜質濃度，則 能夠在工作進行之前將離子植入多晶石夕薄膜5内。實行此離 子植入作業會導致程序步驟與成本增加，但是相對的便能 5 夠進行特徵調整。在此案例中，窄NMOS區域l〇ln與窄 PMOS區域101p中之閘極的雜質濃度較佳係分別設定為寬 NMOS區域102η以及寬PMOS區域102p中之閘極的雜質濃 度的約60%到70%。當比率小於60%時，則會變得難以在窄 NMOS區域101η與窄PMOS區域101p中維持充足的特徵。另 10 一方面，如果比率大於70%，則會變得難以維持高可靠性。 另外，閘極寬度與閘極絕緣薄膜之厚度並沒有限制。 然而，當寬NMOS區域l〇2n以及寬PMOS區域i〇2p之閑極寬 度等於或大於0.5微米時、當窄NM〇s區域1〇ln與窄pM〇l 區域l〇lp的閘極寬度等於或小於〇·5微来時，且/或當閑極絕 I5緣薄膜的厚度係為〇.8奈米到i.5奈米時，便能夠獲得特別突 出的效果。 尺 專利文件1揭露-種提案，其中構成—〇刪電晶體之 - P通道MQS電晶體的難係由未摻碌_鹤構^铁 20 而’如果❹未摻人雜質㈣，難生的空泛層時導 致阻抗增加。料，在專批件丨巾縣朗_ 的問題。 心/又刀囬 專利文件2揭露-種提案，其中使具有相同通道長产愈 通這寬度的兩種電晶體之間的閘極之雜f濃度變=/。、 然而，其並未對於不同通道寬度(對應閘極寬度)之電晶體進 14 1283004 行說明。 專利文件3揭露一種提案，其中使具有不同操作電位的 兩種電晶體之間的閘極之雜質濃度變得不同。然而，其並 未說明閘極寬度與操作電位之間的關係。 5 因此，並不可能從專利文件1到3所說明的技術輕易地 想出本發明。 根據本發明，使得第二閘極之雜質濃度低於第一閘極 的雜質濃度，抑制了 B模式失效的產生，從而能夠獲得高可 靠性之裝置。 10 【圖式簡單說明】 第1圖係為一標繪圖，該圖顯示對於不同閘極寬度之兩 種樣品的TDDB測試結果之傾向； 第2圖係為一標繪圖，該圖顯示對於不同雜質濃度之兩 種樣品的TDDB測試結果之傾向； 15 第3A到3J圖係為俯視平面圖，各圖顯示一種用以製造 根據本發明之一實施例的半導體裝置之方法； 第4A到4J圖係為顯示沿著第3A到3J圖之線I-Ι所取 的剖面圖； 第5 A到5 J圖係為顯示沿著第3 A到3 J圖之線Π - Π所取 20 的剖面圖。 15

1283004 【主要元件符號說明 1···半導體基板 2···元件隔離絕緣薄膜 3p…ρ井 3η···η 井 4···閘極絕緣薄膜 5···多晶石夕薄膜 6…閘極 7ιρ··η型延伸層 7ρ…ρ型延伸層 8…侧壁 9η···η型源/没極擴散層 9ρ…ρ型源/没極擴散層 10…層間絕緣薄膜 11…接觸插頭 12…佈線 21…抗|虫遮罩 22…抗钱遮罩 23…抗钱遮罩 24…抗餘遮罩 25…抗银遮罩 26…抗钱遮罩 31··η型雜質 32···ρ型雜質 33…η型雜質 34···ρ型雜質 35…η型雜質 36···ρ型雜質 101η…窄NMOS區域 102η…寬NMOS區域 101ρ…窄PMOS區域 102p…寬PMOS區域 16

Claims (1)

1283004 十、申請專利範圍： 1. 一種半導體裝置，其包含： 一第一場效應電晶體，其具有一第一閘極，該閘極 係由已經引進雜質之多晶矽所構成；及 5 —第二場效應電晶體，其具有一第二閘極，該閘極 係由已經引進雜質之多晶碎所構成，該弟二場效應電晶 體之閘極寬度係較該第一場效應電晶體的閘極寬度 窄’第二場效應電晶體之傳導類型與該第一場效應電晶 體的傳導類型一致，且該第二閘極中之雜質濃度係低於 10 該第一閘極中的雜質濃度。 2. 如申請專利範圍第1項之半導體裝置，其中該第一與第 二場效應電晶體包含彼此厚度相同的閘極絕緣薄膜。 3. 如申請專利範圍第2項之半導體裝置，其中該閘極絕緣 薄膜的厚度係在0.8奈米到1.5奈米之間。 15 4.如申請專利範圍第1項之半導體裝置，其中該第一場效 應電晶體之閘極寬度係等於或大於〇. 5微米。 5. 如申請專利範圍第1項之半導體裝置，其中該第二場效 應電晶體之閘極寬度係等於或小於0.5微米。 6. 如申請專利範圍第1項之半導體裝置，其中引進該第一 20 與第二間極之雜質係為磷。 7. 如申請專利範圍第1項之半導體裝置，其中該第二閘極 中之雜質濃度係為該第一閘極中的雜質濃度之60%到 70%。 8. 如申請專利範圍第1項之半導體裝置，其中該第二場效 17 1283004 應電晶體係為構成一記憶胞體的元件。 9. -種用以製造半導體裳置之方法，辦置包含 效應電晶體以及-第二場效應電晶體， :: 晶體之閘極寬度係小於第一 每效應电 於弟％效應電晶體的閘極寬 二且_二場效應電晶體之傳導類型效電 曰曰體的傳導類型—致，該方法包含之步驟為： f _導體基板上依序形成H 一多晶矽薄膜；- 丹膀以汉 10 15 20 將首批雜質引進該多晶石夕薄膜之—部分中；· 使該多晶矽薄膜形成Ε安· 批雜質之第-閘極，用二:而形成一已經引進首 成、，土， 用於该弟一场效應電晶體；以及形 電晶體；及 、之弟一閘極，用於該第二場效應 將第二批雜質引進該第-與第二閘極中。: .如申％專利範圍第9項之用以製造一半置 法，其中該閘極絕緣薄腔⑽由…、衣置的方 之間。 彳、々厚度係為〇·8奈米到ι·5奈米 U •如申請專利範圍第9項之用制、生 、 法，坌中哕黛一士^ 用以衣仏一丰導體裝置的方 〇·5微米/ ^應電晶體之閘極寬度係、等於或大於， U•如申請專利範圍第9項 法，其中該第二以I ^造一半導體裝置的方 0.5微米。 ％〜電晶體之閘極寬度係等於或小於 A如申請專利範圍第9項之用以製造-半導體裝置的方 18 -1283004 法，其中該首批與第二批雜質係為磷。 14.如申請專利範圍第9項之用以製造一半導體裝置的方 法，其中該第二閘極中之雜質濃度係為第一閘極中的雜 質濃度之60%到70%。 5 15.如申請專利範圍第9項之用以製造一半導體裝置的方 法，其中該引進首批雜質之步驟包含進行將離子植入該 多晶矽薄膜之一部分中的步驟。 16. 如申請專利範圍第9項之用以製造一半導體裝置的方 法，其中該引進第二批雜質之步驟包含進行將離子植入 10 該第一與第二閘極的步驟。 17. 如申請專利範圍第9項之用以製造一半導體裝置的方 法，其包含形成一包括該第二場效應電晶體之記憶胞體 的步驟。 19