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TWI282165B - Capacitor-less 1T-DRAM cell with schottky source and drain - Google Patents

Capacitor-less 1T-DRAM cell with schottky source and drain Download PDF

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TWI282165B
TWI282165B TW094144228A TW94144228A TWI282165B TW I282165 B TWI282165 B TW I282165B TW 094144228 A TW094144228 A TW 094144228A TW 94144228 A TW94144228 A TW 94144228A TW I282165 B TWI282165 B TW I282165B
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semiconductor layer
memory unit
gate
layer
region
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TW094144228A
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TW200633189A (en
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Chih-Hsin Ko
Hung-Wei Chen
Wen-Chin Lee
Min-Hwa Chi
Chung-Hu Ke
Original Assignee
Taiwan Semiconductor Mfg
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Publication date
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Description

1282165 九、發明說明： 【發明所屬之技術領域】 本發明係《於-義n隨機麵記㈣，特別 特基(Schottky)源極和没極之無電容單一電晶雕說〜疋關於一種具有肖 日日此動恶隨機存取記憶單元。 【先前技術】 嵌入式動態隨機存取記憶體（DRAM)m^_ b (System-On_Chip)時，不論在功能、大小、和并嘗，’、此早日日片 然而，若將-般動態隨機存取記憶單元，例如由單二2備許^優點。 或深溝_ep 叙_麵存取 互補金氧轉輝加嗔財，騎f要5至8鄉相林 導致增加了拠_外成本。慶幸的是，最近發展㈣的無雷 ^ 體之動態隨赫取!_單元躺在欽核核人細_ =曰 因雜積小且=適祕互補金氧半導體製程，相對地具備許多優勢、 該以矽覆絕緣層(silicon-on-insulator; SOI)結構製造之無雷容單一雷曰 體之動態隨機存取記憶體為-具有浮接基體(fl〇ating b吻)之金氧t電二 (MOS transistor) ? 柯用來做紐存碰。大部分的無電容單―電㈣之動義機存取記憶 單元利用碰技離子化後所產生的電流(impact i〇nizati〇n瞻㊁拉)來達成寫入 的動作。若要提高寫入速度，便需增加該電流(impacti〇nizati〇ncurrent)。然 而，提咼該電/瓜所衍生注入閘極介電層(gate dieiectric)之熱載子(h〇t carrier)，會降低此元件之可靠度。 該無電容單一電晶體之動態隨機存取記憶單元（capacitor-less IT DRAM cells)之舄入動作主要是利用閘極感應沒極漏電流(辟 dram leakage eurrent; GIDL current)。請參閱第1爵，該圖係顯示此無電容單 一電晶體之動態隨機存取記憶體為一種矽覆絕緣層所構成之N型金氧半場 0503-A31083TWF/ihhuang 5 1282165 效電晶體(nMOSFET)。源極8和汲極l 〇皆為半導體材料，並分別與閘極(gate electrode)14有所重疊。浮接基體(f[oating b〇dy)6則形成於源極8、汲極1〇、 介電層(dielectric)12和絕緣層(insulator )4之間。邏輯”1”的寫入動作係藉由 於汲極施加小的正汲極偏壓Vd (約〇.2V至0.6V)，以及於閘極施加較大 之負開極偏壓(gatevoltage)Vg (約_3·5ν至]v)來達成。電洞(h〇les)則藉由 償電子(valence electrons)之能帶間穿隧效應(band_t0_band tunneling)而產生 於汲極10與介電層丨2之接觸面。此電洞形成流向浮接基體6之閘極感應 汲極漏電流，使基體6之電位提升至趨近於正汲極電壓在停止供應前 述之閘極偏壓(gate bias)Vj，累積在浮接基體6之電洞會經由順向偏壓之 基體，極接面(f〇簡沾biaSed b〇dy_to儒rce juncti㈣逐漸放電，使基體6 之正電位逐漸降低。因此在持續一段時間後必需再充電。另一方面，〜邏^，，〇，， 的寫入動作縣由負跡電壓Vd(約為Μ.%和低的正閘極電璧 Ά勺為O.dV至IV)來達成。經由順向偏壓之基體_沒極接面，浮接基體6 之電位被拉近纽極電壓％。#停止加偏壓後，因鐘S與源極S或没極 ίο ^ t ^Gunction leakage),,, ^ &M(negative 之電位亦逐漸升高。 該記憶單元之讀取動作則由施予健所形成之通道電流(ch_e C職啦決定’例如:⑽極電壓Vg約為讀而汲極電壓Vd約為撕。 而該，電流值經由基體電位調變(m〇dulated)後之值表示邏輯的^，，或，，『 a前述所論之無電容單—電晶體之__絲記憶單元主要在執行寫 入動作時，會有—些嚴重的缺點。親明如下··第-點，植基於碰撞產生離 會鼓_子，因崎健元件之可靠度，修影響臨界 二二、eS〇 V〇ltage)之穩定度及減少閘極氧化層(gate-oxide)壽命。若要提 :舄入速度，«增加碰娜子化後所產生的電流，如此產生更多的教載 之寫元件之可靠度。第二點，楂基於_她漏電流 且為了在若干奈_故寫人，，丨，，之動作，其閑極偏 0503- A31083 T WF/ihhuang 6 1282165 星必需達到-3.5V。此乃阳择、;隹ΛΑ 、、 電曰I β 不，、互補金氧半導體製程會將閘極感應汲極漏 降至取小，為使閘極感應汲極漏電流增至最大，對益電容輩一兩日麵 之動態隨機存取記情單元而丄# L 衫對#電谷早 σ，頜外的製程是不可或缺的。該額外製程包 的互補金氧半導體製程不相容。第三點，_汲極間之 層約為20Α，且最大可n J 不未㈣製程元件而言，閘極氧化 動作f+m: "" 4賴低於2V。因此，以提高偏《來加速寫入 ==軒恤職ti。雜_驗極_兩_，_厚之 _ 閘極虱化層，造成體積過大。 機^此^要㈣执⑽)及更先賴社«容單—電《之動態隨 祛仔取圮憶體來克服先前技術之缺點。 [發明内容】 電晶體之動態隨機存取記憶 本發明之較佳實齡沒現_種無電容單一 早元及其形成方法。 此無電容單-電晶體之動態隨機存取記憶單元植基於石夕覆絕緣層所構 成之⑽基源極/汲極金氧半場效電晶體(Sch〇ttky s〇職Μ⑽印且 i·夬連寫入動作主要疏據肖特絲障⑽。卿_啦之穿齡入效應 (mg mjeCtl〇n) ϋ基能障高度可經由離子佈植(implanting)來降低。 =此不會產生降低το件可靠度之鋪子，且毋須於雜氧化層施加高電 壓。再者，根縣伽實施觸提之製造方法與鮮簡錄半導 完全相容。
、為Ik致上权目的’本發日出—麵基於穿隧注人效應之射寺基源 和汲極。己L單元包括·—覆於絕緣層(i臟㈣吗i啊)之第一導電型熊 (conductivity (body region)J 功能；-覆於前述半導體層的難介電層；―級前述_介電層的閑極 0503-A31083TWF/ihhuang 7 1282165 (gate electrode); —對在前述閘極兩侧的間隔物；以及在源極區形成的第一 肖_基此卩早接面(Schottky barrier junction)和在基體區另一端汲極區形成的 第二肖特基能障接面，其中第一肖特基能障與第二宵特基能障分別在基體 區與源極/汲極矽化物之間形成。源極和汲極各與閘極有所重疊，此重疊部 分之長度以約大於5A為佳。 另外本赉明於弟一半導體層與源極/沒極麥化物之間形成第 二半導體層，又稱界面層(interfkdal 1啊）。該第二半導體層之源極和沒極 區可為不同導電型態，且最好採斜向佈植(tikimplanting)的方式形成於源極 和汲極區中。另外，為降低肖特基能障高度，與第一半導體層相比，第二 半導體層最好具有較低能帶隙(band gap)及較高掺雜濃度(higher dopani concentrations) ° 另外，本發明提出不同肖特基能障之金屬或金屬矽化物，對電子及電 洞可具有不同肖特基能障高度。藉由調整肖特基能障高度，該記憶單元可 適於不同之應用。 * 該記憶單元之讀取動作則由低的正閘極電壓Vg與汲極電壓間產生 之没極電流Id來決定，而源極電壓Vs保持在〇v。此;及極電流^之大小反 映所儲存之訊號為邏輯，T，或，，〇，，。 本發明之較佳實施例具備許多優點。兹說明如下:第一點，在寫入過程 中，載子穿隧注入並不會產生熱載子，因而增強該元件之可靠度。第二點， 由石夕覆絕緣層所構成具肖特基源極/沒極之金氧半場效電晶體⑽。晰奶 MOSFET on SOI)因可抑制短通道效應(cha騰1 effects)，故獲致較小尺寸， 更適用於未來45奈米㈣及更先進之製程。第三點，該讀基源極級極單 元(Schottky S/D cell)之製法與鮮的互補金氧半導體製程相容。因此傳統之 互補金氧半導體可與此發明之較佳實施例整合在同一晶片上。 【實施方式】 0503-A31083TWF/ihhuang 1282165 為使本發明之上述目的、特徵和優點能更明顯紐，下文 貫％例，並配合所附圖式，作詳細說明如下·· <仁 實施例·· 乂下D兄明根據柄u例所述之具有雜基源極 其製造方法。該製造方法之中間步 巧u冓及 I驟以圖不祝明。接者探討各式不同變化 I乍方式。所$圖舰明之編频被綱標的物皆——對應。 第2圖至第5圖係顯示根據本發明實施例所述製造方法之中間牛驟。 第2圖顯示一種石夕覆絕緣層之結構。絕緣層㈣够4形成减板 (substrate)20 _L 〇 ^^H^(semiconductor)26 24 ± 〇 成眾所周知的石夕覆絕緣層結構。半導體層26之厚度最好約介於域與祕 U拉為低摻雜(lightly doped)濃度。該掺雜物(~她)可為p型或n型。在 較佳^例中、’半導體層％包括石夕化錯。此乃因石夕化錯⑶㈣具有較 小之㈣以’導致較強之穿隧注入效應、對電洞及電子而言肖特基能障較 低(視錯(Ge)所佔之比例而定）、對快速寫入/讀取而言載子遷料 moiety)較高、及較高讀取電流。在其他實施例中，半導體層％可能包括 矽(silicon)、鍺(gemianium)、碳(carb〇n)及其化合物。 第2圖係顯示閘極(gate)結構之形成。閘極介電層(gate dieiectric 先在半‘趾層26上开>成。接著閘極層(gate eiectr〇de ι$^)3〇在閘極介電層 28上形成。前述各層被定義圖案再加以則，以形成閘極％與間極介電^ 28。閘極介電層28可由氧化物、氮化物、或高介電卿叫材料來形成。閘 極最好包$多晶石夕^p〇1ysilic〇n)、金屬石夕化物(㈣如迎咖㈣或金屬。另 外該閘極結晶結構(gate structure)方向與後續形成元件之通道結晶方向均在 110 或 100。 在閘極30上可形成硬光罩(hardmask)(未圖示)以避免閘極30於後續製 私中被佈植。第3圖亦顯示間隔物(spacers)32沿著閘極介電層2&與閘極％ 之政壁形成。為後續源極與汲極肖特基能障之形成步驟及協助降低佈植對 0503-A31083TWF/ihlmang 9 :282165 扮演自_，—) 係顯示佈植區(implant邮。n)38與4g。_基能障係形成於 寸^層⑽。卿，與半導體層間，且肖特基能障高度⑽岭 為轉雜_之鍵，最__肖絲销層處職—相較於半 、=1 具有較低能帶隙及較高捧雜濃度(崎咖㈣之界面層，以降低 姑二月b障之问度同日守肖特基能障高度最好約小於〇·8電子伏特(ev)。佈
，品这/、/0可仗源極與;及極斜向植入接雜物(d〇pan棘形成。分別如源極 "”虎U極上之則5虎所不。執行斜向佈植_祕)並不須使 ^ ^^(mask) 〇 ^®^(interfacial layers)^,f^^ Tj , 3〇〇A 〇 f 4圖所不，佈植區38與4〇係延伸至絕緣層24。而深度t也許會小於半墓 體層26之厚度。使用間隔物32作為植入光罩細_麵㈣，佈植區％ 與40可稍微超過閉極30之邊界’造成閑極3〇與界面層胸間形 Wi之重疊區。 又 第5圖係顯示形成石夕化物區44之步弊。為形成石夕化物層，先在元件上 - ^^.^(cobalt) ^ ^(nickel) . ^(erbium) , ,|(tungsten). • 咖岭鉑或類似物等。然後將該元件退火(職岭以在 别述之金屬層與其下之_恤。謂知)間，形成魏物。魏後，石夕化 物區44以延伸至超過閘極邊緣之寬度％大於約為較佳，以便形成重 疊區。因間極偏麼調變了重疊區中㈣基能障高度及其形狀，故源極娜 與閘極間之重#區改善了寫人巾之載子叫咖化咖如）。I之厚 度最好約小於300Α。 卞 佈植區38與40中之無石夕化部分分別形成薄界面層38，及4〇，。在中能 隙之肖縣能障(mid-gap Schottky barrier)之具有η型界面層之源極將會降 低電子之能障高度及寬度(barrierheight and width),在中能隙之肖特基能障 之具有P型界面層之;及極將會降低電洞之能障高度及_。回到第4圖’ 0503-A31083TWF/ihhuang 10 1282165 健源極端之界面層38可被掺人n型掺雜物，如箭號％所示。位於没極 :之” 4G可破掺人p型絲物，如箭號％所示。，然而，因能障 較低及寬度較薄’使電子及電社持有時馳短。祕有界面掺雜層 (mterfaaal doping layers)38 ^ 40 , 第，图所*石夕化過私隶好耗去源極與没極之石夕，而使石夕化物區44 延伸至絕緣層24。視相_極魏物44之材料而定，肖特基能障在源極石夕 化物44舆半導體層26或38間形成。相同地，肖特基能障在祕魏物44 與半導體層26或4G間形成。絕緣層24、肖特基能障(seh吻㈣㈣、與 閘極介電層28因此將半導體層26 _成浮絲體％，。存有電荷之浮接基 體26’用以表示邏輯狀態的”1”或，，〇，，。 用於對，速及頻餘讀週期(而非電子及電洞之持有侧之需求位居首要 之快速早-電晶體之動態隨機存取記紐(1t_dr施）。
第6圖係顯示在典型之肖特基源極級極金氧半場效電晶體(Schottky S/DM0SFET)中，没極電流Id為閘極電壓％之函數。下列兩種機制皆會蒸 含其中。當Vg大於0V時，汲極電流54主要是因源極之電子穿隧注入效應 而產生’且常被視為η-通道運作(n_channei operati〇n)。當％小於〇v時，
^極電，52主要是因汲極之電洞注入效應而產生，如:間極感應没極漏電 流’且常被視為p-通道運作(p_channel 〇perati〇n)。這些機制被運用在本發明 之較佳實施例之運作中。 由前述步驟形成之肖特基源極/汲極動態隨機存取記憶單元(Schottky S/DDRAM cell)有三種基本操作，即寫入，，〇，，、寫入，，Γ，、及讀取。回到第$ 圖’可藉由施予各偏壓⑼批v〇itages)以達成寫入及讀取動作。寫入”丨，，的動 作係藉由負的閘極偏壓(gate v〇ltage)Vg(如>1V)和源極與汲極電壓為〇V來 達成。電洞藉由穿隧效應(tunneling)從源極與沒極44通過肖特基能障被注 入浮接基體26。在完成寫入”丨，，的動作且將閘>極偏壓(gate v〇kage)乂設定為 0V之後，使得浮接基體電位為正。在讀取動作期間，浮接基體6中被儲存 0503-A31083TWF/ihhuang 11 1282165 電洞日kUv之雜電流Id。此肖特基源極/祕金氧半場效電晶 1 體效應(“崎”細)與傳統之㈣金氧半場效電晶體(P-η細如 MOS卿目似。所儲存之制會經㈣特基接面逐漸漏出。因此 段時間後必需再充電。 ' 寫入，，〇，，的動作則藉由施加正的問極電壓^如W以及於源極句及梓 偏屢^來魏。從源極與難魏物區44，電子藉由穿隧效應通過肖特 土月bMmr接基體26。在完成寫人，，〇，，的動作與設定閘極驗V。回w 之後，使餅接基體電㈣貞。在·動作_，雜基射被儲存之電
^會造成較小之没極電流Id。同樣地，所儲存之電子會經由肖特基接面逐 漸漏出。因此在持續一段時間後必需再充電。 〜 另-寫入之實施例可藉由前例施予不同電壓來達成。寫人”丨，，的動作藉 由負的閘極偏壓Vg(如:-lV)與正的没極電壓Vd，並保持源極電壓I浮接或 接地來達成。制藉由穿隧效應從祕通過肖特基能障被注人浮接基體。 ^完成寫人”1”的動作與設定閘極偏壓Vg回GV之後，使得浮接基體電位為 上寫入，，〇，，的動作藉由正的閘極電壓Vg(如:lv)和正的没極電壓舆保持源 居電壓接地來達成。電子藉由粮效應從祕通過肖縣能障被注入浮接 基體，而且在完成寫入，，〇，，的動作與設定閘極偏塵〇v之後，使得浮接 基體電位為負。 、 讀取動作則由低的正間極電壓Vg與没極電壓Vd(如％與Vd皆約為 〇·5ν)間產生之没極電流ld來決定，而源極電壓Vs保持在。浮接基體電 位會調魏極電流Id。祕電流Id之振歸示所存為”丨”或”『。本發明之 較佳貫施例之-優點為該讀取動作無傳、鶴態隨機存取記㈣所具之破壞 性，故毋需寫回動作。 ^ 為使寫入”1”與，，〇，，的動作等速，其結構可被輯為具有中能隙對稱之宵 特基能障(mid-gap symmetrical Sch〇ttky barrier)。某些因素需被納入設計考 0503-A31083TWF/ihhuang 1282165 f ^寸速寫人1與’G”之絲甚殷。故電子與電洞之肖特基能障為關鍵之設 ，數為此在寫人動作朗，通過電子與電洞之肖縣能障所需之能障 门度，、城要相等。對此需求，有些容緣得之中能隙肖特基能障(遍_卿
Schottky)^## ^ ^^(NiSi) . ^^b^(c〇Si) . ^^^b^(Tisi)## 石夕化物’纽(Ta)、氮化叙(TaN)、及氮化鴒剛等等金屬/金屬氮化物。浮接 ^ 隹亦乂頁低/辰度’以使費米能階(Fenni-level)位於能帶隙(band-gap) 之t間。電子與電洞之持有時間最好等長。從第6圖中kVg曲線是否對稱， 可得知電子與電洞之〉主入㈣㈣⑽)是否等速。 樓之肖特基能障亦可被用以等速寫入”工”與T。有些具非對稱肖特 二:，asy_etncal Schottky bamers)之材料可取得，如··石夕化_(ErSi)之電洞 度為⑽解而電子能障高度為。藉由使騎些材料，電子之 持令夺/植舄入〇之動作亦快。相反地，電洞之持有時間長，寫入”1” t?^f Φ k (asymmetrical barriers)T## j£ a it fj] #^ 入”1”與”0二藉由調整閘極偏壓且慎選其對應％，沒極電流㈣之相似水平 (大小)可由第6圖巾]^曲線之電洞注入側與電子注則 此例中，電子之持有時間…之持有時間Γ 故此種型恶之記憶體適於唯寫”i，，之應用。相同地，石夕化罐网之電洞能障 高度為G.23eV而電子能障高度為嶋V，其電子之持有時縣，故適於唯 寫”〇”之記憶體。 有些肖特基能障材料，如某些具有低電子能障㈣啦金屬及石夕化 物例如·一石夕化卿说2)之電子能障高度(b_r hei㈣為㈣eV。妙 子注入(injection)或寫入，，〇，，之動作快，但寫入”i，，之動作慢。此種型態= fe體適於唯寫”0”之頁面模场agem〇de)應用，其中所有”!，，之位元之浮接美 體毋須被更新即可放電至GV。當然，讀取位元”Q，，與”丨，，之電流差，可能= 於充分寫入位元T與，，i，，之電流差。相反地，若魏離问被使用於源極 與錄之肖特基材料’電洞之肖特基能障約為〇23eV，且此種型態之記憶 13 0503-A31083TWF/ihhuang 1282165 體適於唯寫，T，之頁面模式(page mode)應用。 根據本發明實施例所提出之植基於肖特基源極/汲極金氧半場效電晶體 之無電容單一電晶體之動態隨機存取記憶體具備許多優點。茲說明如下:第 一點’在寫入過程中，載子穿隧注入並不會產生熱載子，因而增強該元件 之可靠度。第二點，由矽覆絕緣層所構成具肖特基源極/汲極之金氧半場效 包曰日脸因可抑制短通道效應(sh〇rt channei effecis)而獲致較小尺寸。故更適 於未來45奈米(nm)及更先進之製程。第三點，該肖特基源極/汲極單元 (Schottky S/D cell)之製法與互補金氧半導體製程相容。因此諸如邏輯運算電 φ 路之傳統互補金氧半導體可與此較佳實施例製造在同一晶片上。此無電容 單-電晶體之動態隨機存取記憶體發明之概念可延伸帛以形成鰭狀場效電 日日to(FmFEI>x具肖特基源極/汲極(Sch〇ttky S/D)之雙閘極金氧半場效電晶 體(double-gate MOSFET) 〇 本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍， 任何熟習此項技藝者，在不脫離本發明之精神和範圍内，當可做些許的审 動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者=
0503-A31083TWF/ihhuaiig 14 1282165 【圖式簡單說明】 為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳 實施例，並配合所附圖式，作詳細說明如下： 第1圖係顯示由矽覆絕緣層結構所形成之傳統單一電晶體之動態隨機 仔取单元(ΐΤ-DRAMcell)之橫截面； 第2圖至第5谓係顯示製造單一電晶體之動態隨機存取記憶單元 (1T-DRAM cell)中間步驟之橫截面； 第6圖係顯示在典型肖特基源極和没極金氧半場效電晶體中，没極電 流為閘極電壓之函數。 【主要元件符號說明】 2、20〜基板； 6、26’〜浮接基體； 10〜没極； 14、30〜閘極層； 28〜閘極介電層； 34〜汲極斜向佈植之方向； 38、40〜佈植區(介面層）； 44〜源極與汲極(石夕化物區）； Τι〜佈植區(介面層)之厚度； Vs〜源極電壓；
Vg〜閘極電壓； 4、24〜絕緣層； 8〜源極； 12〜介電層； 26〜半導體層； 32〜間隔物； 36〜源極斜向佈植之方向； 38’、40’〜薄介面層(無石夕化部分）； (X〜佈植傾斜角； A〜源極與;;及極(碎化物區)之厚度； Vd〜汲極電壓；
Wi〜閘極30與佈植區(介面層)38/4〇間形成重疊區之寬度； Μ〜矽化物區44延伸超過間極30層邊緣之寬度。 0503-A31083TWF/ihhuang

Claims (1)

1282165 十、申請專利範圍： 1.一種記憶單元，包括： -第-半導體層，具有_第_導電型態，形成於_絕緣層上，其中上 述第一半導體層為一基體區； 一閘極介電層，形成於上述第一半導體層上； 一閘極，形成於上述閘極介電層上； 一對間隔物，形成於上述閘極之兩侧；以及 一第一肖特基能障(Schottky barrier)接面，形成於源極區上，以及_第 φ 一肖特基能障接面，形成於位於上述基體區另一端之汲極區上，其中上述 第一肖特基能障接面以及第二肖特基能障接面皆位於上述閘極之下。 2·如申請專利範圍第1項所述之記憶單元，其中在上述基體區之上述第 一導電型態之載子具有一淨濃度，上述淨濃度係由類閘極感應汲極漏電流 以及通過上述第一宵特基能障接面且被侷限在上述第一肖特基能障接面之 > 及極載子所導致。 〇·如申請專利範圍第1項所述之記憶單元，其中上述第一半導體層之厚 度約大於50A。 4·如申請專利範圍第1項所述之記憶單元，其中上述第一半導體層包括 ® 選自石夕(silicon)、鍺(germanium)、碳(carbon)及其化合物之一材料。 5·如申請專利範圍第1項所述之記憶單元，其中上述源極區與汲極區包 括一耐火的金屬或一金屬化合物。 6_如申請專利範圍第5項所述之記憶單元，其中上述源極區與汲極區包 括一金屬矽化物，其主要選自矽化解(ErSi)、矽化鈷(CoSi)、矽化鎳(MSi)、 矽化鈦(TiSi)、矽化鎢(WSi)、矽化鉑(PtSi)及其化合物。 7·如申請專利範圍第1項所述之記憶單元，其中上述第一與第二宵特基 能障之接面高度約小於〇.8eV。 8·如申請專利範圍第1項所述之記憶單元，更包括介於上述源極與上述 0503-A31083TWF/ihhuang 16 1282165 第一半導體層間之一第二半導體層及介於上述汲極與上述第一半導體層間 之一第三半導體層。 9·如申請專利範圍第8項所述之記憶單元，其中上述第二與第三半導體 層包括‘自石夕(silicon)、鍺(germanium)、碳(carbon)及其化合物之一材料。 10•如申請專利範圍第8項所述之記憶單元，其中上述第二半導體層添 加一第二導電型態之摻雜物，而上述第三半導體層添加一第三導電型態之 摻雜物’其中上述摻雜物選自含p-型與η-型材料羣。 11.如申請專利範圍第8項所述之記憶單元，其中上述第二與第三半導 肢層之厚度約小於300Α。 12·如申請專利範圍第丨項所述之記憶單元，其中上述源極區和汲極區 刀別！與上述閘極重疊。 13.如申請專利範圍第12項所述之記憶單元，其中上述重疊區之寬度約 大於5Α。 、又、 、」4·如申請專利範_丨項所述之記憶單元，其中在上述源極區與上述 u之間具$ —通道，而上述通道之結晶方向為或工⑻。 15·—種記憶單元，包括：
一弟-半導體層，具有_第_導電型態，形成於_絕緣層上，盆 述第一半導體層為一基體區； 八 閘邊介電層，形成於上述半導體層上； 一閘極，形成於上述閘極介電層上，· 一制_，形成於上述_之_ ;以及 •第二肖特基能障 第肖特基能障接面，形成於一源極區上，以2 接面，形成於上述基體區另_叙__區上； 度約1=_和〉_分別互與_所重疊，且此重疊部分之寬 其中上述第-肖特基能障接面與—第二半導體層相鄰，而上述第二肖 0503-A31083TWF/ihhuang 17 1282165 特基能障接面與一第三半導體層相鄰。 16·如申請專利範圍第15項所述之記憶單元，其中上述第一半導體層之 厚度約大於50人。 17. 如申請專利範圍第15項所述之記憶單元，其中上述源極與汲極區包 括一金屬矽化物，其主要選自矽化铒(ErSi)、矽化鈷(c〇Si)、矽化鎳(MSi)、 石夕化鈦(Tisi)、矽化鶴(WSi)、梦化叙(PtSi)及其化合物。 18. 如申請專利範圍第15項所述之記憶單元，其中上述第一與第二肖特 基能障之接面能障高度約小於〇.8eV。 19·如申請專利範圍第15項所述之記憶單元，其中上述第二半導體層添 加一第二導電·之摻雜物，社述第三半導體層添加-第三導電型態之 才冬、‘物，其中上述摻雜物選自含p型與n_型材料羣。 20·如申請專利範圍第15項所述之記憶單元，其中上述第二與第三半導 體層之厚度約小於3〇〇A。 ^ 一 Ι Ν 21·—種形成一記憶單元之方法，包括： 火七、第丁導體層，具有一第一導電型態，形成於一絕緣層上，其 中上述第一半導體層為一基體區； 开>成一閘極介電層，覆於上述半導體層上； 形成一閘極，覆於上述閘極介電層上； 形成一對間隔物，在上述閘極之兩侧； 。形j在i極區之—第_肖特基能障接面與在上述基體區另—端没極 品第肖才寸基月匕~接面’此二肖特基能障皆位於上述閘極々下；以及 、.在上述基體區形成上述第一導電型態之载子淨濃度，且上述淨濃度由 類閘極感應沒極漏電流所導致。 二2·如中請軸_21項所述之形成—記憶單元之方法，更包括形成 第=半《層與-第二半導體層之步驟，其巾上述第二半導體層盘上述 第-肖特基能障接面相鄰，而上述第三半導體層與上述第二肖特基能障接 0503-A31083TWF/ihhuang 18 1282165 面相鄰 如法，其中形成上 :上速源極端斜向植入一第二型掺雜物至上述閑極之下；以及 攸上达及極端斜向植入_第三型掺雜物至上述間極之下。 24·如申請專利範㈣23項所述之形成-記憶單元之方法，其中上述第 -半導體層佈植-第二導電型態之摻雜物，而上述第三半導體層佈植一第 二導電型態之掺雜物，其中上述摻雜物選自含p•型與n_型材料羣。
•如申4專利範圍帛21項所述之形成一記憶單元之方法，其中上述源 極區與汲極區包括一耐火的金屬或一金屬化合物。 上26·如申請專利範圍第21項所述之形成—記憶單元之方法，其中上述源 極與汲極區包括一金屬矽化物，其主要選自矽化铒(ErSi)、矽化鈷(c〇si)、 矽化鎳(NiSi)、矽化鈦(TiSi)、矽化鎢(wsi)、矽化鉑(ptSi)及其化合物。
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