TWI278102B

TWI278102B - Self-aligned split-gate NAND flash memory and fabrication process

Info

Publication number: TWI278102B
Application number: TW094106129A
Authority: TW
Inventors: Chiou-Feng Chen; Caleb Yu-Sheng Cho; Ming-Jer Chen; Der-Tsyr Fan; Prateep Tuntasood
Original assignee: Actrans System Inc Usa
Priority date: 2004-03-17
Filing date: 2005-03-01
Publication date: 2007-04-01
Also published as: US7217621B2; US20050207225A1; CN1670961A; US20060068529A1; US6992929B2; CN100481464C; TW200541061A

Description

1278102 (1) 九、發明說明【發明所屬之技術領域】本發明係有關半導體記憶體裝置，尤指自行對準的分離閘極NAND快閃記憶體及其製造方法。【先前技術】非揮發性記憶體目前可供使用於幾種形式，包含電氣 φ 可編程唯讀記憶體（EPROM)，電氣可拭除可編程唯讀記憶體（EEPROM)，及快閃EEPROM，快閃記憶體已經被廣泛使用於裝置（例如，記憶卡、個人數位助理（PDA’s)、蜂巢式電話、及MP3播放器）中的高容量資料儲存。這樣的應用需要高密度記憶體，連同較小的單元尺寸和降低的製造成本。 NOR-類型堆疊-閘極快閃記憶體單元典型上具有一位元線接點、一源極區域、一浮動閘極、及一控制閘極，且 φ 控制閘極係直接位於浮動閘極的上方，如此之單元的相對尺寸使得它們無法被使用於非常高密度資料儲存應用中。在具有一序列串聯連接在位元線與源極線間之堆疊-閘極快閃記憶體單元的NAND快閃記憶體陣列中，單元尺寸較小，這種陣列被例舉於圖1中且被詳細敘述於美國專利第4,95 9,8 1 2及5,05 0，125號案中，在此陣列中，堆疊-閘極記億體單元2 1被串聯連接在位元線22與源極線23之間’ 該等單元被形成於N-型或P-型矽之基板26中的P-井24中，各單元具有一由導電材料（例如，多晶矽）所製造之浮動 -5 - (2) (2)1278102 閘極2 7及一由導電材料（例如，多晶矽或多晶矽化物 (polycide)所製造之控制閘極28，控制閘極係位於浮動閘極的上方，且和浮動閘極垂直對準。兩個選擇閘極2 9被包含在此陣列中，一個靠近位元線接點3 2，且一個靠近源極擴散2 3。擴散3 3被形成在堆疊閘極之間的基板中，以及在堆疊閘極與選擇閘極之間，以用作記憶體單兀中之電晶體用的源極和汲極區域，位元線2 2 、源極擴散23、及擴散33被掺雜有N-型掺雜劑。爲了拭除記憶體單元，約20伏之正電壓被施加於P-井與控制閘極之間，其致使電子從浮動閘極穿隧到它們下方的通道區域，因此，浮動閘極變成正向充電，且堆疊-閘極單元的臨界電壓變成負的。爲了編程記憶體單元，控制閘極被偏壓到相對於P-井爲約正20伏之位準。當電子從通道區域穿隧到浮動閘極時，浮動閘極被負向充電，且堆疊-閘極單元的臨界電壓變成正的。藉由改變堆疊-閘極單元的臨界電壓，當零電壓在讀操作期間被施加於控制閘極時，在堆疊-閘極單元下方之通道能夠係在非導通狀態（邏輯”〇”）或導通狀態（邏輯”1”）中。但是，髓著製造程序進展朝向更小的幾何圖形，例如，幾十毫微米，難以形成高電壓耦合比率，其對編程及拭除操作而言係足夠的，而同時保持小的單元尺寸，且符合嚴苛的可靠度要求（例如，1 0年的資料保持），及故障之間的1，000,000次循環操作。 (3) 1278102 【發明內容】一般，本發明之目的在於提供一新且改良之置及其製造方法。本發明之另一目的在於提供克服習知技術之點之上面特徵的半導體裝置及其製造方法。依據本發明，藉由提供自行對準的分離閘極閃記憶體單元陣列及其製造方法來達成這些及其其中，自行對準的分離閘極單元之列被形成在基區域中的位元線擴散與共同的源極擴散之間，各被堆疊且彼此自行對準的控制及浮動閘極，以及極分離且自行對準的拭除及選擇閘極，且在各列選擇閘極局部和位元線及源極擴散重疊。在拭除之通道區域被重度掺雜以減少位元線與源極擴散的電阻，且浮動閘極被其他閘極以提供從其他閘浮動閘極之顯著提高的高電壓如此之方式所包圍被偏壓而使得該陣列中之所有的記憶體單元能夠除，而同時編程係可位元選擇的。【實施方式】如同圖2及圖3所例舉的，記憶體包含一陣列極NAND快閃記憶體單元36，各單元36具有一浮及一控制閘極3 8，連同控制閘極係位於浮動閘極且和浮動閘極垂直對準。浮動閘極係相對地薄，且係由導電材料（例半導體裝限制及缺 NAND 快他目的，板之主動單元具有和堆疊閘之兩端的閘極下方間之通道極耦合至，該陣列被同時拭之分離閘動閘極3 7 的上方，如，多晶 -7- (4) 1278102 矽或非晶矽）所製造，具有100A到1 000A之等級的較佳厚度，薄的閘極絕緣體4 0，典型上爲熱氧化物，係位於浮動閘極之間且在基板之下。控制閘極在水平尺寸上比浮動閘極還窄，且在垂直尺寸上比浮動閘極還厚，連同浮動閘極的邊緣部分橫向延伸超過控制閘極的邊緣部分，控制閘極係由導電材料（例如，掺雜之多晶矽或多晶矽化物）所製造的，且各控制閘極 φ 係藉由在浮動閘極下方的電介質膜42而和浮動閘極絕緣，該膜可以是純的氧化物或者氧化物、氮化物及氧化物 (ΟΝΟ)的組合，並且在目前的較佳實施例中，其包含一層氮化物在兩層的氧化物之間。拭除閘極43及選擇閘極44係交替配置在堆疊-閘極單元36之間，且額外的選擇閘極44a，44b係相鄰於在此群之兩端的單元，這些閘極係由導電材料（例如，掺雜之多晶矽或多晶矽化物）所製造的，並且和相鄰之控制閘極及 φ 浮動閘極自行對準，且與它們平行，連同厚的電介質膜4 7 使它們和相鄰之控制閘極分開，且薄的隧道氧化物48使它們和浮動閘極分開，電介質膜和隧道氧化物兩者能夠是純的熱氧化物或者熱氧化物、CVD氧化物及CVD氮化物的組合。擴散區域49、位元線擴散50、及共同源極擴散5 1被形成於基板41之上層部分中的P·型井52中，且係掺雜有N-型材料。擴散區域49係直接位於拭除閘極的下方，且位元線擴散5 0係局部被陣列之一端處的選擇閘極4 4 a所重疊， (5) 1278102 共同源極擴散區域5 1係局部被陣列之另一端處的選擇閘極 44b所重疊，且被此陣列之單元和被相同類型之另一陣列 (未顯示出）所共有。拭除閘極43及選擇閘極44係藉由閘極氧化物53而和擴散區域及基板分開，且選擇閘極44a，44b係藉由閘極氧化物5 4而和基板分開，氧化物層5 3及5 4能夠是純的熱氧化物或者熱氧化物和CVD氧化物的組合。 Φ 在此實施例中，拭除路徑係經由隧道氧化物48而被形成在浮動閘極的側壁39與相鄰的拭除閘極43和選擇閘極44 ，44a，44b 之間。如圖3所例舉，隔離區域5 6被形成在諸列的單元之間，且控制閘極38橫跨於浮動閘極37及隔離區域上，拭除閘極43和選擇閘極44，44a，44b係平行於控制閘極，位元線5 7係垂直於那些閘極，且橫跨於個別列中的位元線接點、閘極、及共同源極區域上。 • 在拭除閘極下方之N +擴散49顯著地減少位元線擴散 5 0與共同源極擴散51間之通道區域的電阻。結果，位元線和共同源極電壓能夠沿著通道而通到所選擇的單元，且具有較少的壓降。這讓結構的長度及各列中之單元的數目能夠實質上大於裝置中的長度及數目，而沒有N +擴散，例如，3 2個單元對1 6個。圖2及圖3中之記憶體單元陣列能夠藉由圖4 A到4H所例舉之程序來予以製造。在此程序中，在被例舉爲包括形成有P-型井52於其中之P-型基板41的單晶矽基板上，氧 (6) (6)1278102 化物層5 8被熱生長到約7 〇 A到1 5 0人的厚度。替換地，如果需要的話，N -型井能夠被形成在P -型基板中，而在此情況中，P-型井被形成在N-型井中。多晶砂或非晶砍（poly-1)之導電層59被沉積於熱氧化物上到100A到1000A之等級的厚度，並且電介質層61(多晶間電介質）被形成在矽上，此矽最好係掺雜有磷、砷或硼到每cm3有1〇”到l〇2G之等級的程度，並且隨後被蝕刻以形成浮動閘極3 7。掺濰在矽的沉積期間能夠被完成於原位置處，或藉由離子植入而直接到矽中，或者經過在其上方的電介質6 1。多晶間電介質可以是純的氧化物或者氧化物、氮化物及氧化物（ΟΝΟ)的組合，並且在所例舉的實施例中，其包含一層具有30-100Α等級之厚度的下層氧化物層、一層具有6 0-3 00Α等級之厚度的中間氮化物層、及一層具有30-100Α等級之厚度的上層氧化物層。第二多晶砂層62(poly-2)被沉積於電介質層61上，並且隨後被蝕刻以形成控制閘極38，此層具有1 5 00A-3 000A 之等級的厚度，且係掺雜有磷、砷或硼到每cm3有102()到 1021之等級的程度。具有3 00A- 1 000A等級之厚度的CVD氧化物或氮化物層63被沉積於p〇Iy-2層上，且係用作遮罩以防止p〇iy-2材料在後續的乾式鈾刻步驟期間被蝕刻掉。微影遮罩6 5被形成在層6 3上以界定控制閘極，並且該層之未被遮蔽的部分和P 〇 1 y - 2層被各向異性地蝕刻掉，僅 -10- (7) (7)1278102 留下poly-2之形成控制閘極的部分，如圖4B所例舉的。光阻然後被剝離，且氧化物層47被熱生長於控制閘極的側壁上到200A-700A之等級的厚度，如圖4C所示。使用氧化物47做爲遮罩，多晶間電介質61之露出部分和poly-l層59之底層部分被各向異性地蝕刻掉，且僅一薄的氧化物層5 8被留在閘極間之基板的表面上。微影遮罩66被形成來界定擴散區域49在每隔一對的堆疊-閘極記憶體單元3 6之間，如圖4D所例舉的。擴散區域 49然後藉由離子植入，使用例如P31或As75之掺雜劑而被形成在那些閘極之間的基板中。在離子植入之後，光阻被剝離，且另一熱氧化被實施，其建立隧道氧化物48、熱氧化物53、及閘極氧化物54 ’ 如圖4E所示。隧道氧化物48因此被建立到100 A-200 A之等級的厚度，且閘極氧化物54被建立到100A-3 00A之等級的厚度。爲了改善氧化物膜的品質和減少浮動閘極與選擇及拭除閘極之間的擾動，約5 〇 A - 2 0 0 A之薄的C V D氧化物能夠在熱氧化之前或之後被沉積。由於這些處理步驟的結果’各控制閘極被自動對準於在其下方之浮動閘極，控制閘極係比浮動閘極還窄’且浮動閘極的邊緣部分橫向延伸超過控制閘極的邊緣部分。在熱氧化之後，導電層（ρ ο 1 y - 3 ) 6 4被沉積在整個晶圓上，如圖4 E所示。此層典型上爲經掺雜之多晶矽或多晶矽化物，且其被沉積到1 5 0 0人-4 0 0 0 A之等級的厚度。 -11 - (8) (8)1278102 poly-3層然後被各向異性地蝕刻，僅留下形成拭除榍極43和選擇閘極44，44a，44b的部分，如圖4F所例舉的。因爲以此方式來予以形成，所以拭除閘極和選擇閘極和控制閘極自行對準，且與控制閘極平行。 N-型掺雜劑（例如，P31或As75)被植入於P-型并52中 ’以形成位元線擴散50及共同源極擴散51，如圖4G所例舉的，且在選擇閘極44下方之P-型井52的部分72被使用做爲那些閘極用的通道。之後，例如磷矽酸鹽玻璃（P S G)或硼磷矽酸鹽玻璃 (BPSG)之玻璃材料被沉積在整個晶圓上，然後被蝕刻以形成位元線接點46用的井。最後，金屬層被沉積在玻璃上，且被圖案化以形成位元線5 7及位元線接點4 6。記憶體單元陣列的操作及使用能夠參照圖5A-5D來予以敘述，而在圖5A-5D中，用於拭除（ERS)、編程（PGM) 、及讀（RD)操作之代表性偏壓被顯示緊接於陣列的終端。在圖5A-5C的例子中，所選擇的記憶體單元爲Cln，其係位於位元線BLn和控制閘極CGi的交點處，在圖5D的例子中，所選擇的記憶體單元爲C! n，所選擇的記憶體單元爲C2n，其係位於位元線BLn和控制閘極CG2的交點處，所選擇的單元被圈起來以便於定位置，所有其他的記憶體單元在PGM及RD操作期間並未被選擇。對於陣列中的所有單元來說，在拭除操作期間，電子被強迫而同時從浮動閘極穿隧到鄰近的拭除閘極和選擇閘極，留下正的浮動閘極被正向充電。當跨在隧道氧化物上 -12 - 1278102 Ο) 的電場係多於約l〇7 V/cm時，Fowler-Nordheim穿隧變得顯著，且具有足夠能量之電子能夠從陰極電極（浮動閘極）穿隧到陽極電極（拭除閘極和選擇閘極）。拭除能夠使用兩個偏壓條件的任一者來予以完成。在第一拭除模式中，記憶體單元的控制閘極被偏壓於-7到-12伏，選擇閘極SG〇到SG16及拭除閘極EG〇-EG15被偏壓於3-7伏，且位元線和共同源極係浮動的。在第二拭除模式中，控制閘極被偏壓於0伏，選擇閘極SG〇到SG16及拭除閘極；〇(^£〇15被偏壓於9-12伏，？-型井52被偏壓於0伏，且位元線和共同源極係浮動的。有了這些偏壓條件，大部分在控制閘極與選擇閘極或拭除閘極之間的壓差出現在跨於包圍浮動閘極之側壁的隧道氧化物上，對於陣列中的所有單元來說，其觸發 Fowler-Nordheim穿隧，且電子從浮動閘極穿隧到相鄰的選擇閘極和拭除閘極。隨著浮動閘極變得更正向充電，記憶體單元的臨界電壓（其最好係在-2到-5伏的範圍中）變得更低。當控制閘極被偏.壓於〇伏時，這導致通道中之反轉層在浮動閘極之下，因此，記憶體單元在拭除操作之後進入導電狀態（邏輯，，1，，）。在未被選擇的陣列中，控制閘極及拭除閘極被偏壓於〇伏，且在拭除操作期間沒有170〜】61*-N 〇 r d h e i m 穿隧。在圖5A所示之編程模式中，所選擇之記憶體單元Cln 的控制閘極偏壓到15-18伏之位準；5-8伏被施加於選擇閘極SG〇到SG15; 0伏被施加於拭除閘極£0〇4015及 -13- (10) (10)1278102 選擇閘極SG16 ;位元線BLn係維持在0伏；且共同源極被偏壓於0伏。有了這些偏壓條件，大部分的所施加電壓出現在跨於浮動閘極下方之閘極氧化物上，其導致Fowler-No rdheim 穿隧，且電子從通道區域遷移到浮動閘極。在編程操作的結束時，浮動閘極被負向充電，且記憶體單元的臨界電壓（其最好係在1-3伏的範圍中）變得更高。因此，當控制閘極在讀操作期間被偏壓於〇伏時，記憶體單元被關閉。在編程操作之後，記憶體單元進入非導電狀態（邏輯”0”）。在未被選擇的記憶體單元Cln(n-u及Cln(n + 1)中，其和所選擇之單元Cln共有相同的控制閘極CG!，位元線（BLn-!和BLn + 1)被偏壓於5-8伏，且控制閘極被偏壓於15-18伏。這在那些單元中導致Fowler-Nordheim穿隨，且浮動閘極電荷保持不改變。在其他未被選擇的記憶體單元CGn及 (：2„中，位元線81^係維持在0伏，且6-9伏被施加於控制閘極（CG〇及 CG2)，這也使 Fowler-Nordheim穿隧達最小，且那些單元中之浮動閘極上的電荷也不改變。用於編程模式之另一組的偏壓條件被例舉於圖5 B中。在此例中，所選擇之單元Cni在控制閘極被偏壓以10-13伏，0-3伏被施加於選擇閘極30〇到30】5;0或-5 伏被施加於拭除閘極EGQ-EG15 ; -5伏被施加於選擇閘極 SG16 ;位元線BLn及P-井52 ;且共同源極CS被偏壓於0 伏。有了以此方式來予以偏壓之單元，大部分的所施加電壓出現在跨於浮動閘極下方之閘極氧化物上，其導致 -14- (11) (11)1278102

Fowler-Nordheim穿隧，且電子從通道區域遷移到浮動閘極。圖5 C例舉一組具有熱電子噴射之用於編程模式的偏壓條件，此等偏壓條件係用於具有奇數索引編號之控制閘極（例如，CGi，CG3，CG5)上的所選擇記憶體單元。對於圖5 C中之所選擇的單元C ! n來說，1 〇-1 2伏被施加於控制閘極CG】；4-8伏被施加於選擇閘極SG〇及SG2到SGI6 ; 0 伏被施加於拭除閘極EG〇-EG15 ; 4-8伏被施加於所選擇之位元線31^;7-9伏被施加於在和所選擇單元（例如，匚〇11， C2n，及C31 n)相同之位元線方向上之其他記憶體單元的控制閘極；且未被選擇的位元線（例如，BLn^和BLI1 + 1)及共同源極CS係維持在0伏。施加於剛好和所選擇之單元（在此例中爲Cln)相鄰之選擇閘極（在此例中爲SG】）的電壓能夠被偏壓於1 -2伏的範圍中。·有了這些偏壓條件，諸單元和選擇電晶體被打開。大部分在共同源極C S與位元線B Ln之間的電壓出現在跨於選擇閘極SG!與所選擇單元Cln之浮動閘極間的中間通道區域上，導致在該區域中之高的橫向電場。除此之外，因爲浮動閘極係自位元線BLn及控制閘極CG!而被連接至高電壓，所以強的垂直電場被建立在選擇閘極和浮動閘極的分離點附近。當電子在編程操作期間從共同源極流動至位元線時，一些通道電子被橫向電場所加速，而一些熱電子係”熱”到足以超過通道與氧化物之間的能量障壁高度（約3 . 1 eV)，且它們將由於浮動閘極氧化物中的垂直電 -15- (12) (12)1278102 場而被噴射入浮動閘極中及收集於浮動閘極上，噴射點係在選擇閘極和浮動閘極的分離點附近。在編程操作結束時’浮動閘極被負向充電，且記憶體單元的臨界電壓（其最好係在1 - 3伏的範圍中）變得更高。因此，當控制閘極在讀操作期間被偏壓於0伏時，記憶體單元被關閉。在編程操作之後，記憶體單元進入非導電狀態（邏輯”〇”）。在未被選擇的記憶體單元c1(n + I)中，其和所選擇之單元CIn共有相同的控制閘極，位元線（BLnd和 B L n + 1)被偏壓於0伏；選擇閘極S G 1係在1 - 2伏；且控制閘極CG !係在1 0- 1 2伏。位元線與共同源極之間的橫向壓降爲〇伏，且在單元（^卜^及C1(n+1)中沒有中間通道熱載子噴射。因爲電子從鄰近的拭除閘極通道（在EG〇和EG!之下 )流到單元通道，所以在未被選擇的記憶體單元中（例如，匕⑼…及C1(n + n)沒有中間通道熱載子噴射。在位元線BLn 及選擇閘極SGI61，單元C31被偏壓以4-8伏，且4-8伏被施加於控制閘極CG3!，其使中間通道熱載子噴射達最小 ’且浮動閘極電荷未改變。在讀操作模式中，所選擇之記憶體單元C ! n的控制閘極CG!和共同源極CS被偏壓於0伏；1-3伏被施加於位元線BLn ;且Vcc及0伏分別被施加於選擇閘極（SGg-SG16)和拭除閘極（EGQ-EG15)。位元線方向上之未被選擇的記憶體單元（例如，CQn及C2l〇係藉由將5-8伏施加於它們的控制閘極而被打開，當拭除閘極被拭除時，因爲所選擇之單元 -16- (13) (13)1278102 的通道被打開，所以讀操作顯示導通狀態，這也是在相同的位元線方向上之其他單元及選擇電晶體中的情況。因此，藉由感測放大器而回到邏輯” 1”。當記憶體單元被編程時，因爲所選擇之單元的通道被關閉，所以此讀操作顯示非導通狀態，且因此感測放大器回到邏輯”0”。在未被選擇的記憶體單元 Cun.D及C1(n + ])中，位元線（BLn-dl] BLn+1)和共同源極CS兩者皆被偏壓於〇伏，並且沒有電流流動於位元線與共同源極節點之間。圖5 D例舉利用熱電子噴射之用於編程模式的另一組偏壓條件，此等偏壓條件係用於具有偶數索引編號之控制閘極（例如，CG〇，CG2，CG4)上的所選擇記憶體單元。介於此圖形與圖5 C之偏壓條件間的主要差異在於位元線電壓和共同源極電壓被交換於編程模式中，對於圖5 D中之所選擇的單元C2n來說，10-12伏被施加於控制閘極CG2; 4-8伏被施加於選擇閘極SG〇及SG2-SG16; 0伏被施加於拭除閘極EG〇-EG15及所選擇之位元線BLn; 4-8伏被施加於共同源極CS ; 7-9伏被施加於在和所選擇單元（例如，C0n ，Cln，及C31n)相同之位元線方向上之其他記憶體單元的控制閘極；且未被選擇的位元線（例如，81^.1和BLn + 1)被偏壓於3伏。有了這些條件，諸單元和選擇電晶體被打開，且施加於和所選擇之單元相鄰之選擇閘極（在此例中爲 S G !)的電壓能夠被偏壓於1 - 2伏的範圍中。大部分在共同源極CS與位元線BLn之間的電壓出現在跨於選擇閘極SG!與所選擇單元C2n之浮動閘極間的中 -17- (14) 1278102 間通道區域上，導致在該區域中之高的橫向電場。除此之外’因爲浮動閘極係自位元線BLn及控制閘極CG2而被連接至高電壓，所以強的垂直電場被建立在選擇閘極和浮動閘極的分離點附近。當電子在編程期間從位元線流動至共同源極時’ 一些通道電子被橫向電場所加速，而一些熱電子係”熱”到足以超過通道與氧化物之間的能量障壁高度（約3 · 1 e V )’且它們將藉由浮動-閘極氧化物中的垂直電場 • 而被噴射入浮動閘極中及收集於浮動閘極上，噴射點係在選擇閘極和浮動閘極的分離點附近。在編程操作結束時，浮動閘極被負向充電，且記憶體單兀的臨界電壓（其最好係在1 - 3伏的範圍中）變得更高。因此’當控制閘極在讀操作期間被偏壓於〇伏時，記憶體單元被關閉。在編程操作之後，記憶體單元進入非導電狀態（邏輯”〇”）。對於未被選擇的記憶體單元Cwn.D及C2(n+1)來說，其 • 和所選擇之單元C 2 η共有相同的控制閘極，位元線（B L η - 1 和BLn+i)被偏壓於3伏，選擇閘極SG!係在1-2伏，且控制閘極 CG!係在10-12伏。因此，選擇電晶體 s1(n.u及 S】（η + 1 )被關閉’且在單元C 2 ( n · !)及c 2 ( n + i )中沒有中間通道熱載子噴射。在所選擇之位元線中的未被選擇記憶體單元 (例如’ C〇n’ Cin，及C3in)中’沒有熱載子噴射。在單元 C 1 η及C 3 ! n中，電子從鄰近的拭除閘極通道（在E G G和E G ! 之下）流到單元通道，且沒有中間通道熱電子噴射。在共同源極C S及選擇閘極s G 〇兩者上，單元C ο n被偏壓以4 - 8 -18- (15) (15)1278102 伏，且7 - 9伏被施加於控制閘極c G 〇 ’其使中間通道熱載子噴射達最小，且浮動閘極電荷未改變。在讀操作模式中’圖5 D中之偏壓條件係和圖5 C中之偏壓條件相同，所選擇之記憶體單元C2n的控制閘極和共同源極係維持在〇伏；I-3伏被施加於位元線；且Vcc及0 伏分別被施加於選擇閘極（SG〇-SGi6)和拭除閘極（£〇〇-E G ! 5)。位元線方向上之未被選擇的記億體單元（例如’ C0n及Cln)係藉由將5-8伏施加於它們的控制閘極而被打開，當記億體單元被拭除時，因爲所選擇之單元的通道被打開，所以讀操作顯示導通狀態，並且這也是在相同的位兀線方向上之其他單元及選擇電晶體中的情況。因此，藉由感測放大器而回到邏輯” 1 ”。當記憶體單元被編程時，因爲所選擇之單元的通道被關閉，所以此讀操作顯示非導通狀態，且因此感測放大器回到邏輯”〇”。在未被選擇的記憶體單元及C2(n+I)中，位元線和共同源極節點兩者皆被偏壓於〇伏，並且沒有電流流動於位元線與共同源極節點之間。圖6-7之實施例通常類似於圖2-3之實施例，除了在此實施例中，浮動閘極3 7實質上較厚，且沒有相對尖銳之倒圓的稜邊以外。控制閘極3 8橫跨於它們之間的浮動閘極3 7 及隔離區域56上，拭除閘極43和選擇閘極44，44a，44b 延伸在垂直於列的方向上，且係平行於控制閘極，位元線 5 7係垂直於拭除、選擇及控制閘極，且橫跨於在陣列之各列中的位元線接點4 6、拭除閘極、選擇閘極及控制閘極3 8 -19- (16) (16)1278102 上。拭除路徑係經由隧道氧化物40而從浮動閘極延伸到其下的通道區域。製造圖6-7之實施例的較佳程序被例舉於圖8A-8E中。在此程序中，在所例舉之實施例中係呈形成有P -型井 5 2於其中之P -型基板4 1之形式的單晶矽基板上，氧化物層40被熱生長到約60A到120A的厚度。替換地，如果需要的話，N-型井能夠被形成在P-型基板中，而在該情況中，P-型井將被形成在N-型井中。多晶矽或非晶矽（poly-1)之導電層62被沉積於熱氧化物上到3 00A到1 5 00A之等級的厚度，並且多晶間電介質層4 2被形成在矽上，此砂最好係摻雜有磷、砷或硼到每 cm3有10 17到10 2()之等級的程度。掺雜在矽的沉積期間能夠被完成於原位置處，或藉由離子植入而直接到矽中，或者 :經過在其上方的電介質42。多晶間電介質可以是純的氧化物或者氧化物、氮化物及氧化物（ΟΝ Ο )的組合，並且在所例舉的實施例中，其包含一層具有3 0- 1 00A等級之厚度的下層氧化物層、一層具有60-200A等級之厚度的中間氮化物層、及一層具有30-1 〇〇A等級之厚度的上層氧化物層。第二層多晶矽層63(poly-2)被沉積於電介質層42上，此層具有1 5 00A-3 5 00A之等級的厚度，且係掺雜有磷、砷或硼到每cm3有1〇2()到1〇21之等級的程度。具有3 00A-1 000人等級之厚度的CVD氧化物或氮化物層66被沉積於 P 0 1 y - 2層上，且被用作遮罩以防止ρ ο 1 y - 2材料在後續的乾式蝕刻步驟期間被鈾刻掉。 -20- (17) (17)1278102 微影遮罩67被形成在層66上以界定控制閘極，並且該層之未被遮蔽的部分和P 0 1 y - 2層6 3被各向異性地蝕刻掉，僅留下poly-2之形成控制閘極38的部分。多晶間電介質42 之露出部分和poly-1層62之底層部分然後被各向異性地蝕刻掉，以形成浮動閘極3 7，如圖8B所例舉的。之後，擴散區域49然後藉由離子植入，使用例如P31或As75之掺雜劑而被形成在堆疊閘極之間的基板中。在離子植入之後，電介質47被形成在控制及浮動閘極的側壁上，且導電（p〇ly-3)層59被沉積在整個晶圓上，如圖8C所示。此電介質可以是純的氧化物或者氧化物、氮化物及氧化物（ΟΝΟ)的組合，並且在所例舉的實施例中，其包含一層具有3 0- 1 0 0Α等級之厚度的下層氧化物層、一層具有60-3 00Α等級之厚度的中間氮化物層、及一層具有3 0- 1 0 0Α等級之厚度的上層氧化物層。p〇ly-3層典型上爲經掺雜之多晶矽或多晶矽化物，且被沉積到1 5 00 A-3 000A之等級的厚度。 P〇ly-3層然後被各向異性地蝕刻，以形成拭除閘極43 和選擇閘極4 4，4 4 a，4 4 b，如圖8 D所例舉的。因爲以此方式來予以形成，所以拭除閘極和選擇閘極和控制閘極自行對準，且與控制閘極平行。N-型掺雜劑（例如，P31或 A s 7 5)被植入於P -型井5 2中，以形成位元線擴散5 0及共同源極擴散5 1。之後，例如磷矽酸鹽玻璃（PSG)或硼磷矽酸鹽玻璃 (BPSG)之玻璃材料被沉積在整個晶圓上，然後被蝕刻以形 -21 > (18) 1278102 成位元線接點4 6用的井，如圖8 E所示。最後，金屬層被沉積在玻璃上，且被圖案化以形成位元線57及位元線接點 46 ° 圖6-7之實施例的操作通常類似於圖2-3之實施例的操作，並且用於拭除（ERS)、編程（PGM)、及讀（RD)操作之代表性偏壓被顯示緊接於圖9 A - 9 B中之陣列的終端。在此例中，記憶體單元C】n再度被選擇，此單元係位於控制閘 φ 極C G】和位元線B Ln的交點處，並且在圖形中被圈起來以便於定位置，陣列中之所有其他的記億體單元並未被選擇〇在拭除操作期間，電子被強迫而從浮動閘極穿隧到在其下方的通道區域，留下正離子於浮動閘極中。當跨在隧道氧化物上的電場係多於約1 0 7 m V / c m時，F 〇 w 1 e r -Nordheim穿隧變得顯著，且具有足夠能量之電子能夠從浮動閘極穿隧到通道區域。 φ 有了包圍浮動閘極或陰極電極之控制閘極、拭除閘極及選擇閘極，從控制閘極、拭除閘極及選擇閘極耦合至浮動閘極的高電壓再次被實質地提高，且 Fowler-Nordheim 穿隧所需的電壓被顯著地降低，所提高之耦合也使其可能使用較厚的隧道氧化物，而同時仍維持足夠的電子穿隧。拭除能夠使用兩個偏壓條件的任一者來予以完成。在第一拭除模式（ERS1)中，控制閘極被偏壓於-1 1到-18伏之等級的位準，選擇閘極SG〇到SG16及拭除閘極EG〇-EGI5 被偏壓於-6到-1 3伏，且位元線、共同源極及P -井係偏壓 -22- (19) (19)1278102 於〇伏。在第二拭除模式（ERS 2)中，控制、拭除及選擇附極被偏壓於〇伏，位元線和共同源極係浮動的，且P-井被偏壓於10到13伏。有了這些‘偏壓條件，大部分在控制閘極與選擇閘極之間所施加的電壓出現在跨於包圍浮動閘極之下方的隧道氧化物上，其觸發Fowler-Nordheim穿隧，且電子從浮動閘極穿隧到下方的通道區域。隨著浮動閘極變得更正向充電，記憶體單元的臨界電壓（其在此實施例中最好係在-2到-5伏的等級中）變得更低。當控制閘極被偏壓於0伏時，這導致通道中之反轉層在浮動閘極之下，因此，記憶體單元在拭除操作之後進入導電狀態（邏輯” 1 ”）。在未被選擇的記憶體單元中，控制閘極、拭除閘極及選擇閘極被偏壓於〇伏，所以在拭除操作期間，它們之中沒有 Fowler-Nordheim 穿隧。在編程模式期間，對於具有奇數索引編號之控制閘極 (例如，CGi，CG3，CG5)上的所選擇記憶體單元來說，所選擇之記憶體單元C]n的控制閘極被偏壓於9-1 1伏，4-8伏被施加於選擇閘極SGo及SG2-SG16，0伏被施加於拭除閘極EG〇-EG15，7-1 1伏被施力□於在和所選擇單元（例如，C0n 及C2n)相同之位元線方向上之其他記憶體單元的控制閘極，共同源極和P-井係維持在〇伏，且4-8伏被施加於位元線。該等單元和選擇電晶體係藉由將7-1 1伏施加於控制閘極且將4-8伏施加於選擇閘極而被打開，施加於剛好在所選擇之單元之前的選擇閘極(在此例中爲Cln)的電壓 -23- (20) 1278102 能夠是在低側，最好是在1 -2伏的等級中。有了這些偏壓條件，大部分在共同源極與位元線之間的電壓出現在跨於選擇閘極SG!與所選擇單元Cln之浮動閘極間的中間通道區域上，導致在該區域中之高的電場。除此之外，因爲浮動閘極係自共同源極節點（亦即，控制閘極CG!與選擇閘極SG2)而被連接至高電壓，所以強的垂直電場被建立在中間通道區域與浮動閘極之間的氧化物上 φ 。當電子在編程操作期間從位元線流動至共同源極時，它們被跨於中間通道區域上的電場所加速，且它們的一部分變成被加熱，一些熱電子被垂直電場所加速，其造成它們克服氧化物的能量障壁（約3.1 eV)，且噴射入浮動閘極中〇 ' 在編程操作結束時，浮動閘極被負向充電，且記憶體單元的臨界電壓（其最好係在2-4伏的等級中）變得更高。因此，當控制閘極在讀操作期間被偏壓於〇伏時，記憶體 • 單元被關閉。在編程操作之後，記憶體單元進入非導電狀態（邏輯”〇”）。在未被選擇的記憶體單元匚“^^及c2(n + 1)中，其和所選擇之單元C! n共有相同的控制閘極，位元線被偏壓於3 伏；選擇閘極SG!係在1-2伏；且控制閘極CG】係在9-11伏。因此，選擇電晶體及S!(n+i)被關閉’且在單兀 CUn-U及CUn + 1)中沒有中間通道熱載子噴射。在所選擇之位元線中的未被選擇記憶體單元（例如，cGn，c2n，及 c31„)中，沒有熱載子噴射。在單元Cail及c2n中，電子從 -24- (21) 1278102 鄰近的拭除閘極通道（在EG〇和EG!之下）流到單元通道’ 且沒有中間通道熱電子噴射。在位元線BLn及選擇閘極 SG16兩者上，單元0：3111被偏壓以4-8伏，且7-9伏被施加於控制閘極CG31，其使中間通道熱載子噴射達最小，且浮動閘極電荷未改變。在讀操作模式中，所選擇之記憶體單元C】n的控制閘極被偏壓於0-1. 5伏；共同源極被偏壓於〇伏；1-3伏被施加 φ 於位元線；Vcc被施加於選擇閘極SGc)-SG16 ;且0伏被施加於拭除閘極 EG〇-EG15。位元線方向上之未被選擇的記憶體單元（例如，C〇n及C2n)係藉由將5-9伏施加於它們的控制閘極而被打開，當記憶體單元被拭除時，因爲所選擇之單元的通道被打開，所以讀操作顯示導通狀態，並且在相同的位元線方向上之其他單元及選擇電晶體也被打開。因此，藉由感測放大器而回到邏輯” 1 ”。當記憶體單元被編程時，因爲所選擇之單元的通道被關閉，所以此讀操作 φ 顯示非導通狀態，且因此感測放大器回到邏輯”〇”。在未被選擇的記憶體單元c1(n + 1)中，位元線和共同源極節點兩者皆被偏壓於〇伏，並且沒有電流流動於位元線與共同源極節點之間。圖9B例舉用於具有偶數索引編號之控制閘極（例如， CG〇，CG2，CG4)上的所選擇記憶體單元之偏壓條件。介於圖9 A與圖9B所示之偏壓條件間的主要差異在於位元線電壓和共同源極電壓被交換於編程模式中，對於圖9B中之所選擇的單元C2n來說，9-1 1伏被施加於控制閘極CG2 -25- (22) 1278102 ;4-8伏被施加於選擇閘極SG〇及SG2-SG16; 0伏被施加於拭除閘極EG〇-EG15及所選擇之位元線BLn;4-8伏被施加於共同源極CS ; 7-1 1伏被施加於在和所選擇單元（例如， C0n，Cln，及C31n)相同之位元線方向上之其他記憶體單元的控制閘極；且未被選擇的位元線（例如，BLn_i和BLn + 1) 被偏壓於3伏。該等單元和選擇電晶體被打開於這些電壓，且施加於和所選擇之單元（在此例中爲C2n)相鄰之選擇 φ 閘極（在此例中爲S G !)的電壓能夠被偏壓到約1 - 2伏。有了這些偏壓條件，大部分在共同源極C S與位元線 B L n之間的電壓出現在跨於選擇閘極S G !與所選擇單元 C2n之浮動閘極間的中間通道區域上，導致在該區域中之局的橫向電場。除此之外，因爲浮動閘極係自位元線B L n 及控制閘極c G !而被連接至高電壓，所以強的垂直電場被建立在選擇閘極和浮動閘極的分離點附近。當電子在編程期間從共同源極流至位元線時，一些通道電子被橫向電場 Φ 所加速，及一些熱電子係”熱”到足以超過通道與氧化物之間的能量障壁高度（約3 · 1 eV)，且它們將由於浮動閘極氧化物中的垂直電場而被噴射入浮動閘極中及收集於浮動閫極上，噴射點係在選擇閘極和浮動閘極的分離點附近。在編程操作結束時，浮動閘極被負向充電，且記憶體單元的臨界電壓（其最好係在1 - 3伏的範圍中）變得更高。因此，當控制閘極在讀操作期間被偏壓於0伏時，記憶體單元被關閉。在編程操作之後，記憶體單元進入非導電狀態（邏輯” 0 ”）。 -26- (23) (23)1278102 對於未被選擇的記憶體單元Cyn)及c2(n + 1)來說，其和所選擇之單元C 2 n共有相同的控制閘極，位元線（B L n _ ! 和BLn+1)被偏壓於3伏；選擇閘極SG】係在1-2伏；且控制閘極CG】係在9-11伏。因此，選擇電晶體Si(n-!)& S1(n + I) 被關閉，且在單元Cynd)及C2(n + 1)中沒有中間通道熱載子噴射。在所選擇之位元線中的未被選擇記億體單元（例如，C 0 n，C i n，及C 3 1 η )中，沒有熱載子噴射。電子從和C i n 及c31n相鄰的拭除閘極通道（在EGo和EG!之下）流到單元通道；且因此沒有中間通道熱電子噴射。在共同源極C S 及選擇閘極SG〇兩者上，單元（：心被偏壓以4-8伏，且7-11 伏被施加於控制閘極CG〇，其使中間通道熱載子噴射達最小，且浮動閘極電荷未改變。在讀操作模式中，圖9A與圖9B中所示之偏壓條件相同。所選擇之記憶體單元C2n的控制閘極和源極被偏壓於 0-1.5伏；1-3伏被施加於位元線；且 Vcc及0伏分別被施加於選擇閘極（SG〇-SG16)和拭除閘極（EG〇-EG15)。位元線方向上之未被選擇的記億體單元（例如，CGn及Cln)係藉由將5-9伏施加於它們的控制閘極而被打開，當記憶體單元被拭除時，因爲所選擇之單元的通道被打開，所以讀操作顯示導通狀態，這也是在相同的位元線方向上之其他單元及選擇電晶體中的情況。因此，藉由感測放大器而回到邏輯” 1”。當記憶體單元被編程時，因爲所選擇之單元的通道被關閉，所以此讀操作顯示非導通狀態，且因此感測放大器回到邏輯”〇”。在未被選擇的記憶體單元匚以^^及 -27- (24) 1278102 C 2 ( η + 1 )中，位元線和共同源極兩者皆招沒有電流流動於位元線與共同源極節點本發明具有許多重要的特徵及優點此之前所提供之記憶體結構更顯著小的單元密度之自行對準的分離閘極NAND 列，在各單元中的控制及浮動閘極被堆，而拭除閘極與選擇閘極和所堆疊之閘之閘極自行對準，藉由在拭除閘極下方少位元線擴散與共同源極區域間之通道結構的長度及各列中之單元的數目能夠如此擴散之裝置中的長度及數目。除此選擇閘極及拭除閘極以在編程和拭除操合提供相對大的閘極間電容之方式來包從前述已經提供新且改良之自f NAND快閃記憶體及其製造程序明顯看佳實施例已經詳細敘述的同時，如同對將是顯而易知的，一些改變及修正能夠離本發明之範疇，如同由下面之申請專【圖式簡單說明】圖1係具有習知技術之一序列堆疊-元之NAND快閃記憶體陣列的剖面圖。圖2係沿著圖3之直線2 - 2所取出，對準的分離閘極NAN D快閃記憶體單元 ί偏壓於〇伏’並且之間。，其提供具有比在單元尺寸及更大的快閃記憶體單元陣疊且彼此自行對準極分離且和所堆疊之擴散而顯著地減區域的電阻，其讓實質上大於不具有之外，控制閘極、作期間爲高電壓耦圍浮動閘極。 f對準的分離閘極出，在僅目前之較習於此技藝者而言被達成，而沒有違利範圍所界定的。閘極快閃記憶體單結合本發明之自行陣列實施例的剖面 -28- (25) (25)1278102 圖。圖3係圖2之實施例的頂視圖。圖4A-4H係例舉依據本發明之NAND快閃記憶體單元陣列之製造程序實施例中之步驟的示意剖面圖。圖5 A-5D係顯示用於拭除、編程、及讀操作之代表性偏壓條件之小記憶體單元陣列（如同在圖2之實施例中）的電路圖。圖6係沿著圖7之直線6-6所取出，結合本發明之自行對準的分離閘極NAND快閃記憶體單元陣列另一實施例的剖面圖。圖7係圖6之實施例的頂視圖。圖8 A_8E係例舉依據本發明之NAND快閃記憶體單元陣列之製造程序實施例中之步驟的示意剖面圖。圖9 A-9B係顯示用於拭除、編程、及讀操作之代表性偏壓條件之小記憶體單元陣列（如同在圖6之實施例中）的電路圖。【主要元件符號說明】 21 記憶體單元 22 位元線（擴散） 23 源極線（源極擴散） 2 4 P-井 26 基板 27 浮動閘極 -29- (26) 1278102 28 控制閘極 29 選擇閘極 3 1 選擇閘極 32 位元線接點· 3 3 擴散 36 NAND快閃記憶體單元 37 浮動閘極

40 41 42 43 44 44a

4 7 48 4 9 50 5 1 5 2 控制閘極閘極絕緣體基板電介質膜拭除閘極 gate選擇閘極選擇閘極電介質膜隧道氧化物擴散區域位元線擴散共同源極擴散（區域） P-型井 53 閘極氧化物（熱氧化物） 54 閘極氧化物 3 9 隔離區域 5 7 位元線 -30- (27) 1278102 (27)

5 8 氧化物層 59 導電層 (poly-1 層） 62 第二多晶矽層 63 CVD 氧化物或氮化物層 65 微影遮罩 66 微影遮罩 64 導電層 (poly-3) 72 部分

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Claims

(1) (1)1278102 十、申請專利範圍 1 . 一種N AND快閃記憶體單元陣列，包含：一基板，具有主動區域、位元線擴散及源極區域彼此朝向主動區域的相反側而隔開、多個配置在位元線擴散與源極區域間之列中之垂直堆疊對的浮動閘極和控制閘極，且控制閘極係位於浮動閘極的上方，並且和浮動閘極對準、選擇閘極和拭除閘極與各堆疊閘極對準，且位於各堆疊閘極之柑反側上，連同在該列之末端處的選擇閘極和位元線擴散及源極區域局部重疊、一擴散區域，在各拭除閘極之下方的主動區域中、一位元線，在列的上方、以及一位元線接點，使位元線和位元線擴散互相連接。 2 ·如申請專利範圍第1項之記憶體單元陣列，其中，控制閘極、選擇閘極及拭除閘極以在拭除操作期間爲高電壓耦合提供相對大的閘極間電容之方式來包圍浮動閘極。 3 ·如申請專利範圍第1項之記憶體單元陣列，其中，控制閘極、選擇閘極及拭除閘極以在編程操作期間爲高電壓耦合提供相對大的閘極間電容之方式來包圍浮動閘極。 4 ·如申請專利範圍第1項之記憶體單元陣列，包含相對薄的隧道氧化物在浮動閘極與基板之間，及相對薄的電介質在浮動閘極與其他閘極之間。 5 .如申請專利範圍第4項之記憶體單元陣列，其中，拭除路徑經由隧道氧化物而從浮動閘極延伸到主動區域下方之通道區域，且高電壓係從控制閘極、選擇閘極及拭餘閘極而被耦合到浮動閘極。 -32 - (2) (2)1278102 6 ·如申請專利範圍第1項之記憶體單元陣列，其中，編程路徑從選擇閘極與浮動閘極之間的閘極外通道區域延伸到浮動閘極，且高電壓係從控制閘極、從拭除閘極、以及從浮動閘極下方之通道區域而被耦合到浮動閘極。 7 .如申請專利範圍第1項之記憶體單元陣列，其中，編程路徑從選擇閘極與浮動閘極之間的閘極外通道區域延伸到浮動閘極，且在所選擇之單元中的選擇閘極被偏壓於一比該列中之其他選擇閘極還低的電壓，以控制在編程操作期間用於有效率之熱載子噴射的通道電流。 8 ·如申請專利範圍第1項之記憶體單元陣列，其中，拭除閘極被偏壓於一接近接地電位的電壓，且在未被選擇之單元中的選擇閘極被偏壓於一相對高的電壓，以打開在它們下方之通道而形成位元線擴散與源極區域之間的導通 9 .如申請專利範圍第1項之記憶體單元陣列，其中，位元線擴散和源極區域被形成於P-井中，且拭除路徑係藉由控制閘極上之相對高的負電壓及選擇和拭除閘極上之相對低的負電壓來予以形成的，連同位元線擴散和源極區域及P-井係在〇伏。 1 0.如申請專利範圍第1項之記憶體單元陣列，其中，位元線擴散和源極區域被形成於P-井中，且拭除路徑係藉由施加相對低的正電壓於控制閘極、選擇閘極及拭除閘極上來予以形成的，連同p -井係在相對高的正電壓，以及位元線和源極擴散係浮動的。 -33- (3) (3)1278102 l 1 ·如申請專利範圍第1項之記憶體單元陣列，其中，讀路徑係藉由打開在未被選擇之單元中的選擇電晶體、堆疊之控制和浮動閘極電晶體來予以形成的，連同共同源極係在0伏，位元線擴散係在1 - 3伏，拭除閘極接近零伏之電位，及未被選擇之單元的控制閘極係在相對高的正電壓，且所選擇之單元中的控制閘極被偏壓於0-1 . 5伏，以便對拭除狀態而言形成導通路徑於浮動閘極的下方，以及對編程狀態而言形成非導通路徑。 1 2.如申請專利範圍第1項之記憶體單元陣列，包含能夠同時拭除陣列中之所有單元的拭除路徑和係單一單元可選擇的編程路徑。 '13 .-種NAND快閃記憶體單元陣列，包含：一基板，具有主動區域、位元線擴散及源極區域彼此朝向主動區域的相反側而隔開、多個被堆疊在一起且配置在位元線擴散與源極區域間之列中的浮動閘極和控制閘極、選擇閘極和拭除閘極與所堆疊之閘極對準，且位於所堆疊之閘極的相反側上，連同在該列之兩端處的選擇閘極和位元線擴散及源極區域局部重疊、擴散區域，在拭除閘極之下方的主動區域中、一位元線，在各列的上方、以及位元線接點，使位元線和位元線擴散互相連接。 1 4 ·如申請專利範圍第1 3項之記憶體單元陣列，其中 ’用於含有即將被編程之所選擇單元之列的位元線係保持在0伏’相對低的正電壓被施加於用於所選擇之單元的選擇聞極’相對高的正電壓被施加於共同源極，相對高的正 -34- (4) (4)1278102 電壓被施加於用於所選擇之單元的控制閘極，一接近接地電位的電壓被施加於拭除閘極，及相對高的正電壓被施加於用於未被選擇之單元的控制閘極。 1 5 .如申請專利範圍第1 3項之記憶體單元陣列，其中，藉由施加〇伏於位元線擴散，施加相對正電壓於共同源極區域，施加相對低的正電壓於用於所選擇之單元的選擇閘極，及施加相對高的正電壓於用於所選擇之單元的控制閘極來編程該等單元中之交替的單元。 1 6 .如申請專利範圍第1 3項之記憶體單元陣列，其中，用於含有即將被編程之所選擇單元之列的位元線係保持在相對高的正電壓，相對低的正電壓被施加於用於所選擇之單元的選擇閘極，〇伏被施加於共同源極區域，相對高的正電壓被施加於用於所選擇之單元的控制閘極，相對高的正電壓被施加於用於未被選擇之單元的控制閘極，一接近接地電位的電壓被施加於拭除閘極’及相對高的正電壓被施加於用於未被選擇之單元的控制閘極。 1 7 ·如申請專利範圍第1 3項之記憶體單元陣列，其中，藉由施加〇伏於共同源極區域，施加相對正電壓於位元線擴散，施加相對低的正電壓於用於所選擇之單元的選擇閘極，及施加相對高的正電壓於用於所選擇之單元的控制閘極來編程該等單元中之交替的一些單元。 1 8 ·—種NAND快閃記憶體單元陣列，包含：一基板，具有主動區域、位元線擴散及共同源極擴散彼此隔開於主動區域中、多個配置在位元線與源極擴散間 -35- (5) 1278102 之列中之垂直堆疊對的浮動閘極和控制閘極，連同浮動閘極係相對薄的，且控制閘極係位於浮動閘極的上方、拭除和選擇閘極係置於所堆疊的閘極之間，且與所堆疊的閘極對準，連同在該列之末端處的選擇閘極和位元線擴散及共同源極擴散局部重疊、相對薄的隧道氧化物，在浮動閘極與選擇和拭除閘極之相鄰的一些閘極之間、一位元線，在列的上方、以及一位元線接點，使位元線和位元線擴散互 B 相連接。 1 9.如申請專利範圍第1 8項之記憶體單元陣列，包含在拭除閘極下方之N +材料之擴散區域在拭除閘極之下方的主動區域中。 2 0.如申請專利範圍第1 8項之記憶體單元陣列，其中，控制閘極實質上在垂直尺寸上比浮動閘極還厚，且在橫向尺寸上比浮動閘極還窄。 2 1 .如申請專利範圍第1 8項之記憶體單元陣列，包含 φ 一相對薄的電介質膜在各浮動閘極與基板之間，及相對厚的電介質在其他閘極與基板之間。 22 .如申請專利範圍第1 8項之記憶體單元陣列，其中，拭除路徑經由隧道氧化物而從浮動閘極的側壁延伸到相鄰的一些拭除和選擇閘極，柑對負電壓被施加於控制閘極，且相對正電壓被施加於拭除和選擇閘極，連同高電壓耦合在控制閘極與基板和浮動閘極之間’並且電子從浮動聞極遷移到選擇閘極及拭除閘極。 23 .如申請專利範圍第1 8項之記憶體單元陣列，包含 -36- (6) (6)1278102 一編程路徑，連同閘極氧化物在各浮動閘極與基板中的底層通道區域之間，而經由該編程路徑，電子能夠藉由穿隧而行進，以建立負電荷於浮動閘極上。 24. 如申請專利範圍第18項之記憶體單元陣列，其中，編程路徑係藉由將相對負電壓施加於位元線擴散和基板，及將相對正電壓施加於控制閘極而被形成在各浮動閘極與基板中的底層通道區域之間，使得電子從通道區域穿隧到浮動閘極，以及負電荷建立於浮動閘極上。 25. 如申請專利範圍第18項之記憶體單元陣列，其中，編程路徑係藉由將相對負電壓施加於位元線擴散和基板，將相對正電壓施加於該單元的選擇閘極，及將相對正電壓施加於該單元的控制閘極，及將接近接地電位之電壓施加於該單元的拭除閘極而被形成在位元線擴散與在所選擇單元中之堆疊閘極下方之基板中的通道區域之間。 26·如申請專利範圍第18項之記憶體單元陣列，包含一編程路徑，其包括一閘極氧化物在其中一浮動閘極與基板中的底層通道區域之間，而經由該編程路徑，電子能夠藉由熱載子噴射而行進，以建立負電荷於浮動閘極上。 27.如申請專利範圍第18項之記憶體單元陣列，其中，編程路徑係藉由將接近接地電位之電壓施加於共同源極擴散，將相對正電壓施加於位元線擴散，將相對低的正電壓施加於所選擇單元用之選擇閘極，及將相對高的正電壓施加於單元中的控制閘極而被形成在該等單元之所選擇之一個單元中的浮動閘極與基板中的底層通道區域之間，使 -37- (7) 1278102 得電子藉由熱載子噴射而從通道區域行進至浮動閘極，以及建立負電荷於浮動閘極上。 2 8 .如申請專利範圍第1 8項之記憶體單元陣列，其中，藉由將接近零之電壓施加於共同源極擴散，將相對低電壓施加於所選擇之單元用的選擇閘極，及將相對低電壓施加於單元中的控制閘極來編程該等單元中之交替的一些單元。 H 29·如申請專利範圍第18項之記憶體單元陣列，其中，編程路徑係藉由將接近接地電位之電壓施加於位元線擴散，將相對正電壓施加於共同源極擴散，將相對低的正電壓施加於所選擇單元用之選擇閘極，及將相對高的正電壓施加於單元中的控制閘極而被形成在其中一浮動閘極與基板中的底層通道區域之間，使得電子藉由熱載子噴射而從通道區域行進至浮動閘極，以及建立負電荷於浮動閘極上〇 # 30·如申請專利範圍第18項之記憶體單元陣列，其中 ’藉由將接近零之電壓施加於位元線擴散，將相對正電壓施加於共同源極擴散，將相對低的正電壓施加於所選擇之堆疊單元用的選擇閘極，及將相對高的正電壓施加於單元中的控制閘極來編程該等堆疊單元中之交替的一些單元。 3 1 · —種NAND快閃記憶體單元陣列的製造方法，包含步驟：形成一氧化物層於矽基板中的主動區域上；形成一第一矽層於氧北物層上；形成一電介質膜於第一矽層上 ;形成一第二矽層於電介質膜上·，蝕刻掉一部分第二矽層 -38- (8) (8)1278102 以形成一列具有露出之側壁的控制閘極；形成一氧化物於控制閘極的側壁上；使用控制閘極之側壁上的氧化物做爲遮罩來形成被堆疊於下方之浮動閘極，以各向異性地蝕刻掉第一矽層和在其下方之氧化物層的部分；與控制閘極自行對準且具有比控制閘極還大的橫向範圍；形成擴散於控制閘極之間的主動區域中；形成熱氧化物於控制閘極的側壁上及控制閘極間之間的基板表面上；沉積第三矽層於熱氧化物上；去除第三矽層的部分以形成拭除和選擇閘極在堆疊的控制和浮動閘極之間且與堆疊的控制和浮動閘極自行對準，連同選擇閘極在該列的兩端；形成一位元線擴散及一共同源極擴散於在該列末端之選擇閘極附近的主動區域中；以及形成一在該列之上方的位元線及使位元線和位元線擴散互連的位元線接點。 32·—種NAND快閃記憶體單元陣列的製造方法，包含步驟：形成一氧化物層於矽基板中的主動區域上；形成一第一矽層於氧化物層上；蝕刻掉第一矽層的部分以形成延伸於第一方向上的矽條於主動區域上方·，形成一第一電介質膜於矽條上；形成一第二矽層於第一電介質膜上；形成一第二電介質膜於第二矽層上；蝕刻掉第二電介質膜及第二矽層的部分以形成一列具有露出之側壁的控制閘極；蝕刻掉第一矽層及第一電介質膜的部分以形成被堆疊於控制閘極之下方且與控制閘極自行對準之浮動閘極；形成擴散於堆疊之閘極間的主動區域中；形成一第三電介質膜於控制及浮動閘極的側壁上；沉積第三矽層於第三電介質膜上 39- 1278102 Ο) ;去除第三矽層的部分以形成選擇閘極和拭除閘極在堆疊之閘極的相反側上，且選擇閘極在各列的兩端；形成一位元線擴散及一共同源極擴散於在該等列末端之選擇閘極附近的主動區域中；以及形成在該等列之上方的位元線及使位元線和位元線擴散互連的位元線接點。

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