TWI277211B - Semiconductor device - Google Patents
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Description
1277211 、,面=向。平行於通道長度和寬度的應力稱為平面應力。據研究結果顯示,
二、准的、伟張力可以增加N型金氧半電晶體的效能,而平行於通道長度 方向的壓縮應力可明加p型金氧半電晶體的效能。 X 有鐘紐’本發明主要提出—方法,_ N型金氧半電晶體增加張力, 而對P型金乳半電晶體施加壓縮應力,以增加金氧半電晶體效能。 【發明内容】 本發明提出-觀道受麻力的轉體元件,以及—種其製造方法。 .本發明提出-種轉體元件,包括有_、職壁(spa⑽)、緩衝層、 源極級極區域。閘極包括有閘極電極及閘極介電層,且上述閑極介^位 於上述間極電極之下。間隙壁形成上述閘極電極及上述間 ^ 壁。缓衝層餘-半導體基底上,上述緩衝層具H 战= 電介電層及上述間隙壁之下,並具有一第二位置與上述間隙壁相鄰= 位於上述第二位置的緩衝層之上表面較位於上述第一位置的緩衝声之絲 面凹陷。_/祕區域大賴上述_賴.麟層之晶財數大於位 於其下之基底的晶格常數。上述半導體元件更包括有一半導體覆芸声,位 丨==娜的㈣,辦_版w數小;緩衝 本發明的另—實施例中,移除緩衝層的第二位置,使位於上述第 置之緩衝層下之上述半導體基底之上表面凹陷。 在本發明的另一個實施例中,?型金氧半電晶體的半導體覆蓋 N型金氧半電晶體的半導體覆蓋層厚度要薄。 曰又 一;cr騎制絲,使得轉财絲❹卜張力,而緩衝層受到 i細力,樣t和了張力和壓縮力結構使得P型金氧半電晶體 半電晶體的效能都被提升。 ’ 本發明提出數種優良的方法實補。包财:—種形成—半導體元件 0503-A31215TWF/scarlett 6 1277211 緩衝層於—基底上,其中上述緩衝層之晶格常數與上 同;形成一閘極介電層於上述緩衝層之上;形成-閘 層·《-門丨電層上’分別圖案化出上述閑極介電層及閘極電極 ^及i成雜=/^極之趣,使不财_及_壁下的缓衝層凹陷; …、”及亟區域’大致與上述間隙壁對齊。上 :度不超過5。奈米之。型金氧半電晶體;心 奈未到5G奈米之間之N型金氧半電晶體。 士八ΓΓ可崎伸至轉體基底處,在較佳實施例中,凹陷深度不超過閘 極介電層不超過以下30奈求處。 t述方法更包細Μ-轉體覆蓋層,上述半導體覆蓋層之晶格常數 小於缓衝層之晶格常數’且上述半導體覆蓋層位於緩衝層及閉極介電層之 ,。若上述料體元件為_ Ρ型金氧半電麟,辭導體覆歸之厚度約 ;1於0.5不米到2G奈米之間。若上述半導體耕為—ν型金氧半電晶體, 則抖體覆蓋層之厚度約介於0.6奈米到2S奈米之間。在較佳實施例中,ρ 里金氧半f:aB體之半導體覆讀厚度型金氧半電晶體之半導體覆 層厚度。 為使本發明之上述目的、特徵和優雜更賴碰,下文特舉一較佳 實施例,並配合所附圖式,作詳細說明如下: 土 【實施方式】 第1-5D圖為依據本發明之較佳實施例顯示在一製造半導體元件之中間 過程之剖面圖。在不同圖示中,相_數字代表相同的元件。 第1圖顯示3層依序堆疊之2、4及6層。基底2多為半導體材料,— 般採用-石夕作為基底之材料。基底2可為基體石夕她smc〇n)或習知之絕緣 物上矽(SiliC〇n-〇n-inSUlator,S0I)結構,其中絕緣物上矽為在一埋層氧=層 (buried oxide later,BOX)上形成一絕緣層。 9 0503-A31215TWF/scarlett 7 1277211 .缓衝層4多钱晶成長於基底2之上。缓衝層*之晶 ^底2之w數。在較佳實施财,緩衝層4之成份包 括魏錯(ge_m)。絲_層麟只帅湖_元和 utr 酬中,缓衝狀厚度約介於2奈米㈣至
一個半導體覆蓋層6 ^成餘緩衝層4上。在較佳實施财,半導 體覆^層6的晶財數小於緩衝層4的晶格常數,且由雜成。在其他實 i半導體覆蓋層6之成份可能包括石夕、鍺或其他她性質之材料’ 且鍺的浪度會低於_層情的濃度。故整齡說,铸難蓋層6之曰 格錄小於緩衝層4之晶袼常數。儘管_層並非_泮⑽材料,^ 為6表示半⑻後盖層6亦可寫為石夕覆蓋層G。在較佳實施例中,p型 金氧«晶體之轉體紐層6的厚度辨小於N型錄半電日日日體之 ,後盍層6的厚度。在較佳實施例中,厚度可由以下兩種方法決定。⑴同 日祕N型及P型金氧半電晶體成半導體覆蓋層,再減少P型金氧半電晶體 j導體覆蓋層之厚度。(2)_抑型及P型金氧半電晶體形成具有一第 厚度之半導霞蓋層,將p型金氧半電晶體遮蓋起物滅ng),再於N 型金氧半電晶體上形成具有_第二厚度之半導體覆蓋層。在p型金氧半電 晶體上之轉體駿層厚度約介於α5奈米至料米之間。而N型金氧半 電晶體上之半導體覆蓋層厚度約介於0.6奈米至25奈米之間。 …接著域閘極介電層8和閘極電極1G,如第2圖所示。—閘極介電層 形成於半到體覆蓋層6之上,閘極電極再形成於_介電層之上。接著在 閘極;I電層和雜電極層上圖案⑽故㈣麟需要的位置及大小,再進行 侧。在%I佳實施例巾,閘極介電層8之成分包括二氧化邦办),亦可稱 為雜氧化層8。在其他的實施例中,_介電層8之成分包括氮氧化石夕 (ymtnde) ^ (nitride) - f ^(high-k)#3j4^^>fe^ 〇5〇3-A31215TWF/scarlett
^772H 之材料。儘管閘極電極可 从 之材料,但在較佳實施辦屬、金屬魏物或其他相似性質 第3圖顯示-對間隙"°之成分多為多晶卿^㈣licon)。 間隙壁12有如提續後;^形成於閘極介電層8及閉極電極10之侧壁。 留待稍後詳述。_辟12:^^源極/汲極—自我解遮罩。源極/汲極 的方法,再自介‘沉積恤翻一)一介電層 衣面非專向蝕刻(amS〇tr〇pic etch)移除上述介電 雜12。條_是,當瞧_介電層8和間 至主^ 1由於^之變異’有可涵為過度侧而使間隙壁12延伸 i ^ 6 〇此’降低了半導體覆蓋層的伸張應力(tensile strain)。 乂L貝施例中,半導體覆蓋層6的過度侧之深度Dp〇iy需小於%奈米。 凹^ 9係/口著間隙壁12形成,如第4a、犯圖所示。第从醜示, 較佳貫施例中’凹部9延伸至半導體覆蓋層6及緩衝層4,並位於基底2 之上凹^ 9於基底2之深度认此齡約小於50奈米。自由表面(free 、=ace)5 7位於緩衝層4的趣。其巾,自由表面代表於退火(&咖奶時幾 乎沒有其他材料覆胁其上,使此處的材料可以自由的膨脹或是收縮到其 可達到的最大紐,細,最後的轉還是會覆蓋-層間介制(論妨沉 dielectric)。§緩衝層4退火時,緩衝層4會傾向於鬆弛並回復其晶格架構, 於疋緩衝層4便會膨脹。自由表面5、7使緩衝層4可自由的膨脹。在後續 的退火程序巾,緩衝層4會向右邊的自由表面5及左邊的自由表面7膨脹。 由於自由表面兩邊的作用力平衡,緩衝層4就產生了壓縮應力(c〇mpressive strain) ’而半導體覆蓋層6就產生了伸張應力。在較佳的實施例中,兩個自 由表面5、7使緩衝層4可以自由膨脹。在其他的實施例中,閘極介電層8 及’電極旁僅產生-凹部9,故僅有一自由表面5或7。當緩衝層退火 的時候,緩衝層大致上僅向一個方向膨脹。 第4A、4B圖顯示較佳實施例中,一凹部9自兩邊間隙壁12延伸至淺
溝槽隔離物(shallow trench isolation,STI)11。在其他的實施例中,如第4C 0503-A31215TWF/scarlett 9 1277211 圖所二,凹部9有-寬度w,小於間隙壁12和淺溝槽隔離物η之距離。 w之寬度乡半大戦_層4敎時尚有親空間。 * =使_層4的側壁並沒有完全展露出來,_應力仍可以產生。在 八他貫施例令,如第4Β圖所示,钱刻半導體覆蓋層6直到部分緩衝層*都 凹陷進去。凹部9在緩衝層4有一凹陷,其深度為D_。在ρ型金氧半電 晶體之Dlayer約介於〇奈米至5〇奈米之間。而n型金氧半電晶體上之 约介於2奈米至20奈米之間。
由於製程變異,使得N型金氧半電晶體與p型金氧半電晶體之凹陷並 \致有二清开y下’N型金氧半電晶體的凹部延伸至緩衝層4,而p型金 氧半電晶體的凹部僅延伸到半導體覆蓋層6,並沒有延伸至緩衝層4。 第5A-5D圖顯示源極和汲極14的形成過程。在較佳實施例中,藉由在 門隙土 12的另邊摻雜(吻㈣)而开)成出源極和汲極。在其他的實施例中, 源極/錄錄12沒«之半雜觀之_,錄據所需要的 雜質濃度於凹部磊晶成長半導體材料。 根據上述的製私方法,可以衍生出數種不同的實施例。第5人、犯圖顯 示省略半導體覆蓋層6,使凹部9全位於緩衝區4之上,如第5A圖;或使 凹部9延伸至基底2之上,如第5B ®。在較佳實施例巾,由於壓縮應力的 產生’第5A、第5B 11示較適合形成p型金氧半電晶體。第5C、5D圖顯 示半導體覆蓋層6形成於緩衝層4之上。類似於第5A、5B圖,凹部9可能 位於與半導體覆蓋層6與緩衝層4相同水平,如第5C圖:或凹部9可能延 伸至基底2,如第5D圖。在較佳實施例中,P型金氧半電晶體之凹部9形 成於半導體覆蓋層6之上而不延伸至緩衝層4。 第6A、6B圖分別顯示應力16、18在緩衝層4、半導體覆蓋層6之方 向。由於基底2之晶格常數較小,緩衝層4受到一壓縮應力,如箭頭16之 方向所示。由於緩衝層4的晶格常數較大,半導體覆蓋層6受到一伸張應 力,如箭頭18之方向所示。第6A、6B圖亦分別顯示N、p型金氧半電晶 0503-A31215TWF/scarlett 10 1277211 ,體的通道2〇、22。由於半導體覆蓋層6具有—伸張應力,所以提升了 金氧半電晶體的效能。對P型金氧半電晶體而言,額外的錯使得價電帶 (valence band)下降。舉例來說’當鍺濃度約介於1〇%爿3〇%之間時,、 帶約會下降觸mV到300mV。於是p型金氧半電晶體的通道傾向於^在 石夕鍺層4而非石夕覆蓋層6。因此,p型金氧半電晶體之通道區域具有壓縮應 力,進而增加P型金氧半電晶體之效能。 〜 在P型金氧半電晶體中,緩衝層多半選用石夕化錯(SiGe)。然而,若石夕化 鍺直接接_極介電層8,會產生—可靠度方面的問題。因此,魏錯層4 • 賴極介電層8之間’一般多選用薄的石夕覆蓋層6。若用其他閘極介電材二 如高介電常數材料,此薄石夕覆蓋層6可以省去,就如第5Α、5β圖所領示 架構。 ^ 在較佳貫施例顯示出-半導體元件内包含有混何應力,即,伸張應力 於半導體覆蓋層6及壓_力於_層4。由於混何應力畴在,n型二p 型金氧半電晶體的效能都可以提升。第7 _示p型金氧半電晶體在關閉 狀態(off-_e5 or off cu_t)下之漏電流(leakage _ent)對工作電流邮μ current,or on current)作圖之實驗數據。直線26係根據一具有半導體覆蓋層 及緩衝層元件所繪出,而直線28係根據形成於基體矽上之p型金氧半^二 體所繪。值知注意的是’在相同的關電流(〇ff_current)下,本發明提出之較 佳實施例之卫作電流較形成於基财上之p型金氧半電晶體之工作電流增 加I5%。而N型金氧半電晶體亦有10%的增加(未繪出)。實驗數據亦顯示 出改進的特性並不影響其他特性的表現。 本發明雖以較佳實施例揭露如上,然其並非用以限定本發明,任何熟 習此項技藝者,在不脫離本發明之精神和範圍内,當可做些許的更動與^ 飾’因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。此外, 本發明之顧並;錄實闕所糾之餘、顧、製射法、物之 組合、手段、方法或步驟。任何熟知此技藝之人士英明白根據本發明所揭 0503-A31215TWF/scarlett 11 1277211 露之袁程、儀n、製造方法、物之組合、手段、方法或步驟,不論是目前 已存在的歧將要研發的’皆可根據本㈣之實麵齡大致棚的功能 或達到大致相同的結果。故,後附之申請專利範圍包括製程、儀器、製造 方法、物之組合、手段、方法或步驟。 树明提出數種優良的方法實施例。包括有··_種形成一半導體元件 之方法,包括形成-缓衝層於-基底上,其中上述緩衝層之晶格常數與上 述基底之晶格常數不同;形成一間極介電層於上述缓衝層之上;形成一閉 極電極於上述問極介電層上,分別圖案化出上述閘極介電層及間極電極 以及形成源極/沒極區域,大致舆上述間隙壁對齊。上述之半 俾 -凹陷深度不超過5〇奈米之?型金氧钱晶體;或可為1絲度介於^ 奈米到50奈米之間之N型金氧半電晶體。 又' 凹部可以延伸至半導體基底處,在較膏 極介電層不超顧下3〇奈米處。 、,_深度不超過閑 上述方法更包括形成_半導體覆蓋層,上述半導體 小於緩衝層之晶格常數,且上述半導是盍曰之曰曰才口吊數 間。若上述丰導俨开杜炎 _覆皿層位於緩衝層及閘極介電層之 間右上述料體以牛為一 p型金氧半電晶體, :之 介於〇·5奈米到20奈米之間。若上 ^體覆-層之厚度約 則半導體覆蓋層之厚度約她奈米二==:型 狀半物覆朗厚度挪㈣錢半t 覆蓋p 0503-A31215TWF/scarlett 12 1277211 •【圖式簡單說明】 第1〜3、4A〜4C及5A〜5D圖為佑搪士―口 ^ 魏縣㈣讀佳實侧齡在製造^ 千¥體7G件之中間過程之剖面圖。 第6A-6B圖為N型和p型金氧半電晶體之通道示意圖。 第7圖為關閉狀態(off-state)下漏電流對工作電流(drivecurrent)的關係 圖0 【主要元件符號說明】 4〜緩衝層; 6〜半導體覆蓋層; 9〜凹部; 11〜淺溝槽隔離物; 14〜源極/;;;及極; w〜凹部之寬度。 2〜基底; 5、7〜自由表面; 8〜閘極介電層; 10〜閘極電極; 12〜間隙壁;
Dpdy〜過度蝕刻之深度;
0503-A31215TWF/scarlett 13
Claims (1)
1277211 十、申請專利範園: 1·一種半導體元件,包括·· 綠―輯財—·働,上娜_位於上述 門隙土,开》成上述閘極電極及上述閘極介電層之側壁;以及 門㈣ίΐΓ位於—半導縣底上,上述缓衝層具有位置於上述 :中位ϋΐ上迷間隙壁之下,並具有—第二位置與上述間隙壁相鄰, \弟—位置的緩衝層之上表面較位於上述第-位置的緩衝層之 上表面凹陷,並構成一凹部。 數大=上===半導雜元件,其令上述緩街層之晶格常 大致==圍齊第1項所述之半输件’更包括-一_域 輪4岛如t請專利範圍第1項所述之半導體元件,其中位於上述第一位置之 緩衝層之厚度約介於2奈米至5G奈米之間。 5·如申凊專纖圍第i項所述之轉體元件 且上述凹部之深度約小於50奈米。 W7〇# 6·如中轉利朗第丨項所述之轉體元件 且上述凹部之深度約介於2奈米至5〇奈米之間。 支金料讀 7·如申請專利範圍第1項所述之 =移除—述“ Μ_τ::導 9·如申請專利範_項所述之丰導體 = 鍺、碳或其混和物。 〜千上述叙衝層包括矽、 0503-A31215TWF/scarIett 1277211 , 10·如申請專利範圍第1項所述之半導體元件,其中上述間隙辟延伸至 上述閘極介電層以下,延伸之深度約小於3〇奈米。 、土 11·如申請專利範圍第丨賴述之铸體元件,更包括—半導 層,介於上述第-位置之缓衝層與上述閘極介電層之間,1上述半導體: 蓋層之晶格常數小於上述缓衝層之晶袼常數。 後 12·如申請專利範圍第η項所述之半導體 之成份包财。 射上斜導體覆蓋層 I3·如申請專现圍第闕所叙轉體元件,射上述 之成份更包括鍺,且上述半導體覆蓋層之錯濃度小於上述緩衝層之錯;曰 14.如申請專利細第U項所述之半導體元件,係、為_ /型金氧辰又 件,且上述半導體覆蓋層之厚度約介於〇·5奈米至奈米之間。 如申請專利範圍第14項所述之半導體元件,其中上述凹部延伸至上 述半V體覆蓋層,但不超過上述緩衝層。 ㈣中請專利範圍第η項所述之半導體元件,係為__ 件,且上述半導體覆蓋層之厚度約介於0·6奈米極25夺米之門、*手 Π树請細_ η彻叙轉體元件,係為—氧 件,且具有-轉贿蓋層之厚度切__ 氧 金乳# | 之厚度。 金虱+兀件之半導體覆蓋層 18·—種半導體元件,包括·· 一半導體基底; 閘極結構,包括_閑極電極及^ ^ ^ ^ 上述崎㈣社,蝴齡謙=^電極位於 二間隙壁,軸上補赌構之繼;以及/底之上, 隙壁之上述轉體基底與上述閑極結構及上述間 構覆蓋之區域,並構成二凹部;上表面,大致位於不被上述閉極結 大致與上述間隙壁之外緣對齊,且上述缓 0503-Α31215TWF/scarJett 15 1277211 .衝層之晶格大於上料導底之晶格常數。 述半專利範圍第18項所述之半導體元件,其中上述凹部延伸至上 層,18項所叙轉體元件,更包括—半導體覆蓋 覆蓋層。s制減構之間,且上述凹部延伸至上述半導體 21· 一種形成半導體元件之方法,包括: 晶格Ιΐ不ί觸於—絲上,射上述_之晶格_上述基底之 形成一閘極介電層於上述緩衝層之上; 形成一閘極電極於上述閘極介電層上; 圖案化上述閘極介電層和閘極電極層,以形成一間極,· 隙壁=’壁_之側壁’使上述緩衝層之—部分在上述閘極及間 及使上述不位於上述_及間隙壁之下的緩衝層凹陷,形成一凹部;以 形成一源極/汲極區域大致與上述間隙壁對齊。 22=請專利範圍第21項所述之形成半導體元件之方法,其中上述半 間。7° X Ρ型金乳半兀件,且上述凹部之深度介於〇奈米至50奈米之 23^請專利_ 21項所述之形成半導體元件之方法,其中上述半 門几$ Ν型金氧半7L件,且上述凹部之深度介於2奈米至5〇奈米之 部咖其中上述凹 25·如申請專利範圍第21項所述之形成半導體元件之方法,其中上述間 0503-A31215TWF/scarlett 16 1277211 '.隙壁延伸至上述間極介電層以下,延伸之深度約小於%太米 一半導输㈣法,更包括形成 層之晶格常數小於上述緩衝層之晶格電層之間’且上述半導體覆蓋 導體=^=^^形雜谢你其中上述半 有之厚度為0奈米到20奈米之間。述p型金乳半几件之半導體覆蓋層具 H申細瓣26項所述之形解體元 ¥體讀是_ N型金氧半元件,且 U上述+ 有之厚度為0.6奈米到25奈米之間。/金氧+兀件之半導體覆蓋層具 29. 如申請專利範圍第% 一 虱+70件之半導體覆蓋層之厚度。 +又統P i金 30. 如申請專利範圍第21項所述之形成 0503-A31215TWF/scarlett 17
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| US7465972B2 (en) * | 2005-01-21 | 2008-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance CMOS device design |
| US7268362B2 (en) * | 2005-02-25 | 2007-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance transistors with SiGe strain |
| US20090206394A1 (en) * | 2005-04-01 | 2009-08-20 | Daniel Chanemougame | Strained Channel PMOS Transistor and Corresponding Production Method |
| US7947546B2 (en) | 2005-10-31 | 2011-05-24 | Chartered Semiconductor Manufacturing, Ltd. | Implant damage control by in-situ C doping during SiGe epitaxy for device applications |
| US7323392B2 (en) * | 2006-03-28 | 2008-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance transistor with a highly stressed channel |
| US7608489B2 (en) * | 2006-04-28 | 2009-10-27 | International Business Machines Corporation | High performance stress-enhance MOSFET and method of manufacture |
| JP5286701B2 (ja) | 2007-06-27 | 2013-09-11 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| US7829369B2 (en) * | 2007-07-12 | 2010-11-09 | Aptina Imaging Corporation | Methods of forming openings |
| GB0717976D0 (en) * | 2007-09-14 | 2007-10-31 | Tavkhelldze Avto | Quantum interference depression effect MOS transistor |
| US7541629B1 (en) * | 2008-04-21 | 2009-06-02 | International Business Machines Corporation | Embedded insulating band for controlling short-channel effect and leakage reduction for DSB process |
| KR101776926B1 (ko) | 2010-09-07 | 2017-09-08 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9209098B2 (en) | 2011-05-19 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | HVMOS reliability evaluation using bulk resistances as indices |
| US9059321B2 (en) * | 2012-05-14 | 2015-06-16 | International Business Machines Corporation | Buried channel field-effect transistors |
| CN103871882B (zh) * | 2012-12-17 | 2016-09-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US9978833B2 (en) | 2016-03-11 | 2018-05-22 | Samsung Electronics Co., Ltd. | Methods for varied strain on nano-scale field effect transistor devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US722205A (en) * | 1902-08-11 | 1903-03-10 | Chattanooga Plow Company | Wheel-plow. |
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| JPH10247727A (ja) * | 1997-03-05 | 1998-09-14 | Matsushita Electric Ind Co Ltd | 電界効果型トランジスタ |
| US7391087B2 (en) | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
| FR2812764B1 (fr) | 2000-08-02 | 2003-01-24 | St Microelectronics Sa | Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu |
| JP2004538634A (ja) | 2001-08-06 | 2004-12-24 | マサチューセッツ インスティテュート オブ テクノロジー | ひずみ層を有する半導体基板及びその形成方法 |
| US6703271B2 (en) * | 2001-11-30 | 2004-03-09 | Taiwan Semiconductor Manufacturing Company | Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer |
| US6600170B1 (en) * | 2001-12-17 | 2003-07-29 | Advanced Micro Devices, Inc. | CMOS with strained silicon channel NMOS and silicon germanium channel PMOS |
| US6492216B1 (en) * | 2002-02-07 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Method of forming a transistor with a strained channel |
| AU2003238963A1 (en) * | 2002-06-07 | 2003-12-22 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US6900521B2 (en) | 2002-06-10 | 2005-05-31 | Micron Technology, Inc. | Vertical transistors and output prediction logic circuits containing same |
| JP4421811B2 (ja) | 2002-06-25 | 2010-02-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP2004241755A (ja) * | 2003-01-15 | 2004-08-26 | Renesas Technology Corp | 半導体装置 |
| US6825086B2 (en) * | 2003-01-17 | 2004-11-30 | Sharp Laboratories Of America, Inc. | Strained-silicon channel CMOS with sacrificial shallow trench isolation oxide liner |
| US6955952B2 (en) | 2003-03-07 | 2005-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain balanced structure with a tensile strained silicon channel and a compressive strained silicon-germanium channel for CMOS performance enhancement |
| US6882025B2 (en) | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| WO2005018005A1 (en) * | 2003-06-26 | 2005-02-24 | Rj Mears, Llc | Semiconductor device including mosfet having band-engineered superlattice |
| US6855963B1 (en) * | 2003-08-29 | 2005-02-15 | International Business Machines Corporation | Ultra high-speed Si/SiGe modulation-doped field effect transistors on ultra thin SOI/SGOI substrate |
| US7057216B2 (en) * | 2003-10-31 | 2006-06-06 | International Business Machines Corporation | High mobility heterojunction complementary field effect transistors and methods thereof |
| US6881635B1 (en) | 2004-03-23 | 2005-04-19 | International Business Machines Corporation | Strained silicon NMOS devices with embedded source/drain |
| JP4102334B2 (ja) | 2004-06-16 | 2008-06-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7227205B2 (en) | 2004-06-24 | 2007-06-05 | International Business Machines Corporation | Strained-silicon CMOS device and method |
| US7102201B2 (en) * | 2004-07-15 | 2006-09-05 | International Business Machines Corporation | Strained semiconductor device structures |
| JP4327104B2 (ja) | 2005-01-20 | 2009-09-09 | 富士通マイクロエレクトロニクス株式会社 | Mos型電界効果トランジスタの製造方法及びmos型電界効果トランジスタ |
| US7465972B2 (en) | 2005-01-21 | 2008-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance CMOS device design |
| US7256081B2 (en) | 2005-02-01 | 2007-08-14 | International Business Machines Corporation | Structure and method to induce strain in a semiconductor device channel with stressed film under the gate |
| US7238555B2 (en) | 2005-06-30 | 2007-07-03 | Freescale Semiconductor, Inc. | Single transistor memory cell with reduced programming voltages |
| US7238561B2 (en) | 2005-08-02 | 2007-07-03 | Freescale Semiconductor, Inc. | Method for forming uniaxially strained devices |
| US7575975B2 (en) | 2005-10-31 | 2009-08-18 | Freescale Semiconductor, Inc. | Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer |
| US7422950B2 (en) | 2005-12-14 | 2008-09-09 | Intel Corporation | Strained silicon MOS device with box layer between the source and drain regions |
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| US7538002B2 (en) | 2006-02-24 | 2009-05-26 | Freescale Semiconductor, Inc. | Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors |
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