TWI277179B - Non-volatile memory device - Google Patents

Description

1277179 -Μ 〜九、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體非揮發性記憶體元件，特別是有 關於一種單一多晶石夕層(Single Polysilicon layer)所構成之非揮發 性記憶體。 • 【先前技術】 隨著可攜式電子產品，如數位相機、PDA及筆記型電腦等的普 及化，非揮發性記憶體在半導體記憶元件的發展上所扮演的角色 愈來愈重要。近來，氧化矽-氮化矽-氧化矽（Qxide_Nitride{xide， ΟΝΟ)非揮發性記憶體元件逐漸受到業界的青睞，跟其他非揮發性 呂己憶體比較(例如浮動閘極技術，floating gate te^oiogy)，其優勢 在於SONOS結構可以用低電壓編程(pr〇gram)及抹除(erase)，沒 _ 有脫離群體的位元(tail bits)，較佳的下一代縮小能力及較簡單的製 造流程；並因這類型的記憶體在CM0S製程上有相當高的整合 性，可以降低生產成本。 ， 而半導體製程積集度的不斷提昇，現今製作半導體積體電路的 - 趨勢是將記憶元陣列(memory cell array)與其它電路元件進行整 合，例如可將記憶體陣列與高速邏輯電路元件(high-speed 1〇gic circuit elements)同時製作在一個晶片（chip)上，形成一種同時結合 了 δ己憶體陣列以及邏輯電路(i〇gic circuits)的嵌入式記憶體，以大

5 1277179 * 幅節省面積並加快訊號的處理速度。 % 前述非揮發性記憶體元件的主要特徵乃是使用氮化矽之絕緣 介電層作為電荷儲存介質(charge trapping medium)。由於氮化石夕層 具有尚度之敵密性，因此可使随穿(tunneling)進入氮化珍層中的熱 電子被捕陷(trap)其中，進而形成一非均勻之濃度分佈，以加快讀 取資料速度並避免漏電流。至於傳統的浮置閘極快閃記憶體，則 _ 使用多晶矽浮動閘極(floatinggate)來儲存電荷，而在浮動閘極之上 還需要再多一個控制閘極(contr〇i gate)。 兩者相較，前者具有製作過程簡單，製作成本低的優點，而後 者因為必需製作浮動閘極-中間介電層-控制閘極的三層閘極堆疊 結構，需要較複雜的製程來配合，因此所耗費的成本也較高。 • 【發明内容】 本發明之主要目的在提供一種改良之非揮發性記憶體元件的 結構以及製造才法。 雜本伽讀佳實_，本發明贿-種鱗發性記憶體元 件&含有-1己憶體單元，設於該非揮發性記憶體元件的一記憶 體陣列區域内，該記憶體單元包含有一 PM0S存取電晶體以及一 PMOS儲存電晶體，經由—浮置且共關p型摻雜與該pM〇s 存取電晶體串接，其中該PM〇s存取電晶體包含有一存取開極、 1277179 -存取閘極氧化層、-P型源極摻雜區，而該浮置且共用的p型 ' ^雜區作為該PM0S存取電晶體的汲極；該mos儲存電晶體包 /有-控制間極、-氧化石夕_氮化石夕_氧化石夕(〇n〇)堆疊層、一 p型 ^極摻雜，義浮置且共用⑽㈣祕料該pM〇s儲存電 體的雜，以及-n壓M〇s電晶體，設_轉發性記憶體元 的:週邊電路區域内，該高遷M0S電晶體包含有一高壓間極以 ^ π壓f雜氧化層’且該冑朗極氧倾的厚度與該存取間極 零 氧化層的厚度相同。 6為了使f審查委員能更清楚瞭解本發明之特徵及技術内 〃明/閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供參考與辅助說明用，並非用來對本發明加以限制者。 【實施方式】 • 請參閱第1圖，其緣示的是本發明較佳實施例之非揮發性記憶 體的剖面示意圖。如第】圖所示，在一半導體基底励上，例如^ 型矽基底，包括有一記憶體陣列區域1〇1以及一週邊電路區域 102。在記憶體陣列區域101 _離子佈植製程形成有離子井11〇， '例如N型離子井’而在基底100表面上形成有溝渠絕緣結構130， 例如淺溝絕緣(shallow trench isolation，STI)結構。 在記憶體陣列區域101内的N型離子井110上，設有至少一非 揮發性記憶體單元200,其包括有一存取電晶體21〇以及一儲存電 !277179 晶體220。根據本發明之較佳實施例，存取電晶體21 〇及儲存電晶 體220皆為PMOS電晶體，其中，存取電晶體21〇包括有—閘極 2Η、一閘極氧化層212設於閘極214與Ν型離子井no之間、ρ 型汲極/源極摻雜區216、Ρ型汲極/源極摻雜區232以及ρ型輕摻 雜汲極218 ;儲存電晶體220包括有一閘極224、一氧化矽_氮化矽 氧化石夕(ΟΝΟ)介電層150設於閘極224與Ν型離子井no之間、 Ρ型汲極/源極摻雜區232、Ρ型汲極/源極摻雜區226以及ρ型輕 摻雜汲極228。 工 另外，在閘極214與224的側壁上則形成有側壁子230。〇Ν〇 介電層150包括有下氧化石夕層151、氮化石夕捕陷層152以及上氧化 矽層153。根據本發日月之較佳實施例，下氧化石夕層151的厚度約介 於15埃至35埃之間，氮化石夕捕陷層152的厚度約介於％埃至⑽ 埃之間，而上氧化石夕層153約介於45埃至励埃之間。由圖中可 看出’存取電晶體210及儲存電晶體22〇經由ρ型沒極/源極推雜 區232構成串接組態’並形成本發明之非揮發性記憶體單元2⑻。 、在週邊電路區域102内，設有一高壓则電晶體310，藉由 溝渠絕緣結構130構成電性隔絕。根據本發明之較佳實施例，高 壓MOS電晶體310包括有-閘極314、設於閘極314讎上的側 壁子330、-閘極氧化層312設於閘極3Μ與半導體基底！⑻之 間、汲極/源極摻雜區316以及輕摻雜汲極318。高壓腫電晶體 310可以是PMOS電晶體或者職〇8電晶體。而此高壓娜電 1277179 ‘晶體310端視製程或產品需要，而調整其閘極氧化層312之厚卢 、，剌適當元件特性，並且在週邊線路區域僅有此1元件= 氧化層，整個製程相當簡單、需要光罩數目少(因為在週邊區錢 有低壓元件），如此一來，製造成本低廉。 本發明之主要特徵在於在記憶體陣顺域1G1⑽存取電晶體 210的閘極氧化層212的厚度與週邊電路區域1〇2内高壓繼曰$曰電 •晶體烟的閘極氧化層312的厚度相同。而且，本發明非揮發性 记憶體單元200的存取電晶體21〇以及儲存電晶體22〇皆為 電晶體。此外，本發明之另一特徵在於存取電晶體2i〇以及儲存 電晶體220串接在-起，構成單一記憶體單元，因此，本發明之 非揮發性記憶體乃是N0R架構，而不是NAND架構。 明翏閱第2圖至第7圖’其綠示的是本發明較佳實施例製作彼 籲入式鱗發性記㈣綠的麻示賴。魏，如第2圖所示， 料導體基底100上，定義有記憶體陣列區域⑽以及週邊電路 區域102。首先，在基底100的記憶體陣列區域1〇1内以離子佈植 製私形成N型離子井11〇 ’接著，在基底1〇〇表面上形成溝渠絕 .緣結構130。此外，亦可以先形成溝渠絕緣結構13〇，然後再進行 離子井110及】20的離子佈植。接著，進行一 〇N〇製程，在基底 100表面上形成ΟΝΟ堆疊層150，如前所述，0N0堆疊層15〇包 括下氧化矽層15卜氮化矽捕陷層152以及上氧化矽層153。接著， 在記憶體陣列區域101内的〇Ν〇堆疊層15〇上形成光阻遮罩圖案 1277179 • 410，其定義出儲存電晶體的通道區域。 接下來’如第3圖所示’利用光阻遮罩圖案41〇作為侧硬遮 罩’進行刻製程’去除未被光阻遮罩圖案彻覆蓋的堆 疊層150。隨後，去除光阻遮罩圖案41〇。 如第4圖所示，進行一熱氧化製程，在半導體基底⑽上長出 擊層厚度為心的二氧化石夕層112，其用來作為週邊電路區域102 内的高壓MOS電晶體的閘極氧化層，以及作為記憶體陣列區域 1〇1内的存取電晶體的閘極氧化層。根據本發明之較佳實施例，二 氧化矽層112的厚度tl約為5〇-2〇〇埃之間。 接下來，如第5圖所示，於料體基底1〇〇上沈積一推雜多晶 石夕^ 114。然:後，在摻雜多晶㈣m上形成—光阻遮罩圖案·， 籲其定義出週邊電路區域1〇2以及記憶體陣列區域1〇1内的間極位 置與圖案。 =第6圖所示’利用光阻遮罩圖案43〇作為韻刻硬遮罩，進行 一乾韻刻製程’將未被光阻遮罩圖案430覆蓋的摻雜多晶石夕層114 以及一氧化石夕層112 .，如此即完成週邊電路區域脱以及記 憶體陣列區域1G1内的難枝，而於記憶體陣顺域1〇1内形 成閘極氧化層312與間極結構2M、間極結構故、閘極氧化層阳 與閘極結構314。 1277179 如第7圖所示，去除光阻遮罩圖案“ο之後，再分別進行離子 饰植製程，以於間極兩側的半導體基底漏t形成輕汲極源極推 雜區（LDD) 218、228、318 ,·之後進行側壁子製程__啊卟 緊接著是再度分職行離子佈程，以關極繼子兩側的半 ¥體基底100中形成重汲極源極摻雜區ρ^+/ρ+)216、226、232、316。 請參閱第8圖，其繪示的是本發明另一較佳實施例之非揮發性 記憶體的剖面示意圖。如第8圖所示，在一半導體基底1〇〇上， 例如Ρ型矽基底，同樣包括有一記憶體陣列區域1〇1以及一週邊 電路區域102。在記憶體陣列區域1〇1内以離子佈植製程形成有離 子井110，例如Ν型離子井，而在基底1〇〇表面上形成有溝渠絕 緣結構130，例如淺溝絕緣(shan〇w trench is〇iati〇n，STI)結構。本 實施例與第1圖的實施例不同之處在於週邊電路區域1〇2内除了 阿壓MOS電晶體310，另有一結構與記憶體陣列區域1〇1内儲存 電晶體220相同電晶體51〇，其包括〇N〇介電層512、閘極514 以及汲極/源極摻雜區516。電晶體510可以作為修整Sense Amplifier 内參考電路（ReferenceCircuitTrilnming)的電路元件， 使得Sense Amplifier内之參考電路更加精確；或是插入在 Amplifier内’可以提供senseAmpiifier之參考電流使用，如此一 來’參考電路所產生之參考電流可以隨著記憶區内記憶、元件特性 變化而追蹤更動（Tracking)，而晶記憶窗_mQryWind()w^ 變得更大’得到較佳之良率與可靠度。 11 1277179 v 請參閱第9圖至第14圖，其繪示的是本發明另一較佳實施例 製作嵌入式非揮發性記憶體方法的剖面示意圖。如第9圖所示， 在半導體基底100上，定義有記憶體陣列區域1〇1以及週邊電路 區域102。首先，在基底1〇〇的記憶體陣列區域1〇ι内以離子佈植 製程形成N型離子井11〇，接著，在基底100表面上形成溝渠絕 緣結構130。此外，亦可以先形成溝渠絕緣結構13〇，然後再進行 • 離子井110及120的離子佈植。接著，進行一 〇N〇製程，在基底 100表面上形成ΟΝΟ堆疊層150，如前所述，0N0堆疊層15〇包 括下氧化矽層151、氮化矽捕陷層152以及上氧化矽層153。接著， 在記憶體陣列區域1〇1内的0N0堆疊層15〇上形成光阻遮罩圖案 410，其定義出儲存電晶體的通道區域。 接下來’如第10圖所示，利用光阻遮罩圖案410作為_硬 遮罩’進行-侧製程，絲未被光阻遮罩_41 堆疊層150。隨後，去除光阻遮罩圖案410。 如第U _心進行—熱氧化製程，在半導體基底⑽上長 内的的—氧化销112，其用來形成週邊電路區域102 101内的存取以及作為記鍾陣列區域 恳1日日、祕氧化層。根據本發明之較佳實施例，一 m的厚度㈣為㈣g埃之間。接著，在半導體从 100上形成-光阻㈣心 财在牛導體基底 先阻遮罩圖案420,其覆蓋住記憶體陣列區域101以 1277179 =邊電路^域搬内即將形成高壓m〇s電晶體的主動區域 :而暴洛出週邊電路區域搬内即將形成低壓應 主動區域102b。 如第12圖所示，接著進行1刻製程，例如刻製程，將 未被光阻遮罩圖案㈣覆蓋的二氧切層ιΐ2齡。隨後，去除 光阻遮罩圖案420。 如第13圖所示，接著再進行—熱氧化製程，例如爐管熱氧化 製程’在週邊電路區域102内即將形成低壓順電晶體的主動區 域l〇2b上形成厚度的二氧化石夕層122，其中厚度小於厚度 此熱氧化步驟同時縣本厚度t2的二氧切層m增厚到厚度^。 根據本發明之難實補，厚度t3約介於15埃， 介於50-200埃左右，但並不限於此範圍。 又4，’. 接下來’於半導縣底1GG上沈積—獅乡晶销114。然後， 在摻雜多晶铺114上形成-光阻遮罩圖案，其定義出週邊電 路區域102以及記憶體陣列區域1〇1内的閘極位置與圖案。 如第14圖所示，利用光阻遮罩圖案43〇作為蝕刻硬遮罩，進 行一乾蝕刻製程，將未被光阻遮罩圖案43〇覆蓋的摻雜多晶矽層 114蝕除，如此即完成週邊電路區域1〇2以及記憶體陣列區域 内的閘極定義，而於記憶體陣列區域101内形成閘極氧化層M2

13 314 1277179 與閘極結構 閘極氧化層322與閘極結構324。 。 絲絲遮«案之後，縣顺行軒佈難程，以於 閘極賴的半賴基底1G()中形成贿極難摻雜218、⑽、 318、328，·之後進行㈣子製程’緊追隨是再度分別進行離子佈 植製程，以於閘極侧壁子兩側的半導體基底励中形成重沒極源 _ 極摻雜區 216、226、232、316、326。 最後形成之週奴路102内高壓電晶體31〇之閉極氧化層312 厚度與記憶體陣列區域ιοί内存取電晶體21〇之閘極氧化層曰212 厚度相等。 請參閱第15圖，其繪示的是本發明另一較佳實施例之非揮發 • 性圮憶體的剖面示意圖。如第15圖所示，在一半導體基底上， 例如P型矽基底，同樣包括有一記憶體陣列區域1〇1以及一週邊 電路區域102。在記憶體陣列區域1〇1内以離子佈植製程形成有離 子井110，例如N型離子井，而在基底1〇〇表面上形成有溝渠絕 緣結構130，例如淺溝絕緣(shallow trench isolation，STI)結構。本 實施例與第1圖的實施例不同之處在於週邊電路區域1〇2内除了 高壓MOS電晶體310以及^4壓]\^08電晶體320，另有一結構與 記憶體陣列區域1〇1内儲存電晶體220相同電晶體510，其包括 ΟΝΟ介電層512、閘極514以及汲極/源極摻雜區516。電晶體51〇

14 1277179 可以作為修整參考電路的電路元件。 此外’本發明又另一較佳實施例中，除了高壓MOS電晶體310 以及低壓MOS電晶體320之外，週邊電路區域1〇2内亦可以另包 3有中MMOS電晶體(圖未示），其閘極氧化層的厚度介於高麼 MOS電晶體310的閘極氧化層的厚度與低壓M〇s電晶體32〇的 閘極氧化層的厚度之間。 以上所述為本發日仅麵：實施例，凡依本發斜請專利麵 所做之均等變化與料’冑制本發明之涵蓋細。 【圖式簡單說明】 .第1圖繪示的是本發日月較佳實施例之非揮發性記憶體的剖面示 意圖。 第2圖至第7圖_的是本發喊佳實施㈣作喪入式 SONOS非揮發性記憶體方法的剖面示意圖。 第8圖!會示的是本發明另—較佳實施例之非揮發性記憶體的剖 面示意圖。 第9圖至第Μ _邱是本發明另—較佳實施顺作嵌入式 SONOS非揮發性記憶體方法的剖面示意圖。 第15圖繪示献本發料—錄實關之非揮發性記憶體的 剖面示意圖。 1277179

【主要元件符號說明】 100 半導體基底 101 記憶體陣列區域 102 週邊電路區域 102a 主動區域 102b 主動區域 110 N型離子井 112 二氧化矽層 114 摻雜多晶矽層 122 二氧化矽層 130 溝渠絕緣結構 150 ΟΝΟ堆疊層 151 下氧化矽層 152 氮化矽捕陷層 153 上氧化矽層 200 非揮發性記憶體單元 210 存取電晶體 212 閘極氧化層 214 存取閘極 216 Ρ型汲極/源極摻雜區 218 P型輕摻雜汲極 220 儲存電晶體 224 閘極 226 Ρ型汲極/源極摻雜區 228 P型輕摻雜没極 230 側壁子 232 P型没極/源極摻雜區 310 高壓MOS電晶體 312 閘極氧化層 314 閘極 316 汲極/源極摻雜區 318 輕掺雜没極 320 低壓MOS電晶體 322 閘極氧化層 324 閘極 326 >及極/源極換雜區 328 輕摻雜没極 330 側壁子 410 光阻遮罩圖案 420 光阻遮罩圖案 430 光阻遮罩圖案 510 電晶體 512 ΟΝΟ介電層 514 閘極 516 没極/源極摻雜區 16

Claims (1)

1277179 十、申凊專利範圍·· 1· 一種非揮發性記憶體元件，包含有·· 〜 、一§己憶體單元，設於該非揮發性記憶體元件的一記憶體陣列區 域内，該記憶體單元包含有一 PMOS存取電晶體以及-觸8儲 存電s曰體，經由一浮置且共用的p型摻雜區與該卩％〇8存取電晶 體=接，其中該PM0S存取電晶體包含有一存取問極、一存取間 •極氧化層、-P型源極摻雜區，而餅狀共賴p型摻雜區作 為該PMQS存取電晶體的絲；該pMQS儲存電晶航含有一控 制閘極、電荷儲存單元(Charge Storage structure)、一 p型汲極摻雜 區而A浮置且共用的p型摻雜區作為該pM〇s儲存電晶體的源 極；及 -南壓MOS電曰曰曰體，設於該非揮發性記憶體元件的一週邊電 路區域内’該高壓MQS電晶體包含有—高壓閘極以及—高壓間極 ⑩氧化層，且該高壓閘極氧化層的厚度與該存取問極氧化層的厚度 相同。 2·如申請專利範圍第1項所述之非揮發性記憶體元件，其中 .該電荷儲存單元包括-下氧化㈣、—氮化補陷層以及一上氧 化砍層。 3.如申請專利範圍第2項所述之非揮發性記憶體元件，其中該下 氧化矽層的厚度約介於15埃至35埃之間。 17 1277179 5· —如申請專利範圍第2項所述之非揮發性記憶體元件 虱化矽層153約介於45埃至1〇〇埃之間。 /、〜上 6. 如申請專利翻第1項所述之非揮發性記舰元件 取閘極氧化·厚度約介於5G•細埃左右。 ^ 7. 如申請專利範圍第！項所述之非揮發性記憶體元件，其中該言 壓閘極氧化層為二氧化矽。 〜T7 !:如申請專鄕1項所狀轉舰記_元件，其中該記 憶體單元係形成在一 N型離子井上。 9·種非揮發性記憶體元件，包含有： 、-記憶體單元，設於該非揮發性記憶體元件的—記憶體陣列區 域内，該記憶體單元包含有—PM0S存取電晶體以及一 ΡΜ〇_ 存電曰曰體，經由一浮置且共用的p型摻雜區與該1>]^〇8存取電晶 體串接’其中該PMOS存取電晶體包含有一存取閘極、一存取閘 極氧化層、-Ρ型源極摻雜區，而該浮置且共用的ρ型推雜區作 為該PMOS存取電晶體的汲極；該pM〇s儲存電晶體包含有一控 制閘極、一電荷儲存單元(Charge storage structure)、一 P型汲極摻 1277179 雜區 源極 而該浮置且共用的p型摻雜區作為該PM0S儲存電晶體的 一高壓MOS電晶體，設於該非揮發性記憶體元件的一週邊電 路區域内’該高壓MOS f晶體包含有—高制極以及—高麼間極 氧化層’且該錢雜氧化層的厚度與該存取雜氧化層的厚度 相同；及 一 MOS電晶體，設於魏邊電路區域内，該Μ〇§電晶體包含 有一閘極以及該電荷儲存單元。 如申明專利範圍第9項所述之非揮發性記憶體元件，其中 <電4儲存單7G包括—下氧切層、—氮切捕闕以及一上氧 4L·石夕層。 11，如申料利範圍第1G項所述之非揮發性記憶體元件，其中該 下氧化梦層的厚度約介於15埃至35埃之間。 ^如申__第1G項所述之非揮發性記憶體元件，其中該 鼠化石夕捕陷層152的厚度約介於％埃至⑽埃之間。 •"如申#專利補第ω項所述之非揮發性記憶體元件，其中該 魏石夕層153約介於45埃至1〇〇埃之間。 申月專利feu第9項所述之非揮發性記髓元件，其中該存 19 1277179 取閑極氧化層的厚度約介於50-2〇〇埃左右。 15·如申請專利範圍第9項所述之非揮發性記憶體元件，其中該高 壓閘極氧化層為二氧化矽。 16·如申請專利範圍第9項所述之非揮發性記憶體元件，其中該記 憶體單元係形成在一 N型離子井上。 17· —種非揮發性記憶體元件，包含有： 一記憶體單元，設於該非揮發性記憶體元件的一記憶體陣列區 域内，該纪憶體單元包含有一 pM0S存取電晶體以及一 pM〇s儲 存電晶體，經由一浮置且共用的P型摻雜區與該1>]^〇8存取電晶 體串接，其中該PMOS存取電晶體包含有一存取閘極、一存取問 極氧化層、—p型源極摻祕，而該浮置且共用的p型換雜區作 為及PMOS存取電晶體的沒極；該pM〇s儲存電晶體包含有一控 制間極' -f荷儲存單元(Ch唧stGrage stmeturc)、— p型汲極: 雜區置且共㈣P型摻雜區作為該舰〇8儲存電晶體的 源極； -高壓MQS電晶體，設於該非揮發性記憶體元件的—週邊電 路區域内’該高壓M〇S電晶體包含有_高壓_以及—高壓間極 乳化層，且私壓閘極氧化層的厚度與該存取雜氧化層的厚度 相同；及 一低壓MOS電晶體， 設於該週邊電路區域内 該低壓MOS 20 1277179 . 電晶體包含有一低壓閘極以及一低壓閘極氧化層，其中該低壓閘 • 極氧化層的厚度小於該高壓閘極氧化層的厚度。 18·如申請專利範圍第17項所述之非揮發性記憶體元件，其中形 成週邊電路之低壓閘極氧化層之前需要一光阻遮罩圖案以覆蓋整 個圮憶體陣列區域及週邊電路之高壓電晶體所形成之區域，之後 進行蝕刻以蝕除在低壓電晶體區域上之不要氧化層，隨之去除光 鲁阻遮糊案後，再觸長成週翁路之低壓電日$體所需之間極氧 化層。 19·如申明專利範圍第17項所述之非揮發性記憶體元件，其中該 非揮發性讀、體件另包含有—M〇s電曰曰曰體，設於該週邊電路區 域内，該M0S電晶體包含有一.以及該電荷儲存單元。 φ 2〇·如申清專利範圍第17項所述之非揮發性記憶體元件，其中該 非揮發性⑽體元件另包含有—中壓M〇s電晶體，設於該週邊電 品或内口亥中壓M0S電晶體包含有一中壓閘極以及一中壓閘極 儿如申二專利减第17項所述之轉發性記憶體元件，其中該 乂堵存單元^下氧化❸層、—氮化々捕陷層以及—上氧化 石夕廢。 21 1277179 ^如申物21顧述之轉發性記憶體元件 下乳化料的厚度約諸15埃至35埃之間。 =如申請專利範圍第21項所述之非揮發性記憶體元件， 夕捕陷層152的厚度約介於50埃至⑽埃之間。 从如申請專利範圍第21項所述之非揮發性記憶體元件 上化矽層153約介於45埃至丨⑻埃之間。 如申請細_ 17項所述之非揮發性記憶體元件 子取閘極氧傾的厚私纽5()勘埃左右。 26. 如申請專利翻第17項所述之非揮發性記憶體元件， 低壓閘極氧化層的厚度約介於15.埃左右。 27. 如申π專她圍第P項所述之轉發性記憶體元件， 低壓閘極氧化層為二氧化石夕。 现如申請專利範圍第17項所述之非揮發性記憶體元件； 高壓閘極氧化層為二氧化石夕。 29·如申Γ專利㈣第17項所述之非揮發性記憶體元件 §己憶體單元係形成在一 Ν型離子井上。 其中該 其中該 其中該 其中該 其中該 其中該 其中該 ’其中該

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