TWI274171B - A scan chain and an IC verification method using the scan chain - Google Patents

Description

1274171 九、發明說明： 【發明所屬之技術領域】 電路狀態掃描鏈（scan chain)、資料獲取系統（built in probe)和模擬驗證方法（method of chip design verification) 【先前技術】 積體電路（integrated circuit)産品能否及時上市是影響 産品競爭力的一個重要因素，隨著積體電路規模的不斷擴 大以及矽智權複用（IP re-use)技術的發展，積體電路設計的 模擬驗證（verification)所需的時間越來越長。因此，提高模 擬驗證效率成爲目前壓縮積體電路産品設計時間的有效手 段之一。 模擬包括軟體模擬（simulati〇n)與硬體模擬 (emulation)。其中，軟體模擬是指把用硬體描述語言編寫的 描述積體電路的代碼（如暫存器傳送語言Register Transfer Language ; RTL )輸入軟體模擬系統，以軟體類比該積體 電路的邏輯功能。硬體模擬是指把所述的代碼輸入硬體模 擬糸統（如現％可程式化閘陣列Field pr〇grammable Gate Array ; FPGA) ’用FPGA類比該積體電路的邏輯功能。軟 體模擬與硬體模擬各有優缺點：軟體模擬的内部狀態為全 可見（full visibility)，因此可觀察待測元件（Device under Test ; DUT)(被軟體模擬系統類比的積體電路）内的任意 信號，所以能藉以對待測元件進行具體的分析，但模擬速 度慢。相反的，雖然硬體模擬速度快，但限於針腳（i/〇pin) 數的限制，其内部信號的觀察十分困難。 5 1274171 關待測元件除錯（debug)只需要在發生錯誤前' • 纟的—小段時間對待測元件進行詳細分析即可，所以只要 把發生錯誤前後的一小段測試程式放在軟體模擬系統上運 γ一卩可、、、"5硬體模擬與軟體模擬的模擬驗證方法在於保|

二對f測70件進行具體分析的同時亦提高了模擬驗證效I 、：口之大邛刀的測试程式（test program)在硬體模 - m统上運行，將硬體模擬系、統的輸出信號與標準的輸出 ㈣進行比對，以判斷是否發生錯誤。而通過複製硬體模 • 擬线的電路狀態（state)及輸入序列（input化㈣㈣），使硬 體核擬系統在發生錯誤前後一小段時間的行爲在軟體模擬 系統上重現。最後，利用軟體模擬系統對待測元件進行具 一刀析上述的這種方法兼具硬體模擬與軟體模擬兩者 之優點。 任何單時脈、同步的數位系統都可以看成是一個巨大 的狀態機（state machine)。而硬體模擬系統類比的待測元件 就是這樣一個系統。這裏將對以下幾個概念進行說明： _ 輸入序列（以下簡寫爲inPut—seq ):輸入信號由時脈 (clock)採樣得到的離散序列。 輸出序列（以下簡寫爲output一Seq):輸出信號由時脈 採樣得到的離散序列。 狀態序列（以下簡寫爲state 一 seq):電路狀態由時脈採 樣得到的離散序列。 行爲函數（behavior一function ):由某個狀態和與其對 應的輸入序列得到輸出序列的函數，由當前狀態和輸入序 列作爲參數，産生狀態序列和輸出序列兩個序列。 1274171 行爲函數和狀態序列、輸入序列以及輸出序列的關係 如下： (state 一 seq，output 一 seq) =behavior—function (init—state，input—seq) 〇 上式可以描述爲：一段時間内，系統的行爲（state_seq 和 output一seq)由系統的行爲函數（behavior_function)、初 始狀悲（init—state )和輸入序列（input—seq )三者唯·決 定。 如果需要在軟體模擬系統上複現（reproduce)待測元件 在硬體模擬系統上的行爲，就需要在硬體模擬系統上得到 上述二種資訊：行爲函數、初始狀態和輸入序列。 衆所周知，一個單時脈、同步的積體電路，在任意時 刻’其狀態由内部記憶體存儲的資料唯一決定；其行爲函 數由其内部所有的組合邏輯唯一決定；輸入序列則由外部 決定。 硬體模擬系統中與軟體模擬系統中的該待測元件的組 合邏輯相同（至少在正常工作模式下的組合邏輯相同）。換 δ之’邊積體電路在兩個平臺上的行爲函數相同，因此， 只要有硬體模擬系統上該待測元件的“初始狀態，，和“輸 入序列就可以在軟體模擬系統上複現該待測元件在硬體 模擬系統上的行爲（即狀態序列與輸出序列）。這是前述結 合硬體模擬與軟體模擬的模擬驗證方案的基礎。 因此，要在軟體模擬系統中複現硬體模擬系統所類比 的忒待測兀件的行爲，首先需要從硬體模擬系統得到“初 始狀態’，# “輸人序列，，。“輸入序列，，可通過複製待測 1274171 =件的輪入得到，所以比較容易實現，然而問題在於如何 仔到初始狀態”（該領域一般把獲得“初始狀態，，的過 程稱爲快照·’ Snapshot)。目前，業界一般的做法是把軟體 模擬系統與硬體模擬系統以某一種方式連接，使兩者間可 進行電路狀態的相互傳輸，從而實現模擬在兩個系統間的 切換。如美國專利第5,937，179號（以下稱179號專利）所 揭不的方案，硬體模擬發生錯誤時，暫停測試程式的運行， 利用備份暫存器構建的掃描鏈（Scan_Chain)把待測元件的 電路狀態導出並輸入軟體模擬系統，在軟體模擬系統上從 這一刻繼續向前運行或者向後運行測試程式，在軟體模擬 系統上複現該錯誤並對之進行分析（請參179號專利說明 書第3攔第63行至第67行以及第4攔第39行至第43行）。 然而’這種模擬驗證方法仍有以下幾個缺點：第一，用額 外的備伤暫存器構建電路狀態掃描鍵，使積體電路閘數大 幅增加，提高了現場可程式化閘陣列（卯(}八）模擬的成本， 對超大型積體電路設計而言這點尤爲重要；第二，模擬在 軟體模擬與硬體模擬之間切換，切換次數比較多，使模擬 效率降低；第三，硬體模擬系統發生錯誤時，分析該錯誤 的發生原因的最佳時刻已經過去，而要在軟體模擬系統上 通過回跑測試程式獲得該時刻的“初始狀態，，非常困難， 且不一定能夠實現。 【發明内容】 因此’爲簡化模擬驗證’提南模擬驗證的效率，降低 模擬驗證的成本，亟需設計一種新的模擬驗證方案。 1274171 本發明提供一種電路狀態掃描鏈，包括··多個暫存哭 (register)以及與每個暫存器對應的輸入端組合邏輯二 combinational 1〇gic)和輸出端組合邏輯（⑽印加 combinational logic)。每個暫存器的輸出埠和與之相對應2 輸出端組合邏輯的輸入埠連接，所述電路狀態掃描鏈還包 括與所述多個暫存器相對應的多個第一多工器 及多個第二多工器，其中，每個暫存器與相應的一個第一 多工器和相應的一個第二多工器相關，第一多工器與第二 多工器都分別設有兩個輸入埠與一個輸出埠。其中，各第 一多工器的第一輸入埠和與之相應的暫存器的輪出埠連 接，各帛一多ill的第二輸入埠與前一暫存器的輸出璋連

接，各第一多工器的第一輸入埠和與之相應的暫存器所對 應的輸入端組合邏輯的輸出埠連接，各第二多工器的第二 輸入埠和與之相應的第一多工器的輸出埠連接，各第二多 工器的輸出埠和與之相應的暫存器的輸入埠連接，位於掃 描鏈最後的暫存器的輸出埠與掃描鏈上第一個暫存器所對 應的第一多工器的第二輸入埠連接。 本發明還提供一種利用上述電路狀態掃描鏈的一種資 料獲取系統’包括：快照控制模組（snapshQt e。咖㈣，通 過所述多個第一多工器和所述多個第二多工器，來控制所 述電路狀態掃描鏈的工作狀態（m〇de)。 如上所述的資料獲取系統，所述電路狀態掃描鏈的工 作狀態包括正常工作模式（normal mode)、保持模式（h〇iding m〇de)和快照模式（snapshot mode)。 在14所述的資料獲取系統中，快照控制模組内還設有 9 1274171 計數器（counter) ’用以控制所述電路狀態掃描鏈的暫存器的 值的移位（shift)次數。 本發明還提供一種利用如上所述的電路狀態掃描鏈或 資料獲取系統的模擬驗證方法，包括以下步驟··在測試程 式上設置多個檢測點；在硬體模擬系統上運行測試程式； 在運行測試程式的同時下載輸入資料；在檢測點處對電路 進仃快照；把電路狀態和輸入資料提供給軟體模擬系統， 在軟體模擬系統上重現待測元件在硬體模擬系統上的行 【實施方式】

本發明藉由改變待測元件的邏輯電路，將待測元件内 部的暫存n串聯成-條掃描鏈，料部㈣信號控制待測 兀件的工作模式（包括正常模式、快照模式及保持模式）。 另外，由於本發明的掃_首尾相連，當快照完成後，待 測元件的電路狀態隨即恢復成快照前的電路狀態。因此， 不需要額外的時間恢復待測元件的電路狀態，使得待測元 件可繼㈣❹丨試程式，提高了模擬紐的效率。 0_請=第1圖，第1圖為待測元件的原始邏輯的簡化 圖不°其包括N個暫存分別以lla、llb...lln#_、 及/、上述暫存0 11相應的輸入端組合邏輯 別 m.12n表示）與相應的輸出端組 以—，表示)。暫存器u具有輸入，阜(圖(; 不D端）與輸出琿（圖中所示Q端)，輸出埠的值即暫广 器所儲存的值，也就是暫存器的狀態。暫存器的特點在: 1274171 璋的值Γ 時，暫存器的輸出蟬的值就變成輪入 ，值。因此，想得到多個暫存器的值，只要把;= j成-條掃描鏈，再通過時脈的驅 二:: 者時脈把存館的值依次向前移位，鍵 器的輸出痒就可以接收到這 鍵取末4的暫存 八私士 霄畀态的值。如果不#用供 =備份待測元件的"個暫存器的值，就需要』： 的邏輯，在需要得到這些暫存器的值的時候： 二:暫存器串連成一條掃描鏈，利用婦 此 存"中料的代表電路狀態的資料輸出到外部。 :::2圖’第2圖是本發明待測元件的簡 比較，辦加了黛，肖待測几件的原始邏輯相 孕又“口了弟-多工器14 (分別以Μ 和第二多工器15 (分別以仏、15, Τ表不） 暫在哭nu泣 15n表不下面將以 时。η爲主體’舉例說明掃描鏈如何形成。第一多工 二 多工器15b分別有兩個輸入璋和一個輸出 —-夕―1工益15b的輸出埠與暫存器llb的輪入埠連接， 多工器15b的第-輸入埠與輸入端組合邏輯12 知連接，第二多工器15b的第二輸入璋與第一多工器^ 埠連接。第一多工器14b的第一輸入埠與暫存請 弟0^14b的第二輸入埠與前一個暫 子為Ha的輸出琿連接。處於掃描鏈最末端的暫存器⑴ 的輸出埠與處於掃描鏈的第一個暫存器、11a的第一多工器 的第一輸入埠連接，如此構成一個掃描鏈迴圈。 多工器14由移位致能（shiftenable)信號控制， 一多工器15由激發致能（str〇beenable)信號控制。這兩個 11 1274171 控制信號的組合與待測元件的工作模式的關係如下表所 示： 激發致能 移位致能 工作模式 0 0 正常模式 1 1 0 保持模式 1 1 快照模式

當激發致能爲0時，第二多工器15選擇第一輸入埠的 輸入（即輸入端組合邏輯12的輸出）作爲輸出，第一多工 器14的輸出不被選擇，此時，待測元件回復原始的邏輯功 能，工作模式處於正常的模式下。 當激發致能爲1且移位致能爲0時，第二多工器15選 擇第二輸入埠的輸入（即第一多工器14的輸出）作爲輸出； 第一多工器14則選擇第一輸入埠的輸入（即當時對應該多 工器14之暫存器11的輸出）作爲輸出。此時，這暫存器 的值保持不變，待測元件工作處於保持模式。何時需要待 測元件工作在此模式下將在下文進行說明。 當激發致能爲1且移位致能爲1時，第二多工器15選 擇第二輸入埠的輸入（即第一多工器14的輸出）作爲輸出； 第一多工器14則選擇第二輸入埠的輸入（即前一個暫存器 11的輸出）作爲輸出。此時，隨著系統時脈，各暫存器的 值在掃描鏈中向前移位，在掃描鏈末端的輸出埠根據該時 脈採樣得到這些暫存器的值。經過N個時脈後，得到所有 暫存器的值，且所有暫存器的值恢復到移位元以前的狀態。 接著，請參考第3圖，第3圖是本發明資料獲取系統 12 1274171 的簡化硬體圖不。該資料獲取系統包括採集電路狀態（即 初始狀心）貝料的部分與輸入（即輸入序列）資料的部分。 第3圖中待測元件（DUT) 1的輸人信號被引至編碼器3, 該輸入信號經過編碼器3的編碼1縮後輸出至第三多工器 4。快照控制模組2控制待測元件1在何種工作模式下，同 時控制所述的編碼器3以及第三多工器4的工作。因爲未 採用備份暫存器構建掃描鏈，所以快照與測試不能同時進 行。^言之，電路狀態資料與輸入資料的上傳不會在時間 上重疊1 了節省硬體開銷降低成本，本發明的實施例利 用同-f料通道使得讓通過第三多工器4的電路狀態資料 與輸入貝料上傳外部設備，然而也可以採用兩條資料 分開上傳。 、 只有精確地控制掃描鏈1〇的移位次數才能得到正確的 電路狀態資料並且在快照完成後使暫存器n恢復快照前的 狀態。首先，要明確掃描鏈1〇由多少個暫存器u構成， 這可通過一些邏輯分析軟體對待測元件的rtl c〇de進行 为析來完成（這是本領域公知的技術手段）。其次，是對掃 描鏈10移位元次數的精確控制，這是由快照控制模=2 = 所設的計數器21纟完成的。軟體把表示暫存器數量的值賦 給計數器21，快照開始後，掃描鏈1〇開始移位，每進行一 次移位，計數器21就把所賦的值減一，當計數器21 =值 成爲0時說明快照完成並且暫存器恢復快照前的狀態。這 時快照控制模組2通過激發致能和移位致能兩個信二控= 停止快照。 資料獲取系統在上傳資料時可能會發生溢出等錯誤， 13 1274171 i«需輸出’否則自發生溢出至 消除期間，掃描鏈輸出的資料將會丢失，導致最終

並非完整的電路狀態資料。本發明的掃描鏈中的第一多工 器14及第二多工器15的組合可以克服這個難題。當；： 上傳通道發生溢出錯誤或者發生其他導致暫時無法接收資 料的情況時，㈣將發送信號給快照㈣模組2,快照控: 模組2使激發致能信號爲卜使移位致能信號爲q，此日工夺， 暫存器11的輸出埠與輸人埠連接，暫存器的值保持不變。 系統恢復正常後再繼續輸出掃描鏈中暫存器的資料。 另外，電路狀態資料包括了暫存器狀態與記憶體（如 SRAM)的内谷’則文主要描述如何獲得暫存器的值，這也 是本發明的重點所在，至於記憶體的内容可通過讀取操作 獲侍，此爲業界一般技術人員所知，故在此不進行贅述。 以上主要對本發明的掃描鏈結構進行描述，後文將對 本發明的模擬驗證方案進行說明。請參考第4圖，第4圖 是本發明在測試程式上設置檢測點的示意圖。首先，根據 貫際情況在測試程式上設置多個測試點，如圖中的A、B、 C D、E，這些測試點是進行快照的標誌（測試程式是在 硬體模擬系統中運行）；當測試程式運行到這些測試點的時 候，系統暫停對待測元件的輸入，同時把激發致能信號置 1，把移位致能信號置〇，這時電路狀態保持不變；當系統 準備好輸出電路狀態資料時，再把移位致能信號置丨，這時 掃描鍵10中暫存器n的值開始移位；電路狀態資料輸出 完成後’恢復系統對待測元件的輸入，同時把激發致能置 1 ’使待測元件恢復原來的邏輯功能，測試程式繼續運行。 1274171 整個測試程式結束後，輸入序列以及A、B、C、D、E五個 測試點的電路狀態都已被記錄。若硬體模擬在c和d之間 發生了一個錯誤，就把C點的電路狀態導入軟體模擬系 統，同時把C和D點之間的輸入序列提供給軟體模擬系 統，如此，軟體模擬系統就能夠重現這段測試程式在硬體 模擬系統上的運行狀況。從而可利用軟體模擬的電路狀態 全可見性對發生的錯誤進行詳細地分析。顯然，這種模擬 驗證方案不會錯失對錯誤進行具體分析的時機，不管錯誤 發生在何時，只要把發生錯誤前的一個測試點的電路狀態 及對應的輸入序列導入軟體模擬系統即可。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 濩範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 ·

為讓本發明之上述和其他目的、特徵、優點與實施例 能更明顯易懂’所附圖式之詳細說明如下·· 第1圖爲待測元件的原始邏輯的簡化圖示。 。第2圖爲本發明之一較佳實施例之待測元件的簡化邏 簡 第3圖爲本發明之一 化硬體圖示。 較佳實施例之資料獲取系統的 第4圖爲本發明 才欢測點的不意圖。 之一較佳實施例之在測試程式上設置 15 1274171 【主要元件符號說明】 I : 待測元件 2 ： 快照控制模組 3 : 編碼器 4 : 第三多工器 10 : 信號置掃描鏈 II ( 11a〜11η):暫存器 12 ( 12a〜12η):輸入端組合邏輯 13 ( 13a〜13η):輸出端組合邏輯 14 ( 14a〜14η) ··第一多工器 15 ( 15a〜15η):第二多工器 21 ：計數器

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Claims (1)

1274171 十、申請專利範園： 件㈣.：—種電路狀態掃描鏈，設於待測元件内，該待測元 人邏=:器以及分別與每個暫存器相對應的輸入端組 :輯和輸“纽合邏輯’其中’每個暫存器的輪出埠和 /、之相對應的輸出端組合邏輯的輪人蟑連接， 其特徵在於， 所述電路狀態掃描鍵還包括 對應的多個第-多工器及多個第二多工器，π = 二多工器相連接，第:多工相應的-個第 兩個輸r隼與一個輪出：，=與弟二多工器都分別設有 出：相應的暫存器的輸 出埠連接，益的弟-輸入埠與前-暫存器的輸 第夕的第-輪人埠和與之相應的暫存器所對 二的輸入端組合邏輯的輸出料接，各第H的第二 輪^ 車和與之相應的第一多工器的輸出埠連接，各第二多 。°的輸出琿和與之相應的暫存器的輸入埠連接， 位於知“鏈最後的暫存器的輸出蟑與掃描鍵上第一個 暫存器所對應的第—多工器的第二輸入槔連接。 2· -種資料獲取系統，包括： 電路狀態掃插鏈’用於採集電路狀態； 制H用於控制所述電路狀態掃描鏈的工作 17 1274171 狀態， 其特徵在於， 所述電路狀態掃描鏈包括： ^:暫：器以及與每個暫存器對應的輸入端組合邏輯 Π出Λ邏輯’每個暫存器的輸出蜂和與之相對應的 輸出端組合邏輯的輸入埠連接， ’ 所述電路狀態掃描鏈還包

的多個第-多工器及多個第暫存器相對應 與相應//’，、中’母個暫存器 ^ 夕工為和相應的一個第二多工器相連 弟夕器與第一多工器都分別設有兩個輸入埠盥-個輸出埠，其中， 山二第夕工态的第一輸入埠和與之相應的暫存器的輸 :接’各第一多工器的第二輸入埠與前一 出埠連接， 一夕工器的第一輸入埠和與之相應的暫存器所對 應的輸人端組合邏輯的輸出埠連接，各第二多王器的第二 輸^阜和與之相應的第一多4的輸出埠連接，各第二多 工器的輸出埠和與之相應的暫存器的輸入埠連接， 4於掃描鏈最後的暫存器的輸出埠與掃描鏈上第一個 暫存器所對應的第-多工器的第二輸人埠連接， 甘由 ’、’所述快照控制模組通過所述多個第一多工器和 所述多個第-夕 wtr 一夕工器，來控制所述電路狀態掃描鏈的工作 狀態。 如申晴專利範圍第2項所述之資料獲取系統，其中 18 1274171 所述電路狀態掃描鏈的 模式和快照模式。 工作狀恶包括正常工 作模式、保持 、、4·如中請專利範圍第2項所述之資料獲 所述快照控制模組内更設有計數 ’、 能声w , 用以控制所述電路狀 心知杬鏈的暫存器的值的移位次數。 項所述之電路狀態掃描 5 · 一種利用申請專利範圍第1 鏈的模擬驗證方法，包括以下步驟 在測試程式上設置多個檢測點； 在硬體模擬系統上運行測試程式； 在運行測試程式的同時下載輸入資料； 在檢測點處對電路進行快照； ★把電路狀恶和輸入貧料提供給軟體模擬系統，在軟體 模擬系統上重現待測元件在硬體模㈣統上的行爲。 6種利用申请專利範圍第2項所述之資料獲取系統 的模擬驗證方法，包括以下步驟： 在測試程式上設置多個檢測點；， 在硬體模擬系統上運行測試程式； 在運行測試程式的同時下載輸入資料； 在檢測點處對電路進行快照； 把電路狀悲和輸入資料提供給軟體模擬系統，在軟體 模擬系統上重現待測元件在硬體模擬系統上的行爲。