TWI271782B - A floating gate having enhanced charge retention - Google Patents

Description

^71782- 九、發明說明： 【發明所屬之技術領域】 本揭鉻内谷通常係有關於半導體積體電路之領域，更 肖另1J係指具有浮動閘極 < 元件及製造該元件之方法。 、 【先前技術】 迎著積體電路（1C)工業在技術上的進步，在每個技術關 # _點都會縮減半導體晶圓的最小特徵尺寸。為了使尺寸縮 J 〃卩不失去效此及可靠性，閘極氧化層會逐漸地或是部分 地被高介電常數材料所取代。 更特別地是，非揮發性記憶體（NVM)技術需要一個長 的電何保存時間周期。使用高介電常數材料可能會減少問 極介電質（穿隨式介電質或穿隨式氧化物）與浮動閘極之間 的旎隙差。能隙差的減少會導致高漏電以及非揮發性記憶 體（NVM)元件之電荷保存時間的衰減。 •【發明内容】 因此本發明的目的就是在提供一種半導體元件，用以 提昇元件之電荷保存能力，並延長其電荷保存時間。 ， 依照本發明之一較佳實施例，此半導體元件係在一基 板中形成一源極與一汲極。在基板上之源極與汲極之間形 成一穿隧式介電質。一浮動閘極位於穿隧式介電質上，且 此浮動閘極的能隙係低於矽的能隙。 5 1271782· 【實施方式】 /理解的是’以下的揭露内容提供許多不同的實施例 或範例以實現本發明各種不同之特徵1於組成與安排之 特疋的㈣係敘料下以簡化本揭露内容 '然而，該些範 例只是例子而非作為限制之用。此外，本揭露内容在該些 錢範例中可能會重複—些元件符號及/或字母。此種重複 僅疋為了㉙明與清晰的目的，並不是用來規定該些各種實 施例及/或所討論之配置間的關係。 參照第1圖，此實施例中係以一示範元件1〇〇的示意 圖來說明本揭露内容之一種特定的實現方式。此元件⑽ 係包含-基板uo’此基板11G可能是_半導縣板。該基 板110可月匕疋基本的半導體，例如··石夕、錯及鑽石。該基 板110也可能包含-化合物半導體，例如：碳化石夕、坤化 鎵.、珅化銦及磷化銦。該基板11()可能包含—合金半導體， 例如：石夕鍺，石夕錯碳，鎵碎鱗，及鎵銦磷等化合物。該基 板可能包含一磊晶層。舉例來說，該基板可能具有一磊晶 層覆蓋在塊狀半導體上。此外，該基板可能會被應變 (strained)而提升其效能。舉例來說，該磊晶層會包含半導 體材料且該半導體材料不同於那些塊狀半導體，例如：一 石夕錯覆蓋於塊狀石夕上’或經由選擇性磊晶成長（Sekctive

Epitaxial Growth ; SEG)製程形成一矽層覆蓋於塊狀矽鍺 上。此外，該基材no可能包含一絕緣半導體 (Semiconductor-On-lnsuiator)結構。舉例來說，該基材包含 經由氧植入隔離（separation by implanted oxygen ; SIM〇x) 1271782- 製程所形成的一埋入氧化（buried oxide ; BOX)層。該基材 Π0係包含一 p型摻雜區域及/或n型摻雜區域。舉例來說， 該基材110可能包含具有ρ型摻雜物之一 η型金屬氧化物 半導體（NM0S)電晶體或包含η型摻雜物之一 ρ型金屬氧化 物半導體（PM0S)電晶體。所有摻雜會經由例如離子佈植法 的方式進行佈植。該基板110可能也包含一井結構，例如： 一 Ρ井與一 η井結構形成於基板110之上或形成於基板u〇 之内。上述示範的材料係提供作為範例，且並不對本揭露 内容做任何限制。 該元件100可能包含一源極區域120與一汲極區域13〇 形成於該基板110内。根據其應用的最佳化元件表現，源 極區域120與汲極區域130會以預先定義的輪廓以及摻雜 物濃度而對其進行摻雜。舉例來說，摻雜物的濃度可能介 於1x10 atom/cm2到5xl020 atom/cm2之間。源極與汲極可 能各包含一輕摻雜區域（也稱為輕摻雜汲極Hght d〇ped drain或LLD)。源極與汲極可能會經由包含離子佈植法之 製私而形成。換雜物可能包含用於P型金屬氧化物半導體 電晶體的硼及銦，及用於n型金屬氧化物半導體電晶體的 麟。 該7L件100可能包含一閘極結構，此閘極結構包含一 牙隨式；丨電貝（牙隨式氧化物）140及一浮動閘極15〇。穿隧 式介電質140對齊水平地介於源汲與汲極區域之間。穿隧 式介電質140係包含一高介電常數（k)材料，例如··氮化矽、 氮氧化矽、氧化铪、矽化铪、矽氧化銓（hafnium silic〇n 1271782, oxide)、氮氧矽铪（hafniumsiUc〇n〇xynitrid幻、氧化鍅、氧 化鋁 '二氧化铪與氧化鋁（Hf〇2_Al2〇3)之合金、氧化鈕及/ 或其化合物。一般來說，穿隧層之介電常數大於4。穿隧式 介電質140可能也包含一高介電常數之氧化石夕。穿隨式介 電負140可忐包含一多層結構。舉例來說，穿隧式介電質 140可此包含藉由熱氧化製程直接置於基板ιι〇上之氧化 石夕層，以及藉由原子層沉積法（At〇mic D叩。sit“； ALD)或其他適合的方法而被覆蓋在氧化矽上之高介電常 數材料層。 浮動閘極150位於高介電常數之穿隧式介電質的上 方。浮動閘極150可能包含石夕、鍺、碳、例如石夕錯（SiGe)、 碳化石夕（SiC)及石夕錯碳（SiGeC)等化合物，或其他適合的材 料。以前，當使用高介電常數材料作為矽浮動閘極時，其 能隙差小於7.78eV’此7.78eV即為該些元件在使用高介電 常數之穿随式介電質前的能隙差。浮動祕15G之材料及 組成係經選擇而具有較低於矽能隙（Eg=112eV)的能隙，以 盡可能地增加該高介電常數穿隧式介電質14〇與浮動閘極 15 〇之間的能隙差。介於穿隧式介電質和浮動閘極間之所增 加的旎隙差會延長浮動閘極之電荷保存時間。浮動閘極^ 可摻雜磷，硼，或其他適合之摻雜物來提升其導電度。一 範例換雜物濃度範圍約在IxH)〗8 at〇m/cm2到=χΐ〇2〇 at〇m/cm2之間。浮動閘極150之一範例厚度約大於ι〇〇埃。 如第1圖所示，浮動閘極150被設計為—條狀物並覆蓋在 穿隧式介電質140之上。條狀浮動閘極之閘極長度大體上 1271782· 與穿隧式介電質140相等並且與之對齊。

牙隨式"電質140及浮動閘極15〇會經由製程而被形 成在基板110 ±，該些製程係包含形成一介電層，形成一 浮動閘極材料層’將介電層圖樣化以及將浮動閘極材料層 «處理並_ ’及其他例如摻雜，氮處理，及域退火處 理。介電材料層的形成可能更進一步包含熱氧化層處理， 原子層/儿積(ALD) ’化學氣相沉積(CVD)，《物理氣相沉積 (PVD)。浮動閘極材料層的形成係包含一製程，例如：⑽， PVD ’ ALD ’及其他方法。穿随式介電層及浮動閘極會與 稍後所4述之控制氧化物（控制介電質）16()及控制閘極 一起被圖案化。 虽6亥些尚介電常數材料用於穿隧式介電質時，由矽所 構成之浮動閘極會降低電荷保存時間。在此描述之浮動閘 極150係包含半導體材料，例如··具有能隙較石夕低之石夕錯， 石夕鍺碳’及錯，可增加穿随式介電質⑽及浮動閘極15〇 間之能隙差。此f荷保存時間係因此而被提升。表 幾多:固：於穿随式介電質14〇之高介電常數材料之範例以及 、固4較石夕低（Eg=l.l2eV)之半導體材料，包含石夕錯 及穿随式介電f 140之能隙差係與兩組 1 e V。在太二作比較。此範例中所用之石夕鍺的能隙為 在本表中，能隙差之單位是電子伏特（eV)〇 查A .能隙差$比較（單位：〇ν) 材料 介電常數 能隙能 里 9 1271782. (k) (Eg) 的能隙差 時的能隙 差 的能隙差 Si02 3.9 8.9 7.78 7.9 8.24 Ta2〇5 26 4.5 3.38 3.5 3.84 Zr02 25 7.8 6.68 6.8 7.14 Hf02 24 5.7 4.58 4.7 5.04 AI2O3 9 8.7 7.58 7.7 8.04 S13N4 7 5.1 3.98 4.1 4.44 元件100之閘極結構更進一步包含控制介電質16〇及 控制閘極170，形成在浮動閘極i5〇之頂上。控制介電質 160可能置於該浮動閘極15〇之上且介於浮動閘極15〇及控 制閘極170之間。控制介電質16〇可能包含氧化矽，氮化 石夕，氮氧化矽，及其他適當之介電材料包含使用於穿隧式 ”電質140之尚介電常數材料。控制介電質16〇可能會藉 由大體上來說與穿隧式介電質14〇相同之製程形成。 控制閘極170係包含摻雜多晶矽、金屬、金屬矽化物， 或其他導電材料或其化合物。使用於控制閘極170之金屬 包含銅、鋁、鎢、鎳、鈷、鈕、鈦、鉑、铒、趴及/或其他 材料。控制閘極170可能使用物理氣相沉積（pVD)，例如： 錢艘與蒸鍍、電鍍，或是使用化學氣相沉積（CVD)，例如： 電漿增強化學氣相沉積（PECVD)、大氣壓力化學氣相沉積 (APCVD)、低壓化學氣相沉積（[pcVD)、高密度電漿化學 氣相沉積（HDPCVD)及原子層化學氣相沉積（ALCVD)或其 1271782· 他製程來加以沉積。 具有穿随式介電質140,浮動閘極15〇，控制介電質 160,及控制閘極17〇之閘極結構，可能也具有間隙壁(未 繪示)。間極間隙壁包含介電材料’例如：氮化矽、氧化矽、 碳化石夕、氮氧切或其化合物。該些間隙Μ能也包含一 多層結構。舉例來說，該些間隙壁可能係藉由沉積介電材 料然後進行異向性回蝕刻法來形成。 半導體元件100為-非揮發性記憶體（NVM)元件或其 -部分。非揮發性記憶體元件包含可消除可程式唯讀記憶 體（EPROM)、電子式可消除可程式唯讀記憶體（EEpR_ 及快閃記憶體。 第2圖是根據本揭露内容之基板内積體電路之一 實施例的剖面圖。積體電路200是半導體元件ι〇〇之一應 用範例。積體電路200可能包含一基板21〇且更進一步$ 含一磊晶層212。磊晶層212所使用之半導體材料，可^目^ 或是不同於使用在基板210之半導體材料。舉例來說，基 板210包含石夕且蠢晶層212係包含錯、石夕錯或石夕錯碳。^ 磊晶層212之範例方法可能包含選擇性磊晶成長（seg)製 程。此外，基板可能係為一半導體覆蓋在絕緣體上，例如： 絕緣層上覆砍（SOI)。基板可能包含一埋入氧化⑺〇χ)層。 在一範例中，積體電路200係包含複數個非揮發性記 憶體元件220,大體上來說與上述之第1圖之半導體元件 1〇〇相同。積體電路200更進一步包含複數個其他半導體元 件’例如：與非揮發性記憶體元件220相整合之一 η型金 1271782* 屬氧化物半導體（NMOS)電晶體及一 P型金屬氧化物半導體 (NMOS)電晶體222。該半導體元件22〇及222在基板中會 被一隔離特徵230而相互隔離，例如：淺溝槽隔離技術（SI!) 或區域性矽氧化技術（LOCOS)。 積體電路200可能也包含多層内連線250,多層内連線 250延伸穿過介電層240至複數個非揮發性記憶體元件220 中的一個或至其他半導體元件，例如：金屬氧化物半導體 (MOS)電晶體222。此外，半導體元件220之源極，汲極， 及控制閘極可能以預先設計的配置直接連線至多層内連線 250。多層内連線250可能包含接觸窗或中介窗252、以及 傳導線254,用於連線複數個半導體元件220與222其中之 一，及/或連接複數個半導體元件220與222中的一個到其 他元件上以整合至或自該積體電路220分離。内連線所用 的材料包含銅、铭、銘合金、鶴、摻雜多晶石夕、組、石夕化 钽、其他導電材料、碳奈米管（CNT)或其化合物。該些内連 線係由物理氣相沉積（PVD)、化學氣相沉積（C VD)、電鍍、 原子層沉積（ALD)及其他製程包含化學機械研磨（CMP)等 技術來形成。 介電層240係包含氧化矽、磷矽玻璃（PSG)、硼磷矽玻 璃（BPSG)、氟矽玻璃（FSG)、低介電常數材料及/或其他適 合的材料，並由化學氣相沉積（CVD)、旋塗式玻璃（SOG)、 物理氣相沉積（PVD)、原子層沉積（ALD)及/或其他如同化學 機械研磨（CMP)技術來形成。該些介電層240之厚度約在 500 nm與2000 nm之間，雖然本揭露内容之該些介電層240 12 1271782 之厚度不受特定厚度的範圍限制。 根據本揭露内容之各方面來說，每一個非揮發性記憶 二20可能包含與第i圖之穿隧式介電質14〇類似的穿隧 ，介電質’包含高介電常數材料，例如：氮化石夕、氮氧化 石夕、氧化給、石夕化铪、石夕氧化铪、氮氧石夕铪、氧化錐、氧 化銘、二氧化給與氧化銘之合金、氧化组及/或其化合物。 穿随式介電質可能包含一多層結構。舉例來說，穿隨式介 電質可能包含藉由熱氧化製程直接沉積於基板上之氧化石夕 層’及藉由原子層沉積法(ALD)而被覆蓋在氧切上 電常數材料層。 每個非揮發性記憶體元件22〇係包含—浮動閑極， 類似第i圖之浮動閘極15()，包切、鍺、碳、其他適合的 材枓或其化合物。浮動閘極之材料和組成可被調整而具有 =石夕低：能隙’以增加穿随式介電質與浮動閘極間之能 永差。斤動閉極可摻雜鱗、蝴或其他適合之換雜物，並且 有-範例摻雜物濃度範圍时lxl〇18at〇m/cm2到WO: atom/cm2之間。在一實施例中，浮動閘極之厚度约大於⑽ 埃。 斤動閘極破設計為一條狀物並覆蓋在穿隨式介電質之 上如所不之非揮發性記憶體元件22〇。條狀浮動閑極之閘 極長f大體上與穿随式介電質相等並且與之對齊。 每一個非揮發性記憶體元件220更進-步係包含控 介^及控㈣極。控制介電質及控制極大體上來說i 與弟1圖之半導體元件_中之材料，結構，及製程相同θ。 13 !271782 舉例來說’控制介電質可能包含氧化石夕、氮化石夕、氮氧化 石夕、高介電常數材料及/或類似其他用於第i圖之控制介電 質160之適當介電材料。控制閑極可能包含導電材料和多 層結構。控制閘極可能切、含錯、含金^其化合物。 v電材料包切、補、金屬'金屬魏物'金屬氮化物、 ^屬乳化物、碳奈米管或其化合物。每—個㈣22〇更進

:步包含位於該閘極結構之兩側的間隙壁。上述典型的材 料係提供作為一範例，且並不受限制本揭露内容。 在此敘述之該些半導體元件220可能具有一加高的結 構、多個閘極及/或-應變通道。冑些半導體元件22〇各可 能是可消除可程式唯讀記憶體（EPR⑽）、電子式可消除可 程式唯讀記憶體（EEPR0M)或快閃記憶體單元。該些半導體 凡件220 & 222可能使用—p井，或—雙井結構，且^ 被直接製造在該基板之上或之中。 /理解的是，其他元件組件及/或層可能出現於第^圖 到第2圖t，但為了能夠更清楚說明本揭露内容而在圖中 並不被顯示。此外，f知技㈣#可理解，上述之且有較 石夕低之能隙的浮動閘極，並不受限㈣揮發性記憶體元 件而且可此被用於形成其他電晶體或記憶單元。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明’任何熟習此技藝者’在不脫離本發明之精 神^範圍内，當可作各種之更動與潤飾，因此本發明之保 濩範圍當視後附之申請專利範圍所界定者為準。 14 1271782 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與貫施例 能更明顯易懂，所附圖式之詳細說明如下·· 第1圖是本揭露内容之實施例之結構示意圖，以及 第2圖是根據本揭露内容之基板内積體電路之一貫加 例的剖面圖。 【主要元件符號說明】 100 :半導體元件 110 :基板 120 :源極區域 130 ·•汲極區域 140 ·穿隧式介電質 150 :浮動閘極 160 :控制介電質 170 ·•控制閘極 200 .積體電路 210 :基板 212 ·蠢晶層 22〇 :非揮發性記憶體元件 222 :金屬氧化物半 導體電晶體 23〇 .隔離特徵 240 :介電層 250 ·多層内連線 252 ·接觸窗或中介窗 254:傳導線 15

Claims (1)

1271782 十、申請專利範圍： 1· 一種半導體元件，包含·· 一源極與一汲極，形成在一基板中； 牙隧式介電質，形成在該基板上，且介於該源極與 該汲極之間；以及 Μ 一浮動閘極，位於該穿隧式介電質上，該浮動閘極的 能隙係低於;ε夕的能隙。 2·如申請專利範圍第1項所述之半導體元件，其中該 浮動閘極包含鍺。 3·如申請專利範圍第丨項所述之半導體元件，其中該 浮動閘極包含碳。 一 4_如申請專利範圍第1項所述之半導體元件，其中該 浮動閘極包含一摻雜物。 5·如申凊專利範圍第4項所述之半導體元件，其中該 心雜物之濃度介於1x1『at〇m/cm2到lxl 〇2Q atom/cm2之間。 ^ 6·如申請專利範圍第1項所述之半導體元件，其中該 >予動閘極包含一磷摻雜物。 如申請專利範圍第1項所述之半導體元件，其中該 16 1271782 穿隧式介電質包含介電常數大於7之高介電常數材料。 8.如申明專利範圍第丨項所述之半導體元件，其中該 穿隧式介電質包含氧化铪。 - 9.如中請專利範圍第1項所述之半導體元件，其中該 穿隧式介電質包含氧化鋁。 10·如申清專利範圍第丨項所述之半導體元件，其中 該穿隧式介電質包含氧化鈕。 U ·如申請專利範圍第1項所述之半導體元件，其中 該浮動閘極之厚度大於1 〇〇埃。 12·如申請專利範圍第丨項所述之半導體元件，其中 該基板包含一應變半導體材料。 13·如申請專利範圍第丨2項所述之半導體元件，其中 - 該基板包含錯。 14·如申請專利範圍第12項所述之半導體元件，其中 該基板包含碳。 I5·如申請專利範圍第1項所述之半導體元件，更進 17 1271782 一步地包含： 一介電質，形成於該浮動閘極之上；以及 一控制閘極，形成於該介電質之上。 16·如申請專利範圍第15項所述之半導體元件，其中 §亥介電質包含介電常數大於7之高介電常數材料。 • 17·如申請專利範圍第15項所述之半導體元件，其中 該控制閘極包含石夕。 18.如申請專利範圍第15項所述之半導體元件，其中 該控制閘極包含金屬。 19· 一種半導體之元件，包含： 一源極與一汲極，形成在一基板中； Φ 一第一介電質，形成在該基板上，且介於該源極與該 汲極之間； ， 浮動閘極，形成在該第一介電質之上，其中該浮動 閘極的能隙低於矽的能隙； 一第二介電質，形成該浮動閘極之上；以及 一控制閘極，形成於該第二介電質之上。 20.如申請專利範圍第μ項所述之半導體元件，其中 該浮動閘極包含鍺。