TWI271619B - System and related method for accessing page mode flash memory and flash memory controller - Google Patents

Description

1271619 九、發明說明： 【發明所屬之技術領域】 本發明係有關於快閃記憶體的存取技術，尤指一種用來存取 頁模式快閃記憶體之存取系統、控制器及其方法。 【先前技術】 於現今的市面上’鮮的_記舰的存取時間大約是 70〜90ns。在此請參閱第i圖，第i圖為標準的㈣記憶體以及頁 模式(pagemode)的快閃記憶體之存取時間的對照表。於標準的快 閃記憶體中存取-位元組或是—字元資料時，其存取時間都是相 同的。如第1圖所示’於標準的_記憶體存取任—位元組的存 _間W皆為9Gns。即歧在同—胃中存取多個位元組，對於 籲每-位元組來說，所需要的存取時間還是維持相同的數⑽㈣。 ’一些快閃記憶體的製造商，如

為了增強快閃記憶體的效能， ，發展出了 —種名為頁模3 頁拉式快閃記憶體與前述的標準快 憶體在存取间, 。如第，頁模賴閃記憶體在存 ，與鮮的快閃記㈣相同，都需要9〇肥 1271619 的存取時間tACC。但是，當頁模式 你一办士 田只讽明魏m tpACC ’很明顯地， 位70組時，頁模式健只需要勤的存取時㈤ 其遠低於存取時間匕沈。 方塊第2圖為習知快閃記憶體存取系統1〇的功能 口子取綠10包含有—微處理器12，其係連接至—個標準 的快閃記憶體16。傳統的微處理器並沒有支援不同存取時間的能 ^因此，傳統的微處理難沒有辦法前述之頁模式快閃記 體。在此請注意，第2圖所示的微處理器12可為：祕觀 微處理器，微處理H 12傳送位_訊至—14並且傳送位 址資訊以及龍至_記倾16。此外，魏顧12會輸出一位 址閂鎖致能訊號(address iatch enable signal)ALE來將該位址資訊 ]、貞於門鎖g 14之巾’並且其會輸外部程式記憶體讀取致能 «(program strobe enable Signal) PSEN來從快閃記憶體 16 中讀取 資料。 、 請夢閱第3圖，第3圖為第1圖所示之快閃記憶體存取系統 10攸標準的快閃記憶體16中讀取資料的時序圖。如第3圖所示， 快閃記憶體存取祕10會存取快閃記憶體10巾對應同_頁中不 同位元組的複數個位址Aa、Ab、Ac，但是微處理器12存取這些 不同位元組所需要的存取時間^⑺都是一樣的。即使所存取的快 1271619 閃記憶體I6從鮮的齡划緒換成頁模式㈣峨體，微處理 器12仍然沒有辦法調整對應同一頁中後續位元組的存取時間。 【發明内容】 口此本U之主要目的之—在於提供—樹綱記憶體的存取 系統、-種減於積體電路（integratedcircuit)内部匯流排的快閃 記憶體控繼，以及-種控糧聰憶體之存科間的方法，以 解決習知技術中的問題。 根據本發明之申請翻侧，係揭露—種控制存取—快閃記情 體之-存取_之方法，其包含有：將存取該_記憶體之一目 標位址以及方才存取該_記髓之—已存取位址比較；若該目 ^與轨婉㈣驗__齋胃，則設定該 Z記健之該存取_為―第—存取時間；以及若該目標位址 位址雜應触閃峨趙之同_頁，則設定該快閃記 第為—第二存取時間。該第-存取時間係大於該 弟一存取時間。 夺=Γ之申_細，_露—雜_體之存取 存取位址，-頁位址比較器，用來比較存取該快問記 8 1271619 憶體之一目標位址以及儲存於該頁位址暫存器中之該已存取位 址’ 一時序控制器(timingcontroller)，用來於該目標位址與該已存 取位址未對應該快閃記憶體中同一頁時，設定該快閃記憶體之一 存取時間為—第—存取時間，以及於該目標她與該已存取位址 對應該快閃記憶體中同—頁時，設定該快閃記憶體之該存取時間 為-第二存取時間。該第—存取時間係大於該第二存取時間。

时根據本發明之申請專利範圍，係另麟一種快閃記憶體控制 其係耗接至-積體電路中一内部匯流排，該快閃記憶體控制 器包含有··-快閃記髓位址產生器；—晶片致能訊號產生器； 暫存#接至该快閃記憶體位址產生器，用來儲存方 林取-快閃記憶體之一已存取位址；—頁位址比較器，用來比 車乂存取該快閃讀、體之—目標位址與儲存於該頁位址站存器中該

=存取位址；以及—時序㈣器’_至該晶片致能訊號產生 ^ 1來於該目標位址與該已存取健不對應雜閃記憶體之同 芬頁4 ’奴該快閃記憶體之—存取時間為—第—存取時間，以 二該目標位址與該已存取位址對應錄閃記舰之同一頁時， =該快閃繼之獅鴨—㈣取_。該第一存取 $礓係大於該第二存取時間。 9 1271619 【實施方式】 巧參閱第4目’第4圖為頁模式快閃記憶體存取 圖。於第4圖中，位址^ Λ 止Aa、Ab、Ac、Ad係對應頁模 體中同一頁的不同位元相木六& 、 %th 詞州位驢。當存取位於位址^的第一個位元組 日守’存取時間係為w，但是當存取後續位於位址处、&以及 Ad , 〇 如圖所不，存取時間tpACC很明顯地比存取時間tACC短得多。 w細第5圖’第5圖為本發明用來存取—頁模式快閃記憶 體150的存取系、统刚之第一實施例的功能方塊圖。存取系統觸 可使中央處理器(CPU)或是直接記憶體存取控制器(directly memoty access controller，D嫩co咖iier)ii〇能夠存取頁模式快閃 記憶體150。中央處理器或是直接記憶體存取控制器11〇包含有一 φ 减產生電路112，用來產生位址訊號、晶片致能訊號(chip enable signal, CE)以及輸出致能訊號(〇吨说⑶油匕啦皿1，qe)，並且提供 這些訊號予頁模式快閃記憶體15〇。針對頁模式快閃記憶體15〇， 其鈾個被存取過之位元組(或字元)所對應的已存取位址會儲存 於一頁位址暫存器130中，而存取系統1〇〇包含有一頁位址比較 器140,用來比較現在存取頁模式快閃記憶體15〇的目標位址與儲 存於頁位址暫存器130中的已存取位址，接著，頁位址比較器140 會決定該目標位址與該已存取位址是否對應頁模式快閃記憶體 1271619 150中的同-頁；如果祕址皆對應於同—頁，則頁位址比較哭 H0會產生-符合⑽指示訊號；*如果兩位址不對應頁模式快 閃雜體15〇的同—頁，則頁位址比較請不會發出該符合指 示訊號。 存取系統1〇0包含有一時序㈣器⑽，用來決定CPU/DMa 控制器U0存取頁模式快閃記憶體150的存取時間，時序控制器 120包含有一個一般(n_al)時序暫存器122用來儲存—般存取 時間Ucc ’ -頁模式存取時序暫存器124用來儲存—賊式存取 時間w ’以及-初始時序暫存器126絲鮮—初始存取時間 值t丽。剛開始時，初始存取時間值⑹系儲存於初始時序暫存哭 126，且-般存㈣序暫存器122以及式存取時序暫存哭^ 並未儲存有任何值。—旦賊式蝴記鐘⑼的時序參數被決 j來，-般存取時間w以及頁模式存取時間w便會分別被 叹疋亚且儲存於-般存取時序暫存器122以及頁模式存取時序暫 時序控制器m會根據—麵素來選擇—適當的存取時間 值，，而這些因素將藉由第6圖來加以·。時辆_〇 發送剛剛選定的存取時間值至cpu或祕控制請中的哪 產生電細’因此C刪嫌控制請可⑽最有鱗方^ 11 1271619 阳頁极式决閃疏體請參閱第6圖，第巧圖為本發明實施 丫選擇適田的存取時間來存取頁模式快閃記憶體15〇之流程 圖第6圖所示，遥擇適當的存取時間包含有下列步驟： 步驟50 :開始； 步驟52:初曰始之時，cpu或職控制器ιι〇係處於一間置模式； 曰曰片致起號CE以及輸出致能訊號〇E處於尚未啟動 (inactive)的狀悲、’以保持頁模式快閃記憶體⑽於一準 #(standby)模式，如此可節省系統電力； 步驟54 ·判或DMA控制器11〇是否開始存取頁模式快閃 體150;如果是，職行步驟％，若否，則回到步 驟 52 ; '

步驟56:檢查—贿取軌㈣職存取_ tpAcc是否已 、=分別設定於-般存取時序暫存器122以及賊式存取 ¥序暫存g I24;如果這兩瓣取時間尚未被設定，則 執行步驟58;若這兩個存取時間皆已被設定，則執行步 步驟58:時序控制器12G輪出儲存於初始時序暫存器126中的φ 始存取時間值t職至CPU或祕控制器110。由於节 面上有許多種類的快閃記憶體，並且不同的快閃記憶儀 可能具有不同的存取時間，因此初始存取時义 須為—個夠大的值，如此才能支援所有的快閃記憶體。 12 1271619 步驟60 步驟62 步驟64 : 步驟66 : 一般來説，初始存取時間值tlNIT大約只要大於2〇〇113就 足夠支援所有的快閃記憶體。接著，回到步驟54; •時序控制為120從訊號產生電路112接收晶片致能訊號 CE ’並且判fe/f晶片致能訊號CE是否啟動㈣㈣。如果 晶片致月hfU虎CE已經啟動，這代表了存取系統1〇〇係 連續地存取頁模式快閃記憶體15〇，以及記憶體中對應 於目標位址的同一頁可能已經被存取過。在此，如果晶 片致能吼號CE啟動，則執行步驟62 ;否則，執行步驟 64； :頁位址比較器140判斷該目標位址與儲存於頁位址暫存 器130中的已存取錄是否皆對應頁模式快閃記憶體 150的同-頁：亦即，躲址比較器⑽會檢查現在所 *存取的位址和前一筆所存取的位址是否皆屬於頁模式 快閃記憶體15()的同-頁；在此，如果兩位址皆對應同 一頁，則執行步驟66 ;否則，執行步驟64; 時序控制器120輸出儲存於一般存取時序暫存器122之 一般存取時間tACC至CPU或DMA控制器11〇，接著， 回到步驟54;以及 日守序控制器120輸出儲存於頁模式存取時序暫存器124 之頁模式存取時間tpAcc至CPU或DMA控制器110,接 著，回到步驟54。 13 !271619 凊同時㈣第7圖以及第8圖。第7圖為本發明快閃記憶體 存取系統200之一第二實施例的示意圖。此一實施例中，存取系 統200包含有一時脈控制器21〇，用來控制一微處理器22〇的操作 蚪序’以存取一頁模式快閃記憶體26〇。第8圖為第7圖所示的存 取系統200的時序圖範例。如同前一實施例，微處理器22〇可以 為Intel⑧8032微處理器，其可以產生一位址訊號、—晶片致能訊 諕CE以及一輸出致能訊號0E。微處理器22〇輸出一位址閂鎖致 能訊號ALE，用來將位址資訊閃鎖於一閂鎖器25〇，並且輸出一 程式選取致能訊號PSEN，用來傳送資料至頁模式快閃記憶體 260。微處理器22〇並不具有任何等待狀態（waitstate)的控制訊 旒，以允許微處理器220可產生不同的時序參數，因此，時脈產 生态220便疋根據輸入的時脈訊號來產生cpu的時脈訊號。 如前述的存取系統100，存取系統2〇〇也包含有一頁位址暫存 器230以及一頁位址比較器240。頁位址暫存器230會儲存前一次 存取的位址資訊，以及頁位址比較器240會比較目標位址與儲存 在頁位址暫存态230的已存取位址，來決定是否為符合作的的狀 態，如果兩位址都對應到頁模式快閃記憶體260的同一頁，則頁 位址比較器240就會啟動一時脈致能訊號ENCLK ;如果兩位址不 對應頁模式快閃記憶體260的同一頁，則時脈致能訊號enCLK係 於一段長時間中處於不啟動的狀態（如第8圖所示），前述時脈致 14 1271619 能訊號ENCLK不啟動的時間長度係依據頁模式快閃記憶體細 的規格而定，而時脈致能域ENCLK _㈣啟動，會控制 存取頁模式侧記憶體260的存取時取使其等於—般存取時間 W或是龍式存取日_聽，因此職生的cpu時脈訊號而形 成的存取時間t紅、W則為輸人至時脈控制器加之時脈週期 的複數倍。麟，依據記憶體規格的抑，頁模式存取時間W 可以具有與輸入時脈-樣的週期，或是可以具有更長的週期，就 這-點而言’頁模式存取_t歡等於kT，其中k係為一整數， 而τ等於輸人時脈的週期。同樣地，當產生一般存取時間t縱時， 時脈致能訊號ENCLK在n個時脈週期之中並不會啟動，其中n 亦為-整數’亚且(n+k)T > tAee > (n+k_l)T，以使得CPU時脈具有 比一般存取時間tACC還長的存取時間。 請參閱第9圖’第9圖為本發明快閃記憶體存取系統3〇〇之 -第三實施例的功能方塊圖。此—實施例中，存取系統包含 有-搞接至-内部匯流排315㈤快閃記憶體控制器32〇。此外，存 取系統綱另包含有—CPU或DMA控㈣31G，其減於内部 315用來藉由内部匯流排315與快閃記憶體控制器娜 進行溝通，快閃記憶體控制胃32〇藉由内部匯流排315，以從cpu 或〇嫩控制1 310接收快閃記憶體存取資訊一般存取時序暫存 器122以及頁模式存取時序暫存器124分別具有透過内部匯流排 15 1271619 化進行初始設定的-般存取時間tAcc以及頁模式存取時間 W。如同第5圖所示的存取系統應，時序控制㈣〇會根據晶 片致能訊號CE以及頁位址比較器14〇所提供的符合資訊(前述的 付合指不訊號)料，以㈣胃模式㈣記紐15G所需之正確的 存取時間％IT、tACC或是tpACC。CPU或DMA控制器31〇係藉由内 部匯流排315來設定時序控制器12〇中的時序暫存器i22、124、 126 ° 相較於習知技術，頁模式快閃記憶體存取系統提供了一個存 取頁模式快閃§己憶體的方法以及裝置，使其可以以更高的速率存 取其内部資料。糊比較目標位址以及前—個已存取過的位址， 存取系統便能決定以一般存取時間或是頁模式存取時間來存取資 料’因此’頁模式快閃記憶體的整體效能便可以大大地提昇。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 16 1271619 【圖式簡單說明】 第1圖為鮮的,_記憶駄及頁 對照表。 j°GU體之存取時間的 =2圖為習知快閃記憶體存取系統的功能方塊圖。 _______ 中讀取資料的時序圖。 +的决祕體 第4圖為頁模式快閃記憶體存取資料的時序圖。 第5 2本發_麵—職'_繼術系統之第一 只加例的功能方塊圖。 第6圖為本發明實施例選擇—適當的存取時間來存取頁模式快閃 記憶體之流程圖。 ^圖為本發閃記憶體存取系統之第二實施例的功能方塊圖。 弟8圖為第7圖所示的快閃記憶體存取系統的時序圖。 ”圖為本料_記憶體存取系統之第三實施·功能方塊圖。 1271619 【主要元件符號說明】 10、100、 快閃記憶體存取系 200、300 14、250 標準 r 中央處理器 ik、體存取控制器 1120 制器 f^ZZZ 丨140、240 124、260 頁模式存取時序暫存 身又存暫存】 頁位址比較器 150 I頁模式快閃記憶: 210 時脈控制器 130、230 |頁位址暫存器 初始時序暫存器 内部匯流排 快閃記憶體控制器 18

Claims (1)

1271619 十、申請專利範圍： 1. 一種控制-快閃記憶體之一存取時間之方法，其包含有： 將存取該㈣記憶體之-目標她以及方才存取雜閃記憶體 之一已存取位址做比較； 顧目標她與該已存取仙:不對應雜閃記紐之同—頁， • 定該快閃記憶體之該存取時間為-第-存取時間.、以 及 曰’ 右該目標位址與該已存取位址係對應該快閃記憶體之同—頁， 則設定該快閃記憶體之該存取時間為一第二存取時間；、 其中该第-存取時間係大於該第二存取時間。 如申明專利範圍第1項所述之方法，其另包含有： • 若該快閃記憶體之一晶片致能訊號（cMpen舰si_)並未啟 動㈣㈣，定雜脱㈣之該存㈣間為該第一存 取時間。 3.如申請專利顧第1項所述之方法，其另包含有： 若尚未初絲鄉—存树_及鮮二存树間，職定該 快閃記憶體之該存取_為-初始存取時間； 其中該秘存__、切轉於義—存取時間。 19 1271619 申明專利範圍第3項所述之方法，其巾該初始存取時間係大 於該第一存取時間。 5·如申請專機圍第丨項所述之方法，其另包含有： 康一存取日獨的設定來控制—時脈產生器所輸出之時脈訊號 的週期。 6.種快閃記憶體之存取魏，其包含有： 、暫存為’用來儲存方才存取一陕閃記憶體之-已存取 位址； -頁位址比較n ’絲比較存取該_記顏之—目標位址以 及儲存於該頁位址暫存器中之該已存取位址； 一時序控制器(timing co福ler) ’用來於該目標位址與該已存取 • 恤未對應該快閃記憶體中同一頁時，設定該快閃記憶體 存取寸間為第一存取時間，以及於該目標位址與該 已存取位址對應該快閃記憶體中同—頁時，奴該快閃記 憶體之該存取時間為-第二存取時間； 其中該第-存取時間係大於該第二存取時間。 7.如憎專利翻第6項所述之存取祕，其中該時序控制哭包 .含有-輸入端以接收該快閃記憶體所用之一晶片致能訊號(啊 20 1271619 enaWesigna!) ’並且於該晶片致能訊號尚未啟動或是該目操位 址與該已存取位址不對應該快閃記憶體中同一頁時，如: 制纖該存辦咖第—存取時㈣於該目標位址 1； 已存取位址制雜__作—纽該晶肢能訊號已j 啟動時，該時序控制器設定該存取時間為該第二存取時間。、、工 =申物i觸6撕轉取㈣，射該時序控 為吻脈控繼，絲根據該存取時間之設定而控制提供= 中央處理器(CPU)之-a夺脈訊號的週期。 9. 如申請專利範圍第6項所述之存取系統，其另包含有. -初始時序暫存器，用來儲存—初始存取 =時間以及該第二存取時間尚未經過初始㈣= 制态设定該存取時間為該初始存取時間； 其中該贿存取_係大於或該第—存取時間。 其中該初始存取時間 10.如申請專利範圍第9項所述之存取系統， 係大於該第一存取時間。 種决己憶體控制器，其係輕 排，诗^ 主私體電路中-内部匯流 排該快閃記憶體控制器包含有： 21 1271619 一快閃記憶體位址產生器； 一晶片致能訊號產生器； 一頁位址暫存器，耦接至該快閃記憶體位址產生器，用來儲存 方才存取一快閃記憶體之一已存取位址； 一頁位址比較器，用來比較存取該快閃記憶體之一目標位址與 儲存於該頁位址站存器中該已存取位址；以及 籲—時序控制器，雛至該晶片致能訊號產生器，甩來於該目標 位址與該已存取位址不對應該快閃記憶體之同—頁時，設 定該快閃記憶體之-存取時間為一第一存取時間，以及於 該目標位址與該已存取位址對應該快閃記憶體之同一頁 時，設定該快閃記憶體之該存取時間為一第二存取時間； 其中該第-存取時恥A於对二存㈣μ。 能訊號已 間。 以如申請專利細第U項所述之快閃記憶體控制器，其中 序控制器包含-輸入埠以接收該晶片致能訊號產生器所產生之 一晶片致能訊號，並且於該晶歧能訊號尚未啟_是該目標 位址與該已存取位址不對應該㈣記憶體之同—頁時，兮 控制器設定該存取時間為該第—存取時間，而於該目標位練 該已存取位址對應該快閃記憶體之同一頁且該晶片致 經啟動時’該時序控制器設定該存取時間為該第二存5 22 ^71619 13有如申請專利範圍第11項所述之快閃記憶體控制器，其另包含 7來儲存-初始存取時間’若該第-存取 設定該存摊化，料序控制器 了间馬孩初始存取時間； /、中細始存取時間係大於或等於該第—存取時間。 付利耗圍第13項所述之快閃記憶·制器，其中W 始存取時間敍於鄕—魏_。 /、中知 十一、圖式··

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