TWI267979B - SOI trench capacitor DRAM cell incorporating a low-leakage floating body array transistor - Google Patents

Description

1267979 玖、發明說明： 【發明所屬之技術領域】 本發明之領域係關於具有溝渠電容器單胞之動態隨機 存取記憶體陣列的S 01積體電路。 【先前技術】

動態隨機存取記憶體（DRAM)單胞係為人熟知。一 DRAM單胞基本上係一用以儲存電荷之電容器，及一用以 將電荷傳輸至/自該電容器之通道電晶體（也稱為一通閘或 存取電晶體）。儲存在該早胞之貧料（1位元）係由在該儲存 電容器上之電荷是否出現而決定。因為單胞尺寸決定晶片 密度、尺寸與成本，減少單胞面積係動態隨機存取記憶體 設計者的主要目標之一。達成減少單胞面積通常係藉由減 少特徵尺寸以縮小該單胞。

除縮小該單胞特徵外，減少單胞面積之最有效方法係 減少在該單胞中之最大特徵，通常是儲存電容器之面積。 不幸的是，縮小該電容器板面積會減少電容且因此減少儲 存電荷。減少電容意指儲存在DRAM中之電荷對雜訊、軟 體錯誤、洩漏及其他習知DRAM問題更敏感。因此，DRAM 單胞設計者的另一主要目標係維持儲存電容同時減少單胞 面積。 達成此密度目標而不犧牲儲存電容的一方式係在該單 胞中使用溝渠電容器。通常溝渠電容器之形成係藉由在一 矽晶圓中蝕刻長深狀溝渠，且接著將各電容器置於該溝渠 1267979 中之側邊’將該等電容器垂直地定位於相關之 因此，需用於儲存電容器之表面積係大巾昌 也減 不犧牲電容及儲存電荷。 然而，因為使用一溝渠電容器會失去許多 (即通常需用於儲存電容器之單胞面積部仅）， 取電晶體已成為決定陣列面積之主要單胞特後 進一步減少單胞與陣列面積，已儘力減少存 積’其包括在該電容器溝渠中製造一垂直存取 如，請參考美國專利6,426,252號，標題為「 埋入式條帶之矽覆絕緣層結構垂直陣列動態隨 體單胞（Silicon-On-Insulator Vertical Array With Self-Aligned Buried Strap)」，及該專利中 文獻。 效能在DRAM設計係與密度同等重要。> 用以降低寄生電容且因此增進了積體電路晶> 減少在該積體電路中之寄生電容，以減少個 荷’因此增進電路與晶片之效能。然而，減少

與增加或維持單胞儲存電容衝突。因此，S 0 I 於DRAM製造。使用SOI於DRAM的一嘗試係 用專利中。 在形成於電晶體於S 01上之例中，熟習此 習知會導入一接觸至該本體，以將在該操作過 /同排除Λ本體接觸增加至該單胞之面積，且 SOI的一些優勢失效。 晶片表面。 少’而因此 單胞表面積 該單胞之存 。結果，為 取電晶體面 電晶體。例 具有自對準 機存取記憶 DRAM Cell 引用之參考 获（SOI)已被 丨效能。SOI 別的電路負 寄生電容係 係很少使用 揭示於該引 項技術人士 程中產生之 因此使利用 1267979 因此需要增加動態隨機存取記憶體（DR A Μ)產品每晶 片之儲存資料位元數目。同時需要增進DRAM電性效能而 不衝擊單胞電荷儲存。 【發明内容】 本發明關於一種具有使用平面電晶體之DRAM陣列的 SOI積體電路。 本發明的一特徵在於藉由消除在溝渠電容器中包括環 狀氧化物製程的數個處理步驟UL少處理時間.。 本發明的另一特徵係一浮體通閘電晶體。 本發明之另一特徵係消除一三重井絕緣結構。 本發明之另一特徵係藉由在一埋入氧化物（BOX)下的 至少一植入，連接在該電容器中之該埋入板至一參考供應 件。 【實施方式】 第1圖顯示一 S 01積體電路晶圓的一部份，其將具有 一 DRAM陣列及用於該DRAM陣列之支援電路，及（在一 嵌入式 DRAM晶片之例中）用於施行該晶片之功能的一邏 輯區域。 顯示 P -基材 1 0之示範區域（具有將該基材與元件層 3 0(70奈米）分隔之 BOX 20( 1 3 0奈米）），顯示摻雜 P-於 DRAM陣列中且在支援區與邏輯區具有P型與N型區。 第2圖顯示在一些先期步驟後之一部份DRAM。一深 1267979 溝渠已通過接墊層3 5蝕刻於該基材内（顯示一層上覆有氮 化物之熱氧化物），接著通過石夕元件層 3 0，然後通過埋入 氧化物（二氧化矽，BOX)20，且接著向下約8微米。

埋入板 1 05 (N + )已依一習知製程擴散至該基材内，其 中高度掺雜之多晶矽（poly)被沈積且加熱，以擴散摻雜劑 進入該基材内。所顯示之埋入板只有部份向上延伸至B 0X 底部，因此埋入板係藉由一埋入板偏離量與該Β Ο X分隔。 在一後續步驟中，會將一植入填充至該陣列内之B 0X下， 且向下延伸以在一垂直重疊部位與該等.埋入板重疊。 視需要可將該等埋入板向上延伸靠近或到達 Β Ο X之 底部，此將增加在該電容器内之電容。在該例中，重疊區 域將可與該植入共同延伸。

在第2圖之上方，藉由使該電容器之多晶矽中心電極 向下凹入些許到達Β 0X之中點，而形成一孔徑1 1 8。當該 溝渠之侧壁露出時，該氮化物電容器介電質被剝除，且任 何需求處理會施於該溝渠側壁（如一層熱氧化物或氮化 物），以鈍化在該元件層内之侧壁，同時仍允許電流進/出 該電容器。 在習知溝渠DRAN處理中，會需要一「三重井」絕緣 結構。通常’該「二重井」由（1)「深」p井植入（在發表面 下之峰值濃度約〇·7 μηι米），（2)「中」p井植入（在矽表面 下之峰值濃度約0.3至0.4μηι)，（3)「淺」ρ井植入（在矽表 面下之峰值濃度約30-40奈米）。該「深」植入係需用以抑 制沿該溝渠側壁之上方區域的垂直寄生元件（板至埋入條 6 1267979 帶洩漏，由環狀氧化物與N+多晶填充閘控）。「中」p井植 入係用以隔絕eDRAM單胞在側向尺寸中之串音。「淺」p 井植入係用以調整該陣列通過電晶體之臨界電壓。在此， eDRAM單胞係包含在一 p井117中，p井117係由圍繞該 eD RAM陣歹U塊（圖中未顯示）之η井所隔離。該浮體eDR AM 許多優勢中之一係被隔離之P井不再需要，只需要一電晶 體臨界植入，因此消除植入步驟且降低SOI eDR AM之處 理成本。 再者，具有嵌入式DRAM之SOI積體電路，習知只需 要形成SOI層於該晶片之邐輯部份中，該DRAM係形成於 不具有BOX之區域中。本發明之實施不需要圖樣化該BOX (其相當昂貴），因此節省可觀的費用。 第3圖顯示該晶片的一部份，其中已蝕刻一連接該等 埋入板與一參考（接地）之接觸窗。此蝕刻通過接墊氮化物 35、SOI層30與BOX 20，係依習知方式改變該化學系統 以處理不同材料。 第4 A圖顯示與第2圖相同之區域在以摻雜多晶矽填 入第2圖之凹處1 1 8後之情形。一虛線指出在第2圖後增 加之多晶矽部份間的區分處。 第4B圖顯示第3圖之通道155在與DRAM陣列中之 凹處同時填充後之圖式。該導電填充（也稱為一插塞）以件 號3 6表示。粗線1 1 2表示一附加之介電襯層（如氮化物）， 係隔絕插塞3 6與S〇I層3 0。 第5圖顯示第2圖之DRAM陣列的一完整部份。已提 1267979 供一 N -植入1 6 Ο (約每立方公分1 E 18個），從Β Ο X之底面 向下延伸約1微米，以重疊且接觸該等埋入板。此植入區 形成一導電路徑，以維持該等埋入板於其特定接地電壓。

該元件層具有NFET通道電晶體60形成於其内。該通 道電晶體之本體係在任何適當時間植入之Ρ -摻雜。閘極6 5 已形成於一習知閘氧化物上，且已形成側壁62。一 Ν+源/ 汲（S/D)植入已製成於區域39中，以侧壁62減少到鄰近該 電晶體本體之區域3 8的Ν-之植入劑量。 通過字元線7 0如圖示.會跨越該等電容器之頂部，係藉 由溝渠頂部氧化物（或其他介電質）1 1 3與電容器1 1 5之中 心電極垂直地絕緣。該等電容器係由氧化物填充絕緣溝渠 (STI)32分隔，係與STI同時形成在該邏輯區域中。頂部 介電質1 1 3係製成足夠厚度以防止_音通過字元線間。如 果該 DRAM陣列之構造未使用通過字元線（稱為一折疊位 元線架構），或如果該通過字元線不會造成串音，該分隔介 電質可省略，或閘氧化物可為唯一的介電質。

第 6圖顯示在後端處理至金屬 1 (Μ 1)後之第 3圖區 域。第4B圖之插塞36被一鎢通道75覆蓋於其上，其位 置與介電質72同一層面。通道7 5與連接至正確參考電壓 之一部份Μ 1互連線有接觸。 一 Ν井植入165已製成以建立介於插塞75與該等埋 入板接觸植入1 5 0間之歐姆接觸。。 可視需要設置該等插塞以建立預設之阻抗予該埋入 板。較佳的是，該等插塞不設置於該陣列中，因為會妨礙 8 1267979 最精簡之配置。有利的…… 戒環 有』的疋3專插塞係置於N頻帶擴散警 中或該陣列周邊上之另一位置，但不置於其中。 的發電日日日體組成最近是與在邏輯區中《NFET相同。該單 已電晶體具有浮體，而該邏輯電θ 人 熟習 、科电日日體可具有本體接觸件。 生項技術人士可預期會有與在陣％ nfet之浮體中產 的電洞相關之一般性、習知問題。 後，4現在寫至該電容器且在大多數時間維持在接地 4邊位元線返回接地之操作序列會提供經由該電晶體電 虽與位元線到達接地.的一阻抗路徑，（以將操作時產生之 電洞排除’且因此避免增加至該Dram單胞之區域的一本 體接觸之需要。 本發明需要一額外之遮罩用於第3圖之通道155，及 頜外的反應式離子蝕刻（RIE)步驟。接觸該等插塞之井植 入1 6 5可與邏輯卜井製程同時施行。然而，因為通常係避 免在S 01處理中之井絕緣植入，可能需要一分隔遮罩，以 致可在该BOX下植入一 n型摻雜劑，如在圍繞eDRAM之 N頻帶擴散警戒環中。 本电明中’ 一些在該溝渠電容器模組中之處理步驟可 被刪除。明蜂言之，簡化之溝渠製程允許刪除（1)習知用於 主eDRAM之裱狀氧化物，（2) 一溝渠多晶矽填充沈積，（3) 一多晶矽化學機械研磨（CMP)，（4)一多晶矽凹處。藉由使 用本發明在此揭示之未圖樣化S〇l基材中產生eDRAM，相 對於在圖樣化SOI基材中產生eDRAM，本發明保守估計可 節省所刪除的9 0小時製程時間。 1267979 如一替代性設計，該埋入板可形成有一靠近BOX底部 之頂部，且因此需要一具有較少厚度之埋入板接觸植入 1 6 0。對於一特定濃度，較厚之植入會花費比較淺者多的時 間，因此一較薄植入可節省額外的時間。此外，較厚之植 入會對該元件層之晶體結構與閘氧化物造成較多損害。 製程順序係：

提供一具有均勻横跨該晶圓之B 0X的P型S 01基材。 深溝渠模組 蝕刻深溝渠（DT)通過元件層且通過BOX 形成埋入板 向上形成D T電容器至晶圓表面 沈積摻雜之中心電極 將中心電極凹下一半進入BOX(離開電容器之層面） 在該BOX中間之介電質。

蝕刻接觸窗通過氮化物、矽元件層與BOX 製備D T電容器之側壁用於條帶 以摻雜多晶矽填充凹入深溝渠與接觸窗 平坦化該晶圓 視需要 將該ΤΤ0之深溝渠凹入（10-20奈米） 沈積TT0(HDP氧化物？） 平坦化該晶圓 10 1267979 S ΤΙ模組，以隔離陣列中之eDR AM單胞且提供支援 邏輯電路之隔離。 植入模組 以一向下延伸之埋入板接觸植入（N-)植入該 DRAM以接觸埋入板，且充分重度地摻雜以提供一電 流路徑至一參考電壓（接地）。

視需要植入N井用於與該陣列埋入板充分地接觸 -較佳是在圍繞該陣列塊之N頻帶擴散環内。 電晶體模組

在該邏輯區之元件層中N井植入，及在該元件層 之該邏輯區與陣列中P井植入 在陣列與支援中之STI 閘極氧化物 多晶矽閘極 側壁 S/D植入 互連線模組 習知後端處理 形成該邏輯電晶體與互連線（統稱為「後端」）之步驟 將指完成該電路。 11 1267979 為了改進至埋入板之相對低阻抗路徑，可能需要蝕刻 一相當長（與該等接觸之尺寸比較下）之深溝於該DRAM陣 列之周邊中。 最好用於埋入板接觸之通道不形成於該陣列内，但可 能會因其他工程原因賦予的一相當低摻雜濃度而需要。 本發明已實施只在該周邊減少接觸。

雖然本發明已以一單一較佳具體實施例加以說明，熟 習此項技術人士將暸解本發明能以各種落入本發明精神與 範疇之型式實現。 【圖式簡單說明】 第1圖顯示在製程開始時一 S 01積體電路的一部份之剖面 圖。 第2圖顯示在形成該埋入板、介電質與中心電極且使該中 心電極凹下之先期步驟後的一部份DRAM。 第3圖顯示用以建立與埋入板接觸的一通道之剖面圖。

第4A圖顯示在填入該電容器之凹下區域後的第2圖之區 域。 第4B圖顯示在填入該通道後之第3圖的區域。 第5圖顯示在完成該單胞後之第2圖的區域。 第6圖顯示在完成用於連接該等埋入板之植入後的第3圖 之區域。 第7 A圖顯示依據先前技術的一晶圓之剖面圖。 第7B圖顯示依據本發明的一晶圓之相對應剖面。 12 1267979

【元件代表符號簡單說明】 10 P-基材 20 埋入氧化物 30 元件層 3 1 淺P井 32 溝渠 35 接墊層 36 插塞 38 區域 39 區域 60 電晶體 62 側壁 65 閘極 70 字元線 75 鶴通道 105 埋入板 110 氮化矽節點 112 介電層 113 頂部介電層 115 電容器 117 P井 118 孔徑 160 N植入 165 N井植入

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Claims (1)

1267979 拾、申睛專利範圍： 1. 一種在一石夕覆絕緣層結構（S0I)晶圓中製造含有一動態 隨機存取記憶體（dram)陣列的一積體電路之方法，該 DRAM陣列具有一包含深溝渠電容器之DRAM單胞， 該方法至少包含下列步驟： 提供一具有一均勻埋入氧化物（Β〇χ)的矽覆絕緣層結 構基材； 通過该埋入氧化物，蝕刻在該動態隨機存取記憶體陣 列中之深溝渠； 形成圍繞該等深溝渠之埋入板； 在该深溝渠之該等内表面上形成一介電層，其向上延 伸直到该埋入氧化物之至少該底部； >尤積一導電材料成為該電容器中之該中心電極； 使6亥電容器之該中心電極凹下至該埋入氧化物之頂部 表面下，藉以形成一電容器孔徑； 向下钱刻接觸窗，到達該埋入氧化物之該底部下的一 接觸層面； 同日守以導電材料填充該電容器孔徑與該等接觸窗，藉 以在A等接觸窗中形成板偏壓插塞； 植入 埋入板接觸層於該陣列之該基材内’其係垂直 延伸以重疊該埋入板； 接觸該等板偏壓插塞及該埋入板接觸層’藉以在該等 埋入板與戎專板偏壓接觸間建立一導電路徑； 於该S〇i層中形成具有浮體（floating body)之場效電 14 1267979 晶體，連接一單胞接觸與該中心電極；及 完成該電路。 2.如申請專利範圍第1項所述之方法，更包含一準備該電 容器孔徑之該側壁以形成一導電路徑於該通道電晶體 (pass transistor)之步驟。

3 .如申請專利範圍第1項所述之方法，其中該等接觸窗係 形成於該DRAM陣列外的一摻雜區域中。 4.如申請專利範圍第3項所述之方法，其中該等接觸窗係 藉由在該 DRAM陣列外的一摻雜區域中蝕刻溝渠而形 成0

5 .如申請專利範圍第1項所述之方法，其中該埋入板接觸 層從該埋入氧化物之該底部向下延伸，以接觸在一埋入 板重疊區域中之該等埋入板。 6.如申請專利範圍第5項所述之方法，其中該埋入板向上 延伸至該埋入氧化物之該底部，且其中該埋入板接觸層 從該埋入氧化物之該底部向下延伸，以接觸在與該埋入 板接觸層共同延伸的一埋入板重疊區域中之該等埋入 板0 15 1267979 7 ·如申請專利範圍第6項所述之方法，其中該埋入板接觸 層具有一 N-之摻雜劑濃度，藉以建立與該等插塞之導 電接觸。 8 .如申請專利範圍第1項所述之方法，其中接觸該等板偏 壓插塞及該埋入板接觸層之該步驟係藉由植入接觸該 等板偏壓插塞及該埋入板接觸層的一 η井而發生效果。 9.如申請專利範圍第6項所述之方法，其中接觸該等板偏 壓插塞及該埋入板接觸層之該步驟係藉由植入接觸該 等板偏壓插塞及該埋入板接觸層的一 η井而發生效果。 1 0.如申請專利範圍第8項所述之方法，其中該等接觸窗係 藉由在該 DRAM陣列外的一掺雜區域中|虫刻溝渠而形 成。 1 1.如申請專利範圍第9項所述之方法，其中該等接觸窗係 藉由在該 DRAM陣列外的一掺雜區域中|虫刻溝渠而形 成。 12. —種在一矽覆絕緣層結構（SOI)晶圓中含有一動態隨機 存取記憶體（DRAM)陣列的積體電路，該DRAM陣列包 含一具有深溝渠電容器之DRAM單胞，該積體電路至 少包含： 16 1267979 一具有一均句埋入氧化物層的S 01基材； 一組在該DRAM陣列中之單胞，該等單胞具有延伸通 過該埋入氧化物之深溝渠電容器； 一組圍繞該深溝渠之至少該底部形成的埋入板； 一形成在該深溝渠之該等内表面上之電容器介電質， 且向上延伸到該埋入氧化物之至少該底部； 一在該電容器中由一導電材料形成的中心電極；

一組具有浮體之單胞通道場效電晶體，其係形成於一 元件S ΟI層中，且連接一單胞以接觸於該中心電極； 一形成於該陣列之該基材内的埋入板接觸層，係垂直 地延伸以重疊一埋入板重疊區域内之該埋入板；及 一組板偏壓插塞，係垂直延伸通過該裝置絕緣層矽片 層及通過該埋入氧化物，且與該埋入板接觸層接觸，藉以 在該等埋入板與該等板偏壓接觸間建立一導電路徑。 1 3 .如申請專利範圍第1 2項所述之積體電路，其中：

該等埋入板係藉由一埋入板偏離區域與該埋入氧化物 垂直地分隔，因此該電容器介電質係鄰近在該埋入板偏離 區内之埋入板接觸層。 1 4.如申請專利範圍第1 2項所述之積體電路，其中： 該等埋入板向上垂直地延伸至該埋入氧化物之至少該 底面，因此該埋入板重疊區域係與該埋入板接觸層共同延 伸，使得該電容器介電質藉由該埋入板在所有垂直位置與 17 1267979 該埋入板接觸層分隔。 1 5 .如申請專利範圍第1 2項所述之積體電路，其中該等板 偏壓插塞係形成於該DRAM陣列外的一摻雜區域中。 1 6 ·如申請專利範圍第1 2項所述之積體電路，其中該等板 偏壓插塞係藉由在該DRAM陣列外的一摻雜區域中蝕 刻溝渠而形成。

1 7.如申請專利範圍第1 3項所述之積體電路，其中該等板 偏壓插塞係形成於該DRAM陣列外的一摻雜區域中。 1 8 .如申請專利範圍第1 3項所述之積體電路，其中該等板 偏壓插塞係藉由在該DRAM陣列外的一摻雜區域中蝕 刻溝渠而形成。

1 9.如申請專利範圍第1 4項所述之積體電路，其中該等板 偏壓插塞係形成於該DRAM陣列外的一摻雜區域中。 2 0.如申請專利範圍第1 4項所述之積體電路，其中該等板 偏壓插塞係藉由在該DRAM陣列外的一摻雜區域中蝕 刻溝渠而形成。 18