TWI267851B - Logical operation circuit and method of logical operation - Google Patents

Description

1267851 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 【發明戶斤屬之技術領域3 發明領域 此發明係有關於邏輯運算電路及邏輯運算方法，特別 5 是有關於使用強介電體電容器等非依電性記憶元件之邏輯 運算電路、邏輯運算裝置及邏輯運算方法。 I：先前技術3 參照相關申請案 本發明係參照日本國發明申請案2002年第18662號 10 (2002年1月28日3申請）之說明書、申請專利範圍、圖式 及發明摘要之全部揭示內容而作成。 技術背景 使用強介電體電容器之電路可得知有非依電性記憶體 。因使用強介電體電容器而能以低壓來實現可改寫之非依 15 電性記憶體。 然而，習知之此一電路即使是能記憶資料亦不能進行 資料的邏輯運算。 【發明内容】 發明揭示 20 此發明之目的在於解決使用上述習知強介電體電容器 之電路的問題點，而提供使用強介電體電容器等非依電性 記憶元件而能進行資料的邏輯運算的邏輯運算電路、邏輯 運算裝置及邏輯運算方法。 依據此發明所構成之邏輯運算電路，具有強介電體電 1267851 玖、發明說明 容器、桌1 號線、桌2 ig $虎線、運算結果輸出部。強介 電體電容器能保持對應第1被運算資料的分極狀態，具有 第1及第2端子。第1信號線連接於強介電體電容器之第 1端子。第2信號線能將第2被運算資料賦予該保持對應 5 第1被運算資料的分極狀態之強介電體電容器的第2端子 ，並連接於強介電體電容器之第2端子。運算結果輸出部 依據所賦予之第2被運算資料而獲得之強介電體電容器的 分極狀態，而能輸出第1及第2被運算資料之邏輯運算結 果，並連接於第1信號線。 10 依據此發明所構成之邏輯運算電路，具備有，具有第 1及第2端子的強介電體電容器、分別連接於第丨及第2 端子的第1及第2信號線、輸出用電晶體。輸出用電晶體 係具有連接於第1信號線的閘端子、可輸出對應能輸入閘 端子之控制信號之輸出信號的輸出端子，且係比較於該輸 15 出用電晶體之門檻値電壓而賦予（施加）更接近第1基準電 位之電位時呈OFF情形，比較於該輸出用電晶體之門檻値 電壓而賦予更接近第2基準電位之電位時呈ON情形的電 場效果型電晶體。又，該邏輯運算電路構成可進行下述的 動作。即，該邏輯運算電藉著將第1及第2信號線分別連 20 接於第1基準電位及不同於該第1基準電位之第2基準電 位之中一方的電位、以及第1及第2基準電位之中另一方 的電位，而使於強介電體電容器產生對應第1被運算資料 的分極狀態。之後，該邏輯運算電路藉著將第1及第2信 號線均連接於第2基準電位而不會產生變化爲強介電體電 1267851 玖、發明說明 容器之殘餘分極狀態，而會將第1信號線預充電至第2基 準電位。之後，該邏輯運算電路解除對第1信號線施加電 壓，同時將第2信號線連接於對應第2被運算資料的第1 或第2基準電位，此時對應發生於第1信號線的電位而獲 5 得出現於輸出用電晶體之輸出端子的輸出信號，並將此輸 出信號作爲第1及第2被運算資料的邏輯運算結果。 依據此發明所構成之邏輯運算電路，其特徵在於具有 :保持對應二進位資料之第1被運算資料之非依電狀態， 且具有第1及第2端子的非依電性記憶元件；及依據於非 1〇 依電性記憶元件之第2端子賦予二進位資料之第2被運算 資料X而獲得之該非依電性記憶元件狀態，而將第1及第 2被運算資料y及X之邏輯運算結果作爲二進位資料之運 算結果資料z並加以輸出的運算結果輸出部，且運算結果 資料z實質上滿足下列式子： 15 z= X AND y。 依據此發明所構成之邏輯運算電路，其特徵在於具有 :保持對應第1被運算資料之非依電狀態的非依電性記憶 元件；及依據於非依電性記憶元件賦予第2被運算資料而 ,獲得之該非依電性記憶元件狀態，而輸出第1及第2被運 20算資料之邏輯運算結果，並連接於非依電性記憶元件之第 1端子的運算結果輸出部。 依據此發明所構成之邏輯運算方法，其特徵在於具有 :使具有第1及第2端子之第1強介電體電容器保持對應 第1被運算資料之分極狀態的步驟；將經保持分極狀態之 1267851 玖、發明說明 強介電體電容器的第1端子充電至一定基準電壓的步驟； 及藉著對於其第1端子經充電至一定基準電壓之強介電體 電容器的第2端子賦予第2被運算資料而獲得之強介電體 電容器的分極狀態，以獲得第1及第2被運算資料之邏輯 5 運算結果的步驟。 本發明之特徵可如上述那般廣義表示，而其構成及內 容在考量目的及特徵，以及將圖式納入考量的情形下，乃 以以下所揭示之內容而更淸楚明瞭。 t實施方式1 10 較佳實施例之詳細說明 第1圖表示依據此發明之一實施樣態所構成之邏輯運 算電路1的電路圖。邏輯運算電路1具有強介電體電容器 CF、當作輸出用電晶體之電晶體MP、電晶體Ml、M2。 電晶體MP、Ml、M2均爲N通道MOSFET(金屬·氧化物 15 •半導體型電場效果電晶體）。 強介電體電容器CF之第1端子3連接於第1信號線7 ，第2端子5連2接於第2信號線9。第1信號線7連接 於電晶體MP之閘端子。 第1信號線7藉由電晶體Ml而連接於極板線，同時 20 藉由電晶體M2而連接於第2信號線9。電晶體Ml、M2 之閘端子分別連接於寫入線RWL、字元線WL。 電晶體MP之輸入端子藉由電晶體M3而連接於作爲 第1基準電位的接地電位GND。電晶體MP之輸出端子連 接於輸出線ML。輸出線ML藉由電晶體M4而連接於作爲 1267851 玖、發明說明 第2基準電位的電源電位Vdd。電晶體M3、M4之閘端子 連接於預設線PRE。 電晶體M3爲N通道MOSFET(金屬·氧化物·半導體 型電場效果電晶體），電晶體M4爲P通道MOSFET(金屬 5 •氧化物·半導體型電場效果電晶體）。 第9A及第9B圖係用以說明一實施樣態之強介電體電 容器CF、電晶體MP之諸特性關係的圖式。此第9A及第 9B圖係擴大其表示運算時之強介電體電容器之分極狀態之 第5B圖之一部分的圖式。 10 圖中，vd :作爲第1基準電位之接地電位GND及作 爲第2基準電位之電源電位Vdd之差的絕對値、在CG : 輸出用電晶體MP之閘電容、Cfrev :強介電體電容器CF 之反轉方向平均電容、CFnon :強介電體電容器CF之非反 轉方向平均電容、Val :第1被運算資料y= 1(對應強介電 15 體電容器CF之分極狀態P1)而第2被運算資料X = 1(對 應位元線BL連接接地電位GND狀態)的情形下，於輸出 用電晶體CG之閘端子產生之電位與作爲第1基準電位之 接地電位GND之差的絕對値，在Va2 :第1被運算資料 y二0(對應強介電體電容器CF之分極狀態P2)而第2被運 20 算資料X = 1(對應位元線BL連接接地電位GND狀態)的 情形下，爲於輸出用電晶體MP之閘端子產生之電位與作 爲第1基準電位之接地電位GND之差的絕對値。 由第9A圖可得知：

Val = CG . Vd/(CFrev+CG) · · · •式子（1) 10 1267851 玖、發明說明 同樣地由第9B圖可得知

Va2-CG · Vd/(CFnon+CG) · · · •式子(2) 如將於後述般，設定輸出用電晶體MP之門檻値電壓 ，使於1且x= 1時，輸出用電晶體MP呈OFF，於y 5 =〇且x=l時，輸出用電晶體MP呈ON。即，

Val<Vath〈Va2 · · · ·式子(3) 以上，由式子（1)〜（3)可得下列式子： CFnon/ CG + 1 < Vd/ Vath < Cfrev/ CG + 1 · · · · 式子(4) 10 又，於此實施樣態中，輸出用電晶體MP之門檻値電 壓與作爲第1基準電位之接地電位GND之差的絕對値 Vath設成比強介電體電容器CF之抗電場Vc小。如此一來 ，即使是藉運算而使強介電體電容器CF之分極狀態變化 成產生分極反轉之方向的情形下，即，於反映y=l且x = 15 1時之運算結果而使電晶體MP呈OFF的情形下，強介電 體電容器CF也不會發生分極反轉。 如上所述，於本實施樣態中，爲使輸出用電晶體MP 之門檻値電壓與作爲第1基準電位之接地電位GND之差的 絕對値Vath設成比強介電體電容器CF之抗電場Vc小， 20 且其使滿足式子(4)的話，就要設定強介電體電容器CF、 電晶體MP之諸特性。預先如此設定的話，可原原本本地 保持對應第1被運算資料之分極狀態，即，不破壞第1被 運算資料y而能進行第1被運算資料y與第2被運算資料 X之邏輯運算。 1267851 玖、發明說明 又’即使是使輸出用電晶體MP之門檻値電壓與作爲 第1基準電位之差的絕對値Vath設成比強介電體電容器 CF之抗電場Vc大的情形下，可原原本本地保持對應第1 被運算資料之分極狀態，即，不破壞第1被運算資料y而 5能進行第1被運算資料y與第2被運算資料X之邏輯運算 。此情形下將於以下說明其條件。 首先，以第9C圖來說明藉運算而強介電體電容器CF 之分極狀態變化成產生分極反轉方向的情形下，即，即使 是y=l且X二1時，強介電體電容器CF亦不會發生分極 10 反轉的界限條件。 圖中，Vd :作爲第1基準電位之接地電位GND及作 爲第2基準電位之電源電位Vdd之差的絕對値、在CGc : 強介電體電容器CF不發生分極反轉之界限之輸出用電晶 體CG的閘電容、Vc :強介電體電容器CF之抗電場、Pr : 15 強介電體電容器CF之殘餘分極。 由第9C圖可得知， CGc=Pr/(Vd — Vc) · · · ·式子(5) 要達到藉運算而強介電體電容器CF之分極狀態變化 成產生分極反轉方向的情形下，即，即使是y=i且X二1 20 時，強介電體電容器CF亦不會發生分極反轉的界限條件 的話，輸出用電晶體CG之閘電容CG，由 CG< = CGc · · · ·式子(6) 而由上述式子（5)〜（6)可獲得 CG< =pr/(Vd-Vc) · · · ·式子(7) 12 1267851 玖、發明說明 並依所賦予條件，輸出用電晶體MP之門檻値電壓與 第1基準電位之差的絕對値Vath在強介電體電容器CF之 抗電場VC以上，故可得知在且χ=1的情形下，輸 出用電晶體MP呈OFF狀態。 5 另一方面’要使y二0且x = 1時輸出用電晶體MP呈 ON，乃貿與上述第9B圖的情形同樣， CFnon/CG + l<Vd /Vath · · · ·式子（8) 即，要構成可滿足上述式子(7)〜（8)的話，即使是輸出 用電晶體MP之門檻値電壓與第1基準電位之差的絕對値 10 Vath在強介電體電容器cF之抗電場Vc以上，亦可維持 對應第1被運算資料的殘餘分極，即，能不破壞第1被運 算資料y而能進行第1被運算資料y與第2被運算資料X 之邏輯運算。 接著’說明第1圖所示之邏輯運算電路1的動作。第 15 2圖表示邏輯運算電路1之動作的時序圖。 於寫入動作中，分別對字元線WL、讀寫線RWL賦予 “L”電位(即，作爲第1基準電位的接地電合GND)、“H ”電位(即，作爲第2基準電位的電源電位Vdd)。又，對 位元線BL、極板線pl賦予第丨被運算資料的y、/y(y之 20反轉資料）。於此實施樣態，係構成y= 1時，對位元線BL 、極板線PL分別賦予“H” 、“L”電位。因此，於第2 圖所示之寫入動作，形成被賦予作爲第1被運算資料的y =1。又，除非特別限定，否則設成以「/A」表示二進位 數(一進位信號）「A」的否定(反轉信號）。 13 1267851 取、發明說明 第3A、3B圖分別表示於寫入動作時之邏輯運算電路 i的狀態及強介電體電容器CF的分極狀態。如第3A圖所 示，電晶體M2、Ml分別呈〇FF、0N。又，對強介電體 電容器CF之第i端子3及第2端子5施加“H” 、“L” 5 電位。 如第3B圖所示，此時強介電體電容器CF之分極狀態 以P3表示。又，賦予作爲第1被運算資料y=()的情形下 ，強介電體電容器CF之分極狀態以P4表示。 又，如第2圖所示，於此動作會對預設線PRE賦予“ 1〇 “L” ，故電晶體M3、M4分別呈OFF、ON。爰此，輸出 線ML呈“H” 。

如第2圖所示，接著寫入動作而進行保持記憶動作。 於保持記憶動作中，分別對字元線WL、讀寫線RWL賦予 “H” 、“L” 。又，對位元線BL、極板線PL均賦予“L 15 " 0 第4A、4B圖分別表示於保持記憶動作時之邏輯運算 電路1的狀態及及強介電體電容器CF的分極狀態。如第 4A圖所示’電晶體M2、M1分別呈0N、OFF。又’對強 介電體電容器CF之第1端子3及第2端子5均施予“L” 20 〇 如第4圖所示’此時強介電體電容器CF之分極狀態 以P1表示。又’賦予作爲第1被運算資料y=〇的情形下 ，強介電體電容器CF之分極狀態以P2表示。 又，如第1圖所示，於此動作會對預設線PRE賦予“ 14 1267851 玖、發明說明 “L” ，故電晶體M3、M4分別呈OFF、ON。爰此，輸出 線ML呈“H” 。 如第2圖所示，接著寫入動作而進行保持記憶動作。 運算動作分爲第1期OPi、第2期OP2、第3期OP3。於 5運算動作之第1期0P1進行約與保持記憶動作同樣的動作 。但是在對位元線BL賦予“Η” 1之點則與保持記憶動作 不同。 運算動作之第1期0P1亦可使用表示保持記憶動作之 第4A、4B圖來說明。即，於運算動作之第1期0P1如第 10 4A圖所示，電晶體M2、Ml分別呈ON、OFF。但是對於 強介電體電容器CF之第1端子3及第2端子5均施加“H ”。藉此動作使第1端子3，即令電晶體MP之閘電容CG 對電源電位Vdd預充電。 如第4B圖所示，此時強介電體電容器CF之分極狀態 15與保持記憶動作的情形同樣表示P1 °又’賦予作爲第1被 運算資料y=〇的情形下，強介電體電容器CF之分極狀態 以P2表示。 又，如第1圖所示，於此動作會對預設線PRE賦予“ “L” ，故電晶體M3、M4分別呈OFF、ON。爰此，輸出 20 線 ML 呈 “H” 。 如第2圖所示’接著運算動作之第1期OP1而進行第 2期OP2。於第2期OP2對於字元線WL、讀寫線RWL均 賦予“L” 。又’對於位兀線賦予作爲第2被運算資料 的X。於此實施樣態係構成於1時，對於位元線BL賦 15 1267851 玖、發明說明 予“L” 。因此，於第2圖所示之運算動作之第2期0P2 賦予作爲第2被運算資料x==1。又，對於極板線PL賦予 “L，，。 第5A、5B圖分別表示於運算動作之第2期〇P2之邏 5 輯運算電路1的狀態及強介電體電容器CF的分極狀態。 如第5A圖所示，電晶體M2、Ml均呈OFF。又’對強介 電體電容器CF之第2端子5施予“L” 。 如第5圖所示’依據圖解法’此時強介電體電容器CF 之分極狀態從P1轉移至P7。此時，電晶體MP之閘電容 10 CG的狀態從P9轉移至P7。即，電晶體MP之閘端子的電 位Va從Vdd變化爲P1與P7的電位差(等於上述Val)。 如上所述，電晶體MP之門檻値電壓Vth與接地電位 GND之差的絕對値Vath(於此實施樣態等於Vth)係設定成 滿足式子(3)，故此情形下之電晶體MP呈OFF。 15 又，賦予作爲第1被運算資料y=〇的情形下’強介電 體電容器CF之分極狀態從P2轉移至P8。此時，電晶體 MP之閘電容CG的狀態從P10轉移至P8。即，電晶體MP 之閘端子的電位Va從Vdd變化爲P2與P8的電位差(等於 上述Va2)。其結果與y= 1的情形不同，電晶體MP呈ON 20 ° 又，於賦予作爲第1被運算資料y=i，且賦予作爲第 2被運算資料χ = 〇的情形下(於第2圖之運算動作中表示 ΟΡ2的動作），如第5Β圖所示，強介電體電容器CF之分 極狀態維持在Ρ1。此時，電晶體ΜΡ之閘電容CG的狀態 16 1267851 玖、發明說明 維持在P9。即，電晶體MP之閘端子的電位Va維持在 Vdd。因此，電晶體MP呈ON。 又，於賦予作爲第1被運算資料y=〇，且賦予作爲第 2被運算資料X二0的情形下，如第5B圖所示，強介電體 5 電容器CF之分極狀態維持在P2。此時’電晶體MP之閘 電容CG的狀態維持在P10。即，電晶體MP之閘端子的電 位Va維持在Vdd。因此，電晶體MP呈ON。 如第2圖所示，於運算動作之第2期OP2，因對於預 設線PRE賦予“H” ，故電晶體M3、M4分別呈ON、OFF 10 。爰此，輸出線ML之値因電晶體MP之ON、OFF而不同 。即，如第1圖所示，對應於電晶體MP之ON、OFF而使 輸出線ML之値呈“L” 、“Η” 。若是將輸出線ML之値 “L” 、“H”分別對應邏輯“〇，，、“1”的話，則第1被 運算資料y、第2被運算資料X、輸出線ML之値(邏輯運 15算結果)的關係如第6A圖所示。 由第6A圖可得知此邏輯運算電路丨係進行ML = X AND y (X與y之邏輯積)的邏輯運算。 如第2圖所示，接著運算動作之第2期0P2而進行第 3期OP3的動作。第3期OP3的動作與上述保持記憶動作 20的動作相同，故省略說明。 要算出相同的第1被運算資料y與各種第2被運算資 料X之邏輯積的話，如第2圖所示，可於進行一次第1被 運算資料y的寫入動作後，就各種第2被運算資料X之邏 輯運算反覆進行。於此情形下亦如上述那般藉運算動作而 17 1267851 玖、發明說明 不會破壞第1被運算資料y，故無必要再寫入第1被運算 資料y。 另一方面，每次改變第1被運算資料y與各種第2被 運算資料X之雙方的情形下，亦可將寫入動作、保持記憶 5 動作、運算動作當作一次循環而反覆此動作。 又，於上述實施樣態中，以將生成殘餘分極Pi、P2 之第1被運算資料分別定義爲y = 1、y = 〇，而於運算動作 之第2期0P2將位元線BL設爲“L” 、“H”的第2運算 資料分別定義爲χ = 1、χ = 〇的狀態，而如第6A圖所示構 10 成可進行ML=X AND y (X與y之邏輯積)之邏輯運算，然 而本發明並不限定於此。 例如，將產生殘餘分極PI、P2之第1被運算資料分 別定義爲y=〇、y=l，而於運算動作之第2期OP2將位元 線BL設爲“L” 、“H”的第2運算資料分別定義爲x=0

15 、x= 1的狀態，而如第6B圖所示構成可進行ML=x NOR y(x與y之邏輯和之否定)之邏輯運算。 以方塊圖表示第1圖所示之邏輯運算電路1時，則呈 第7A圖所示情形。於第7A圖中，以記憶機能方塊11表 示強介電體電容器CF，以門檻運算機能方塊13表示強介 20 電體電容器CF及電晶體MP。即，可得知第1圖所示之邏 輯運算電路1係使第1被運算資料y先記憶在記憶機能方 塊11，而於門檻運算機能方塊13進行第2被運算資料X 與第1被運算資料的邏輯運算，並隨著該運算結果而控制 電晶體MP之ON、OFF的電路。 18 1267851 玖、發明說明 第7B圖表示利用第1圖所示之邏輯運算電路1之關 聯記憶體(Content Addressable Memory)21的方塊圖。關聯 記憶體21具有檢索字元保持部23、字元電路配列部25、 輸出電路部27。檢索字元保持部23保持作爲檢索對象的 5 檢索字元S。字元電路配列部25具有字元電路Bl、B2、 • ··、Bn。輸出電路部27依據字元電路配列部25之輸 出而進行預定的處理。 第7C圖係以字元電路Bi爲例說明字元電路之邏輯處 理內容的圖式。由第7C圖可得知於字元電路Bi依據其次 10 的式子而算出Z(S、Bi)。 Z(S、Bi)=〇(S 二 Bi)、1(S 关 Bi) · · · ·式子（9) 即，於字元電路Bi均僅在m字元1之檢索未元S與 參照字元Bi完全一致的情形下，Z(S、Bi)二0，除此之外 的情形爲Z(S、Bi)= 1。 15 第8圖係使用邏輯運算電路1而實現第7C圖所示之 字元電路Bi的電路圖。如第8圖所示，例如於與邏輯運算 電路1同樣的邏輯運算電路31，使作爲第1被運算資料之 bim記憶於記憶機能方塊33，於門檻運算機能方塊35算出 作爲第2被運算資料之sm-1與作爲第1被運算資料之bim 20 的邏輯積，隨其運算結果而控制電晶體37的ON、OFF。 同樣地，於邏輯運算電路41，使作爲第1被運算資料 之/bim記憶於記憶機能方塊43，於門檻運算機能方塊45 算出作爲第2被運算資料之/sm-1與作爲第1被運算資料之 /bim的邏輯積，隨其運算結果而控制電晶體47的ON、 19 !267851 玖、發明說明 OFF。 由於電晶體37與電晶體47串聯連接，因此對節點51 賦予電晶體37之輸出與電晶體47之輸出的邏輯和。即， 串聯連接之邏輯運算電路31、41構成一個EXNOR電路 5 15(求bim與sm-1之排他性邏輯和之否定的電路）。 由於EXNOR電路15與同樣構成之EXNOR電路53( 求bil與sO之排他性邏輯和之否定的電路）、EXNOR電路 55(求bi2與si之排他性邏輯和之否定的電路)並聯連接， 因此，結果對節點51賦予EXNOR電路53、55..... 10 15之相互輸出的邏輯積。爰此，可獲得作爲節點51之反 轉輸出之上述式子(9)所示的Z。 如此一來，以使用第1圖所示之邏輯運算電路1的狀 態而能容易地實現關聯記憶體等記憶運算電路。 又，於上述各實施樣態，說明了電晶體MP爲N通道 15 MOSFET的例子，然而本發明並不限於此。例如電晶體 MP爲P通道MOSFET的情形下亦適用於本發明。 又，於上述各實施樣態，係將運算結果輸出部，例如 構成具有一種輸出用電晶體，該輸出用電晶體具有連接於 第1信號線之閘端子、及輸出對應於輸入閘端子之控制信 20 號之輸出信號的輸出端子，而作爲控制信號上，比較於該 輸出用電晶體之門檻値而賦予更接近於第1基準電位的電 位時呈OFF，比較於該門檻値而賦予更接近於第2基準電 位的電位時呈ON的電場效果型之輸出用電晶體，且可獲 得作爲該輸出用電晶體之輸出信號的邏輯運算結果。 20 1267851 玖、發明說明 爲了將保持對應第1被運算資料之分極狀態之強介電 體電容器之第1端子充電至第2基準電位，而構成第1信 號線預可連接第2基準電位，同時於輸出邏輯運算結果之 際，將第1信號線連接於第2基準電位之後解除其連接， 5 之後將第2信號線連接於對應第2被運算資料之第1或第 2基準電位，此時依據發生於第1信號線的電位而輸出邏 輯運算結果。 但是此發明並不限於此，例如於上述構成中，可不將 強介電體電容器之第1端子預先充電至第2基準電位，而 10 預充電至第1基準電位。 又，上述各實施樣態係以電場效果型電晶體爲例說明 運算結果輸出部的例子，然而運算結果輸出部並非僅限於 此。運算結果輸出部主要是依據賦予第2被運算資料所獲 得之強介電體電容器的分極狀態而輸出第1及第2被運算 15 資料之邏輯運算結果的構成即可。 又，上述各實施樣態係以強介電體電容器爲例說明非 依電性記憶元件的例子，然而本發明之非依電性記憶元件 並非僅限於此。一般而言，非依電性記憶元件可爲具有磁 滯特性的元件。 20 第10A〜12B圖係用以說明使用TMR(Timnel

Magnetores istance)元件（通道磁性電阻元件)作爲非依電性 記憶元件情形下之邏輯運算電路之例的圖式。第l〇A圖係 模式地表示使用TMR元件151作爲非依電性記憶元件情形 下之邏輯運算電路之一部分的平面圖。第10B、10C圖分 21 1267851 玖、發明說明 別表示於第10A圖之斷面b- b、斷面c一 c的圖式。 如第10A〜10C圖所示，TMR元件151具有以介電體 所構成之薄膜狀的非磁性層’165、及以強磁性體所構成之 一對強磁性層161、163。強磁性層161、163係以夾持非 5磁性層165的狀態而積層。並配置一對輸入線167、169用 以夾持TMR元件151。輸入線167、169配置成分別連接 強磁性層161、163。 輸入線167、169分別對應第1及第2信號線。連接強 磁性層161、163之輸入線167、169的部分，分別對應非 10 依電性元件之第1及第2端子161a、I63a。 可分別對於輸入線167、169流通所希望的電流。強磁 性層163亦稱爲自由層，構成藉組合流通於輸入線167、 169之電流而改變磁化方向。另一方面，強磁性層161亦 稱爲固著層，構成藉組合流通於輸入線167、169之電流不 15 改變磁化方向。此例子之強磁性層161之磁化方向係固定 於圖式上的右方向(第1磁化方向）。 第11A〜11D圖係用以說明於寫入動作中，流通於輸 入線167、169之電流IC1、IC2的方向與強磁性層163之 磁化方向之變化關係的圖式。於第11A〜11D圖中’在電 20流IC1從正交於紙面的方向即從紙面流向正前方的情形下 ，設成IC1 = 0，在電流IC1從正交於紙面的方向即從紙面 流向裡面的情形下，設成IC1二1。電流IC2的情形亦相同 。此時以圓弧狀的箭頭表示輸入線167、169之周圍所發生 之磁場方向。 22 1267851 玖、發明說明 如第11A、11D圖所示，電流IC1、IC2爲同方向的情 形下，在TMR元件151近旁，輸入線167、169周圍發生 的磁場會相互抵消，因此不會改變強磁化層163的磁化方 向。即，強磁化層163之記憶內容與寫入動作前之記憶內 5 容相同。 此外，如第11B、11C圖所示，電流IC1、IC2爲相反 方向的情形下，在TMR元件151近旁，輸入線167、169 周圍發生的磁場會相互加強合倂，因此強磁化層163的磁 化方向會分別形成圖式上右方向（第1磁化方向）或左方向( 1〇 第2磁化方向）。即，強磁化層163之記憶內容藉著寫入動 作而更新爲對應電流IC1、IC2方向的內容。 如上所述，藉控制電流IC1、IC2而能將資料寫入 TMR 元件 151。 第12A、12B圖係用以說明依據記憶於TMR元件151 15 之資料而控制電晶體MP之方法，即說明讀出動作之方法 的圖式。電晶體MP之閘端子藉由輸入線167而連接於 TMR元件151之端子161a。TMR元件151之端子161a藉 由輸入線169而連接於電源153。 TMR元件151之電阻藉通道磁阻效果而在強磁化層 2〇 161、163之磁化方向相同的情形下變小，而在磁化方向不 同的情形下變大。因此，如第12A、12B圖所示，一旦將 電源153之電壓値設爲一定(例如電源電位Vdd)的話，強 磁化層163之磁化方向朝右時所流通之電流大於強磁化層 163之磁化方向朝左時所流通之電流。利用此一情形並依 23 1267851 玖、發明說明 據已寫入TMR元件151之資料而控制電晶體MP。 此情形下，使寫入動作後之強磁化層163之磁化方向 朝右的狀態、強磁化層163之磁化方向朝左的狀態分別對 應第1被運算資料y = 1、y=〇，而使於讀出動作之際賦予 5 輸入線169之電位爲電源電位Vdd的情形、爲接地電位 GND的情形分別對應第2被運算資料x=l、x=〇，而使於 讀寫動作時電晶體MP呈ON的情形、呈OFF的情形分別 對應1、z=〇的話，可得知此實施樣態之邏輯運算電路 乃與使用強介電體電容器作爲非依電性記憶元件之前述邏 1〇 輯運算電路的情形相同，滿足以下的式子。 z= X AND y 又，於本說明書中，「A< =B」乃意味著A比B小或 A與B相等。 又，所謂「強介電體電容器之反轉方向平均電容」乃 15 指，從對應第1被運算資料之強介電體電容器的殘餘分極 狀態，至藉賦予第2被運算資料而獲得之強介電體電容器 之新的分極狀態之平均的電容値，即朝向分極反轉方向的 電容値。 又，所謂「強介電體電容器之非反轉方向平均電容」 20 乃指，從對應第1被運算資料之強介電體電容器的殘餘分 極狀態，至藉賦予第2被運算資料而獲得之強介電體電容 器之新的分極狀態之平均的電容値’即朝向與分極反轉方 向相反方向的電容値。 本發明所構成之邏輯運算電路具有強介電體電容器、 24 1267851 玖、發明說明 第1仏唬線、第2 號線、運算結果輸出部。強介電體電 容器能保持對應第1被運算資料的分極狀態而具有第i及 第2端子。第1 fg號線連接於強介電體電容器之第1端子 。第2信號線能對保持對應第i被運算資料之分極狀態之 5強介電體電容器之第2端子，賦予第2被運算資料，而連 接於強介電體電容器之第2端子。運算結果輸出部能依據 賦予第2被運算資料所獲得之強介電體電容器的分極狀態 而輸出第1及第2被運算資料的邏輯運算結果，而連接於 第1信號線。 10 又，依據本發明之邏輯運算方法，具備有使具有第1 及第2端子之第1強介電體電容器保持對應第1被運算資 料之分極狀態的步驟；將保持分極狀態之強介電體電容器 之第1端子充電至預定之基準電位的步驟；以及依據對於 已將第1端子充電至預定之基準電位之強介電體電容器之 15第2端子的分極狀態賦予第2被運算資料所獲得之強介電 體電容器之分極狀態，而獲得第1及第2被運算資料之邏 輯運算結果的步驟。 爰此，依據上述邏輯運算電路或邏輯運算方法的話， 以對應強介電體電容器之分極狀態與邏輯運算結果的狀態 20 ，而依據對於保持對應第1被運算資料之分極狀態之強介 電體電容器，賦予第2被運算資料所獲得之強介電體電容 器之新的分極狀態，而能獲得第1及第2被運算資料之邏 輯運算結果。即，使用強介電體電容器而能進行資料的邏 輯運算。 25 1267851 玖、發明說明 又，於本發明所構成之邏輯運算電路中，第1及第2 信號線爲使強介電體電容器產生對應第1被運算資料之分 極狀態，乃分別連接於第1基準電位及與該第1基準電位 不同之弟2基準電位之其中一方的電位，以及第1及第2 5 基準電位之中另一方的電位。 因此’藉由第1及第2信號線而能使強介電體電容器 記憶任意的第1被運算資料。如此一來，不僅第2被運算 資料，第1被運算資料亦可隨時改寫。 又，本發明所構成之邏輯運算電路，運算結果輸出部 10具備有，具有連接於第1信號線的閘端子、及輸出對應輸 入閘端子之控制信號之輸出信號的輸出端子的輸出用電晶 體。該輸出用電晶體係於控制信號以比較於該輸出用電晶 體之門檻値電壓而賦予更接近於第1基準電位之電位時呈 OFF情形，比較於該輸出用電晶體之門檻値電壓而賦予更 15 接近於第2基準電位之電位時呈ON情形的電場效果型電 晶體。又，邏輯運算結果可獲得作爲該輸出用電晶體之輸 出信號。 因此，依據對於保持其對應第1被運算資料之分極狀 態之強介電體電容器賦予第2被運算資料而獲得之強介電 2〇體電容器之新的分極狀態而發生之第1信號線的電位，比 較於門檻値電壓而更接近於第1基準電位的話，則輸出用 電晶體呈OFF，比較於門檻値電壓而更接近於第2基準電 位的話，則輸出用電晶體呈ON。因此，藉著先適當地設 定輸出用電晶體之門檻値電壓而能獲得作爲該輸出用電晶 26 1267851 玖、發明說明 體之輸出信號的邏輯運算結果。 又’於本發明所構成之邏輯運算電路，將保持著對應 第1被運算資料之分極狀態之前述強介電體電容器之第1 端子充電至第2基準電位，因此第1信號線可連接於第2 5 基準電位。又，構成該邏輯運算電路於輸出邏輯運算結果 之際’於第1信號線連接於第2基準電位之後解除其連接 ，之後將第2信號線連接於對應第2被運算資料之第〗或 第2基準電位，此時依據發生於第1信號線的電位而輸出 邏輯運算結果。 10 因此，第2被運算資料對應第2基準電位的情形下， 於第1信號線不論第1被運算資料之內容如何均要發生第 2基準電位。爰此，第2被運算資料對應第2基準電位的 情形下’不論第1被運算資料之內容如何，輸出用電晶體 均呈ON。另一方面，第2被運算資料對應第i基準電位 15 的情形下，於第1信號線發生第1及第2基準電位之間的 電位，即發生對應第1被運算資料內容之不同電位。因此 ，若是將輸出用電晶體之門檻値電壓設定於上述不同電位 之間的電位的話，於第2被運算資料對應第1基準電位的 情形下對應第1被運算資料的內容而使輸出用電晶體呈 20 ON或OFF。即，僅在第1及第2被運算資料爲某一特定 組合時，輸出用電晶體能進行OFF的邏輯運算。 又，本發明所構成之邏輯運算電路具備有：具有第i 及第2端子之強介電體電容器、分別連接於第1及第2端 子之第1及第2信號線、輸出用電晶體。輸出用電晶體係 27 1267851 玖、發明說明 具有連接於第1信號線的閘端子、輸出對應其輸入閘端子 之控制信號之輸出信號的輸出端子，且作爲控制信號上， 比較於該輸出用電晶體之門檻値而賦予更接近於第1基準 電位的電位時呈OFF，比較於該門檻値而賦予更接近於第 5 2基準電位的電位時呈ON的電場效果型之輸出用電晶體 。又，該邏輯運算電路構成可進行以下的動作。即，該邏 輯運算電路藉著將第1及第2信號線分別連接於第1基準 電位及不同於該第1基準電位之第2基準電位之中一方的 電位、以及弟1及弟2基準電位之中另一方的電位，而使 10於強介電體電容器產生對應第1被運算資料的分極狀態。 之後，該邏輯運算電路藉著將第1及第2信號線均連接於 第2基準電位而不會產生變化爲強介電體電容器之殘餘分 極狀態，而會將第1信號線對第2基準電位預充電。之後 ，該邏輯運算電路解除對第1信號線施加電壓，同時將第 15 2信號線連接於對應第2被運算資料的第1或第2基準電 位’此時對應發生於第1信號線的電位而獲得出現於輸出 用電晶體之輸出端子的輸出信號，並將此輸出信號作爲第 1及第2被運算資料的邏輯運算結果。 因此’藉著先適當地設定輸出用電晶體之門檻値電壓 2〇而能獲得作爲該輸出用電晶體之輸出信號的邏輯運算結果 。即，能使用強介電體電容器而進行資料的邏輯運算。 又’此發明所構成之邏輯運算電路之特徵在於：輸出 用電晶體之門檻値電壓與第1基準電位之差的絕對値Vath 爲強介電體電容器之抗電場Vc以上，且滿足以下的式子 28 1267851 玖、發明說明 CG<=Pr/ (Vd—Vc)，且，CFnon/ CG+l<Vd/

Vath 在此說明： 5 CG :輸出用電晶體之閘電容； CFnon :強介電體電容器之非反轉方向平均電容；

Pr :強介電體電容器之殘餘分極；

Vd :第1及第2基準電位之差的絕對値。 又，此發明所構成之邏輯運算電路之特徵在於：輸出 10 用電晶體之門檻値電壓與第1基準電位之差的絕對値Vath 比強介電體電容器之抗電場Vc小，且滿足以下的式子。 CFnon/ CG + 1 < Vd/ Vath < CFrev/CG + 1 在此說明： CG :輸出用電晶體之閘電容； 15 CFnon :強介電體電容器之非反轉方向平均電容； CFrev :強介電體電容器之轉方向平均電容；

Vd :第1及第2基準電位之差的絕對値。 因此’依據上述兩種之中任何一種邏輯運算電路，對 於第1及第2被運算資料如何地組合，對應於第〗被運算 20資料之分極狀態均因賦予第2被運算資料而不會反轉。即 ’即使是輸出用電晶體之門檻値電壓與第1基準電位之差 的絕對値Vath爲強介電體電容器之抗電場Vc以上，或是 絕對値Vath比強介電體電容器之抗電場Vc小，或是對於 第1及第2被運算資料如何地組合，均不會破壞第1被運 29 1267851 玫、發明說明 算資料而能進行邏輯運算。 又’此發明所構成之邏輯運算電路具備有：保持對應 一進位資料y之第1被運算資料之非依電狀態的非依電性 記憶元件，且係具有第1及第2端子的非依電性記憶元件 •’依據對非依電性記憶元件之第2端子賦予二進位資料之 第2被運算資料x所獲得之該非依電性記憶元件的狀態而 將第1及第2被運算資料y及X之邏輯運算結果作爲二進 位資料之運算結果資料z並輸出的運算結果輸出部，其特 徵在於：運算結果資料z實質上滿足以下式子： 1〇 z^x AND y 因此，以先將非依電性記憶元件之非依電性狀態對應 運算結果資料z的狀態，並依據其對於保持對應第丨被運 算資料y之非依電性狀態之非依電性記憶元件賦予第2被 運算資料X所獲得之非依電性記憶元件之新的非依電性狀 15 態，而能獲得第1及第2被運算資料y及X之邏輯積。即 ，能使用非依電性記憶元件而進行資料的邏輯運算。 又，此發明所構成之邏輯運算電路之特徵在於：非依 電性記憶元件包含強介電體電容器，而非依電性狀態爲該 強介電體電容器之殘餘分極狀態。因此，以使用強介電體 20電容器作爲非依電性記憶元件的狀態，能以高速且低電壓 進行寫入。 又，此發明所構成之邏輯運算電路之特徵在於具有： 保持對應第1被運算資料之非依電性狀態的非依電性記憶 元件；依據對非依電性記憶元件賦予第2被運算資料所獲 30 1267851 玖、發明說明 得之該非依電性記憶元件的狀態而輸出第1及第2被運算 資料之遞te運舁結果的運算結果輸出部，且爲連接非依電 性記憶元件之第1端子的運算結果輸出部。 爰此’以先將非依電性記憶元件之非依電性狀態對應 5 邏輯運算結果的狀態，並依據其對於保持對應第1被運算 資料之非依電性狀態之非依電性記憶元件賦予第2被運算 資料所獲得之非依電性記憶元件之新的非依電性狀態，而 能獲得第1及第2被運算資料之邏輯運算結果。即，能使 用非依電性記憶元件而進行資料的邏輯運算。 10 又，此發明所構成之邏輯運算裝置之特徵在於具有： 藉著將上述任何邏輯運算電路配置成串聯及/或並聯而進 行所希望的邏輯運算。 因此，以組合多數個以一個電路兼具邏輯運算部與記 憶部之上述邏輯運算電路而進行所希望之邏輯運算的狀態 15 ，比較於要另外設置記憶部之習知邏輯運算裝置，乃能將 包含配線所需要之面積的電路面積弄得非常小。因此，在 能大幅地提昇裝置之積體度之同時亦能抑制（減低）消耗電 力。又，由於記憶係非依電性，因此不但能將動作時之消 耗電力抑制得低，且於待機時幾乎不消耗電力。又，可不 2〇 必要準備用於斷電時之備份電源。而且使用包含強介電體 電容器之元件作爲非依電性記憶元件的情形下可達到寫入 動作的高速化。 又，此發明所構成之邏輯運算裝置之特徵在於具有： 保持作爲檢索對象之檢索字元的檢索字元保持部；保持作 31 1267851 玖、發明說明 爲參照對象之參照字元，同時進行判斷該參照字元與檢索 字元之一致的字元電路，且係將上述任何邏輯運算電路及 配置成並聯及/或串聯而進行前述參照字元之保持及前述 判斷一致的字元電路。 5 因此，以構成組合多數個以一個電路兼具邏輯運算部 與記憶部之上述邏輯運算電路而進行判斷參照字元與檢索 字元之一致之字元電路的狀態，比較於習知一致檢索裝置 ，乃能將包含配線所需要之面積的電路面積弄得非常小。. 因此，在能大幅地提昇裝置之積體度之同時亦能抑制消耗 1〇 電力。又，由於記憶係非依電性，因此不必要先將記憶保 持起來的電力。因此，不但能將動作時之電力消耗量抑制 得低，且於待機時幾乎不消耗電力。又，可不必要準備用 於斷電時之備份電源。而且使用包含強介電體電容器之元 件作爲非依電性記憶元件的情形下可達到寫入動作的高速 15 化。 又，此發明所構成之邏輯運算裝置之特徵在於：字元 電路對於構成參照字元之各位元，使用分別串聯連接之一 對邏輯運算電路而算出其對應參照字元之位元値與對應於 此値之檢索字元之位元値之排他性邏輯和之否定的邏輯値 20 ，並藉著將各一對邏輯運算電路之輸出予以全部並聯連接 而算出對應其對應於各位元算出之排他性邏輯和之否定的 整體邏輯値之邏輯積的邏輯値，並將對應已算出之邏輯積 之邏輯値作爲該字元電路之判斷一致輸出。 爰此，可構成僅在參照字元與檢索字兀完全一致的情 32 1267851 玖、發明說明 形下會產生輸出一致。因此，以對於多數參照字元進行與 檢索字元之一致判斷的狀態而能容易構成從多數參照字元 之中抽出僅與檢索字元完全一致之參照字元之高積體度、 低消耗電力的一致檢索裝置。 5 以上記載雖已說明了本發明之最佳實施樣態，惟各用 語並非用於限定內容而係用於說明者，只要不脫離本發明 之範圍及精神，可於所附之申請專利範圍中加以變更。 【圖式簡單說明】 第1圖表示依據此發明之一實施樣態所構成之邏輯運 10 算電路1的電路圖。 第2圖表示邏輯運算電路1之動作的時序圖。 第3A、3B圖分別表示於寫入動作時之邏輯運算電路 1的狀態及強介電體電容器CF的分極狀態。 第4A、4B圖分別表示於保持記憶動作時及運算動作 15 之第1期OP1之邏輯運算電路1的狀態及強介電體電容器 CF的分極狀態。 第5A、5B圖分別表示於運算動作之第2期OP2之邏 輯運算電路1的狀態及強介電體電容器CF的分極狀態。 第6A圖表示使邏輯運算電路1進行ML=x AND y之 20 邏輯運算情形下之第1被運算資料y、第2被運算資料x、 輸出線ML値的關係。第6B圖表示進行ML=x NOR y之 邏輯運算情形下之第1被運算資料y、第2被運算資料x、 輸出線ML値的關係。 第7A圖係以方塊圖表示第1圖所示之邏輯運算電路的 33 1267851 玖、發明說明 圖式。第7B圖表示利用第1圖所示之邏輯運算電路1之 關聯記憶體21的方塊圖。第7C圖係以字元電路Bi爲例 說明關聯記憶體21之字元電路之邏輯處理內容的圖式。 第8圖係使用邏輯運算電路1而實現第7圖所示之字 5 元電路Bi的電路圖。 第9A及第9B圖係用以說明一實施樣態之強介電體電 容器CF、電晶體MP之諸特性關係的圖式。第9C圖係用 以說明於其他實施樣態中，強介電體電容器CF不發生分 極反轉之界限條件的圖式。 1〇 第10A圖係模式地表示使用TMR元件151作爲非依 電性記憶元件情形下之邏輯運算電路之一部分的平面圖。 第10B、10C圖分別表示於第10A圖之斷面b — b、斷面c 一 c的平面。 第11A〜11D圖係用以說明於寫入動作中，流通於輸 15 入線167、169之電流IC1、IC2的方向與強磁性層I63之 磁化方向之變化關係的圖式。 第12A、12B圖係用以說明依據記憶於TMR元件151 之資料而控制電晶體MP之方法（讀出動作的方法）的圖式 〇 2〇 【囷式之主要元件代表符號表】 1 纖運算電路 5第2端？ CF 強介電體電容器 7第1信號線 MP、M1〜M5電晶體 9 第2信號線 3 弟1贿子 RWL寫入線 34 1267851 玖、發明說明 WL 字元線 GND接地電位 ML 輸出線

Vdd 電源電位 PRE 預設線 PL 極板線 BL 位元線 11 記隱幾能方塊 13 严艦運算機能方塊 21 關聯記億體 23 檢辭元保持部 25 字元電路配列部 27 輸出職部 B1〜Bn 字元電路 31 邏輯濃謙 33 記丨蔚幾能方塊 35 能方塊 37、 47 電晶體 41 邏輯猶讎各 43 記瞧能方塊 45 門檻運》能方塊 51 節點 15、 53、55 EXNOR 電 151 TMR元件 16卜163 強磁性層 165 _隨 167、169 輸入線 161a 第1端子 163a 第2端子 ία、IC2 電流 35

Claims (1)

1267851 拾、申請專利範圍 1. 一種邏輯運算電路，包含： 強介電體電容器，係能保持對應第1被運算資料之分 極狀態，且具有第1及第2端子； 第1信號線，係連接於前述第1端子； 5 第2信號線，係可對於前述保持對應第1被運算資料之 分極狀態之前述強介電體電容器的第2端子，賦予第2被運 算資料，且連接於前述第2端子；及 運算結果輸出部，係依據賦予第2被運算資料所獲得 之強介電體電容器之分極狀態而輸出前述第1及第2被運算 10 資料之邏輯運算結果，且連接於前述第1信號線。 2. 如申請專利範圍第1項所述之邏輯運算電路，其中， 將前述第1及第2信號線分別連接於第1基準電位及第2 基準電位之中一方的電位、以及第1及第2基準電位之中 另一方的電位，而使於強介電體電容器產生對應第1被運 15 算資料的分極狀態。 3. 如申請專利範圍第1或2項所述之邏輯運算電路，其 中，前述運算結果輸出部係輸出用電晶體，具有，連接於 前述第1信號線的閘端子、輸出對應能輸入前述閘端子之 控制信號之輸出信號的輸出端子，且前述輸出用電晶體係 20 前述控制信號比較於該輸出用電晶體之門檻値電壓而賦予 更接近第1基準電位之電位時呈OFF情形，比較於該輸出 用電晶體之門檻値電壓而賦予更接近第2基準電位之電位 時呈ON情形的電場效果型電晶體，且前述邏輯運算電結 果係獲得作爲該輸出用電晶體之前述輸出信號。 36 1267851 拾、申請專利範圍 4. 如申請專利範圍第1項所述之邏輯運算電路，其中 ，前述第1信號線可連接於第2基準位，以將保持對應 前述第1被運算資料之分極狀態之前述強介電體電容器 之前述第1端子預充電至第2基準電位，且輸出前述邏 5 輯運算結果之際，於將前述第1信號線連接於前述第2 基準電位之後，解除其連接，之後將前述第2信號線連 接於對應前述第2被運算資料之第1或第2基準電位，此 時依據第1信號線發生的電位而輸出邏輯運算結果。 5. 一種邏輯運算電路，包含： 10 強介電體電容器，係具有第1及第2端子； 第1及第2信號線，係分別連接於前述第1及第2端子； 及 電場效果型輸出用電晶體，係具有連接於前述第1信 號線的閘端子、輸出對應能輸入前述閘端子之控制信號之 15 輸出信號的輸出端子之輸出用電晶體，且該電場效果型輸 出用電晶體係前述控制信號比較於該輸出用電晶體之門檻 値電壓而賦予更接近第1基準電位之電位時呈OFF，比較於 該輸出用電晶體之門檻値電壓而賦予更接近第2基準電位 之電位時呈ON， 20 將前述第1及第2信號線分別連接於第1基準電位及第2 基準電位之中一方的電位、以及第1及第2基準電位之中另 一方的電位，而使於強介電體電容器產生對應第1被運算 資料的分極狀態， 之後，藉著將前述第1及第2信號線之其中任何信號線 37 1267851 拾、申請專利範圍 連接於前述第2基準，而不使前述強介電體電容器變化爲 殘留分極狀態，並將前述第1信號線預充電至前述第2基準 電位， 之後，解除對前述第1信號線施加電壓，同時將第2信 5 號線連接於對應第2被運算資料的前述第1或第2基準電位 ，此時對應發生於前述第1信號線之電位而獲得出現於前 述輸出用電晶體之前述輸出端子的輸出信號，並將此輸出 信號作爲前述第1及第2被運算資料的邏輯運算結果。 6.如申請專利範圍第5項所述之邏輯運算電路，其中， 10 前述輸出用電晶體之門檻値電壓與前述第1基準電位之差 的絕對値Vath爲前述強介電體電容器之抗電場Vc以上， 且滿足以下的式子， CG< = Pr/ ( Vd— Vc)， 且，CFnon/CG+l<Vd/Vath 15 其中， CG :輸出用電晶體之閘電容； CFnon :強介電體電容器之非反轉方向平均電容； Pr :強介電體電容器之殘餘分極； Vd :第1及第2基準電位之差的絕對値。 20 7.如申請專利範圍第5項所述之邏輯運算電路，其中， 前述輸出用電晶體之門檻値電壓與前述第1基準電位之差 的絕對値Vath小於前述強介電體電容器之抗電場Vc，且 滿足以下的式子， CFnon/CG+ 1 < Vd/Vath< CFrev/CG+ 1 38 1267851 拾、申請專利範圍 其中， CG :輸出用電晶體之閘電容； CFncrn :強介電體電容器之非反轉方向平均電容； CFrev :強介電體電容器之轉方向平均電容； 5 Vd :第1及第2基準電位之差的絕對値。 8. 一種邏輯運算電路，包含： 非依電性記憶元件，係保持對應二進位資料y之第1 被運算資料y之非依電狀態，且具有第1及第2端子；及 運算結果輸出部，係依據對前述非依電性記憶元件之 10 第2端子賦予二進位資料之第2被運算資料X所獲得之該 非依電性記憶元件的狀態，而將前述第1及第2被運算資 料y及X之邏輯運算結果作爲二進位資料之運算結果資料 z並輸出，其特徵在於： 前述運算結果資料z實質上滿足以下式子： 15 z = X AND y 。 9. 如申請專利範圍第8項所述之邏輯運算電路，其中， 前述非依電性記憶元件包含強介電體電容器，前述非依電 性狀態爲該強介電體電容器之殘留分極狀態。 10. —種邏輯運算電路，包含： 20 非依電性記憶元件，係保持對應第1被運算資料之非 依電狀態；及 運算結果輸出部，係依據對前述非依電性記憶元件賦 予第2被運算資料所獲得之該非依電性記憶元件之狀態而 輸出前述第1及第2被運算資料之邏輯運算結果，且連接 39 1267851 拾、申請專利範圍 於前述非依電性記憶元件之第1端子。 11. 一種邏輯運算裝置，包含： 藉著將申請專利範圍第1、5、8或10項所述之邏輯 運算電路配置成串聯及/或並聯而進行所希望的邏輯運算 5 ° 12. —種邏輯運算裝置，包含： 檢索字元保持部，係保持作爲檢索對象之檢索字元； 及 字元電路，係保持作爲參照對象之參照字元，同時進 10 行判斷該參照字元與前述檢索字元之一致，且係將申請專 利範圍第1、5、8或10項所述之邏輯運算電路配置成並 聯及/或串聯而進行前述參照字元之保持及前述一致判斷 〇 13. 如申請專利範圍第12項所述之邏輯運算裝置，其中 15 ，前述字元電路對於構成前述參照字元之各位元，使用分 別串聯連接之一對前述邏輯運算電路而算出其對應前述參 照字元之位元値與對應於此値之前述檢索字元之位元値之 排他性邏輯和之否定的邏輯値，並藉著將前述各一對邏輯 運算電路之輸出予以全部並聯連接而算出對應其對應於各 20 位元算出之前述排他性邏輯和之否定的整體邏輯値之邏輯 積的邏輯値，並將對應已算出之前述邏輯積之邏輯値作爲 該字元電路之判斷一致輸出。 14. 一種邏輯運算方法，包含： 使具有第1及第2端子之第1強介電體電容器保持對 40 1267851 拾、申請專利範圍 應第1被運算資料之分極狀態的步驟； 將經保持分極狀態之前述強介電體電容器的前述第1 端子充電至一定基準電壓的步驟；及 藉著對於前述第1端子經充電至一定基準電壓之前述 5 強介電體電容器的前述第2端子賦予第2被運算資料而獲 得之前述強介電體電容器的分極狀態，以獲得前述第1及 第2被運算資料之邏輯運算結果的步驟。 41