1264789 九、發明說明： 【發明所屬之技術區域】 本發明係關於一種半導體積體電路及其製造方法，尤其 是關於突設在積體電路區域之周緣部的I/O單元（I/O cell)(輸出輸入單元）。 【先前技術】 茲將根據附圖來說明以往的半導體積體電路。 第9A圖係顯示半導體積體電路之一般的構成之平面 • 圖，第9B圖係第9A圖之D-D，剖面圖，第9C圖係第9B圖 之E部的放大圖。 該以往的半導體積體電路具有5層配線構造。 在以下之說明中，將設置於輸出入電路的元件形成區域 之外側的輸出入信號用之電極接墊，設置於輸出入電路的元 件形成區域上的構造，亦稱爲元件上接墊構造，簡稱爲 POE(Pad On Element) 〇 首先，根據第9A圖〜第9C圖，簡單地說明使用5層配 A 線構造且具有POE構造之半導體積體電路之電極部中的一 般構成。 即，在第9A圖〜第9C圖中，符號51係半導體積體電 路（亦稱爲半導體晶片）、52係具有POE構造之電極接墊。 58係PSiN等之第1保護膜、59係聚亞醯亞胺等之第2保護 膜、63係層間絕緣膜、65係矽基板。 具有POE構造之電極接墊52，係具有最上層之接墊金 屬6 0、形成於其中一個之下的配線層的下層接墊金屬6 1、 1264789 連接於這兩個接墊金屬6 0，6 1之間的積層穿孔（v i a) 6 2構 造，該積層穿孔構造有抑制打線接合等之接合工程中產生坑 洞的效果。 接著，在上述電極接墊5 2之下方’形成有電源供給用 之第1電源層金屬68，更在該下層上形成對輸出入信號電 路內之信號供給用的最下層金屬57 ’並且電極接墊52及最 下層金屬5 7，係藉由拉出部金屬6 4之堆疊構造而電性地連 接。 其次，繼續上述之一般說明，具有以往之電極接墊構造 的半導體積體電路，將根據第1 0圖加以說明。第1 0圖係對 應於第9 A圖之F部的放大平面圖。 具有以往之電極接墊構造（POE)的半導體積體電路中， 如第10圖所示，電源用電極接墊54係形成在電源單元66 上，GND用電極接墊55係形成於GND單元67上，並且各 I/O單元56之元件形成區域（輸出入電路區域）上形成有輸出 入信號用電極接墊5 3。 此種電極接墊配置於單元之元件形成區域上的構造，在 以晶片之縮小爲目的方面，已經被提案。 例如已提案有：邏輯電路或驅動電路之上設置層間絕緣 膜，然後在其上形成輸入信號用或輸出信號用之電極接墊之 半導體積體電路（例如，參照日本國之特開平6-24423 5號公 報）。 然而，在上述以往之半導體積體電路中，隨著擴散過程 之微細化，擔負半導體元件本來之功能的主動元件區域被小 1264789 型化，晶片尺寸有被拘限於電極接墊之區域的傾向。 但是，隨著半導體積體電路之低電壓化，爲了主信號之穩 定化等，電源及GND數亦有相對於輸出入信號用之I/O單元 數而增加的傾向，從而，爲了增加電源用及GND用之單元數， 而有晶片尺寸更進一步地被拘束於電極接墊之區域的傾向。 對於此種半導體積體電路，以往係將電極接墊間的間距 作成狹小，藉使該電極接墊小型化來縮小電極接墊區域，而 實現半導體積體電路之小型化。 9 因而，隨著狹小接墊化造成的電極接墊之小型化，而產 生在電極接墊上之接線或凸塊之形成及封裝樹脂之成型等 之組裝作業變成非常困難的問題點。 【發明內容】 本發明係爲了解決上述以往之問題點而開發者，其目的 在提供一種半導體積體電路及其製造方法，即使隨著擴散過 程之微細化及半導體積體電路之低電壓化，而使晶片尺寸被 拘限於電極接墊之區域的情況時，亦不必進行電極接墊之狹 Φ 小接墊化而可達成小型化，更可獲得組裝作業的容易性或提 高生產性。 爲了達成上述目的，第1之發明具備有：積體電路區域、 及分別具有將該積體電路區域和外部電性連接用的元件形 成區域之複數個I/O單元之半導體積體電路，其特徵爲： 上述各I/O單元之元件形成區域上，設置有至少1個以 上之輸出入信號用電極接墊、及電源用電極接墊或GND電 極接墊。 並且，第2之發明具備有：積體電路區域、及分別具有 1264789 將該積體電路區域和外部電性連接用的元件形成區域之複 數個I/O單元之半導體積體電路，其特徵爲： 上述各I/O單元之元件形成區域上，設置有輸出入信號 用電極接墊、電源用電極接墊及GND電極接墊。 並且，第3之發明具備有：積體電路區域、及分別具有 將該積體電路區域和外部電性連接用的元件形成區域之複 數個I/O單元之半導體積體電路，其特徵爲： 混合地配置有：在上述元件形成區域上設置有電源用電 極接墊及1個以上之輸出入信號用電極接墊的I/O單元、及 在元件形成區域上設置有GND電極接墊及1個以上之輸出 入信號用電極接墊的I/O單元。 並且，第4之發明具備有：積體電路區域、及分別具有 從該積體電路區域之周緣部朝向外方形成，且和外部電性連 接用的元件形成區域之複數個I/O單元之半導體積體電路， 其特徵爲： 混合地配置有：在上述元件形成區域上，從周緣側之內 側朝向外側依序地分別設置之2個輸出入信號用電極接墊及 1個電源用電極接墊之相鄰的一對第1之I/O單元、及在上 述元件形成區域上從內側朝向外側依序地分別設置之2個輸 出入信號用電極接墊及1個GND電極接墊之相鄰的一對第2 之I/O單元， 又，上述相鄰之一對第1之I/O單元中各輸出入信號用 電極接墊及電源用電極接墊，係涵蓋在一對之I/O單元上而 形成，同時， 1264789 上述相鄰之一對第2之I/O單元中各輸出入信號用電極 接墊及GND電極接墊，係涵蓋在一對之I/O單元上而形成。 又，在該第4之發明中，涵蓋在各一對之I/O單元上而 形成的內側之輸出入信號用電極接墊的一部分，係延伸到靠 近其外側而設置的中間側之輸出入信號用電極接墊，同時， 該中間側之輸出入信號用電極接墊之一部分，係延伸到外側 之電源用電極接墊。 又，在該第4之發明中，涵蓋在各一對之I/O單元上而 形成的內側之輸出入信號用電極接墊的一部分，係通過靠近 其外側而設置的中間側之輸出入信號用電極接墊之側方而 延伸到外側之電源用電極接墊，同時，該中間側之輸出入信 號用電極接墊之一部分，係延伸到外側之電源用電極接墊。 又，第5之發明具備有：積體電路區域、及分別具有從 該積體電路區域之周緣部朝向外方形成，且和外部電性連接 用的元件形成區域之複數個I/O單元之半導體積體電路，其 特徵爲： 混合地配置有：在上述元件形成區域上，從周緣側之內 側朝向外側依序地分別設置之2個輸出入信號用電極接墊及 1個電源用電極接墊之相鄰的4個I/O單元所形成的第1單 元群、及在上述元件形成區域上從內側朝向外側依序地分別 設置之2個輸出入信號用電極接墊及1個GND電極接墊之 相鄰的4個I/O單元所形成的第2單元群， 另外，上述第1單元群中2組之相鄰的一對I/O單元中 各輸出入信號用電極接墊，係涵蓋在一對之I/O單元上而形 1264789 成，同時，電源用電極接墊係在第1單元群中涵蓋4個 單元而形成， 上述第2單元群中2組之相鄰的一對I/O單元中各 入信號用電極接墊，係涵蓋在一對之I/O單元上而形成 時，GND電極接墊係涵蓋在該第2單元群中4個I/O單 形成。 又，第6之發明具備有：形成積體電路區域及I/O 區域的步驟、在既定位置上形成穿孔的步驟、在上述穿 ^ 形成輸出入信號用電極接墊的步驟、及在上述積體電路 上形成保護膜的步驟之半導體積體電路之製造方法，其 爲· 在上述I/O單元區域上，除了各輸出入信號用電極 以外，並具備有形成有電源用電極接墊及/或GND電極 的步驟。 根據上述半導體積體電路及其製造方法時，即使隨 散過程之微細化及半導體積體電路之低電壓化，使晶片 被拘限於電極接墊之區域的情況時，可將電源用及/或 電極接墊配置在輸出入信號用之I/O單元的元件形成 上，故可消除電源用及/或GND用之單元區域，因此不 行電極接墊之狹小接墊化而可實現半導體積體電路之 化。 並且，藉由在各輸出入信號用之I/O單元的元件形 域上配置有電源用及/或GND電極接墊，可使電源及/或 之數量相對於輸出入信號用之I/O單元格外地增加，因 I/O 輸出 ，同 元而 ojg _, 單兀 孔上 區域 特徵 接墊 接墊 著擴 尺寸 GND 區域 必進 小型 成區 GND 而相 -10- 1264789 對於輸出入信號用之〗/〇單元可達成穩定的電源或gnd之 供給。 又，藉由在各輸出入信號用之I/O單元的元件形成區域 上配置有電源用及/或GND電極接墊，在藉打線接合進行組 裝之時，可任意地選擇進行打線之連接用之電源及/或GND 之連接條數及連接電極接墊位置，從而可提高組裝作業的自 由度，因而可進行穩定的生產。 本發明之數個特徵及效果，將根據下列附圖所說明的較 佳實施型態而變成明顯。 【實施方式】 以下，將參照附圖來說明本發明之較佳實施形態的半導 體積體電路及其製造方法。 第1 A〜1 C圖顯示5層配線構造之半導體積體電路，在 以下之說明中，設置於輸出入電路之元件形成區域之外側的 輸出入信號用的電極接墊，設置於輸出入電路的元件形成區 域上的構造，亦稱爲元件上接墊構造，簡稱爲POE(Pad On Element)。 首先，預先簡單地說明使用5層配線構造且具有POE 構造之半導體積體電路之電極部中的一般構成。 即，在第1 A圖〜第1 C圖中，符號1係半導體積體電路 (亦稱爲半導體晶片）、2係具有P〇E構造之電極接墊。S係 P S iN等之第1保護膜、9係聚亞醯亞胺等之第2保護膜、1 3 係層間絕緣膜、1 5係砂基板。 具有POE構造之電極接墊2具有由：最上層之接墊金屬 1264789 1 ο ;形成於其一個之下的配線層之下層i 1;連接於該兩接墊 金屬1 0，Π之間的穿孔1 2，所形成的積層穿孔構造。該積 層穿孔構造有抑制打線接合等之接合工程中產生坑洞的效 果。 接著’在上述電極接墊2之下方，形成有電源供給用之 第1電源層金屬1 8，更在該下層上形成對輸出入信號電路內 之信號供給用的最下層金屬7，並且電極接墊2及最下層金 屬7 ’係藉由拉出部金屬1 4之堆疊構造而電性地連接。 其次’繼續上述之一般說明，具有本發明之電極接墊構 造的半導體積體電路，將根據第2圖加以說明。第2圖係對 應於第1 A圖之C部的放大平面圖。 本發明之要點，如第2圖所示，在輸出入信號用I/O單 元6之元件形成區域上，除了輸出入信號用電極接墊3以 外，更配置有電源用及GND用電極接墊4，5。該些各電極 接墊3，4，5係具有與上述之電極接墊2相同的構造。 亦即，上述半導體積體電路1係由：積體電路區域1 a ; 配置於該積體電路區域1 a之周圍的複數個I/O單元6 ;配置 於該些I/O單元6之元件形成區域上的輸出入信號用電極接 墊3 ;及電源用及GND用電極接墊4, 5，所構成（相當於第2 之發明）。 該些I/O單元6之平面視形狀，係作成朝向外側延長之 矩形（短書狀）。正確地說，各I/O單元6係形成由正方形之 積體電路區域1 a的各邊（周緣部）以既定長度向外側突出。 而，第2圖所示之單元部分，係相當於第1A圖之C部 1264789 的位置者。 依此方式，半導體積體電路1上並不設置電源用及GND 用之I/O單元，藉由在輸出入信號用I/O單元6之元件形成 區域上，配置（並設）輸出入信號用電極接墊3、及電源用及 GND用電極接墊4, 5，可減少半導體裝置需要的單元數，而 且可實現半導體積體電路1之小型化。 並且，由所有的輸出入信號用I/O單元6供給電源及 GND，因此結果和設置電源用及GND用之專用單元之情況 比較，電源及GND之供給源變成增加，因而可穩定地供給 電源及GND。 又，在組裝工程之打線接合中，可擴大對電源及GND 之供給源的選擇範圍，因此可任意地選擇電源及GND之連 接條數及連接電極接墊的位置，因而可增加組裝作業的自由 度且可進行穩定的生產。 雖然在上述實施形態中，一個I/O單元6上分別配置（並 設）一個輸出入信號用、電源用及GND用之電極接墊3，4, 5，但是如第3圖所示，即使在一個I/O單元6上配置例如2 個輸出入信號用電極接墊3，3、及1個之電源用及GND用 電極接墊4，5之情況時，亦可獲得和上述實施形態同樣的效 果。而，輸出入信號用電極接墊3之配置個數可任意地選擇。 明確地說明第3圖所示之構成時，或者在I/O單元6(6A) 中，從內側朝向外側，依序地配置2個之輸出入信號用電極 接墊3(3 A)，3(3 B)及1個電源用電極接墊4，然後與其相鄰 的I / 0單元6 (6 B )中，仍然從內側朝向外側，依序地配置2 1264789 個之輸出入信號用電極接墊3(3 A)，3(3 B)及1個GND用電極 接墊5(相當於第3之發明）。亦即，在各I/O單元6之內側 配置有2個之輸出入信號用電極接墊3，同時在其最外側交 互地（混合地）配置有電源用電極接墊4及GND用電極接墊 5。而，在1個I/O單元6上配置有2個之輸出入信號用電 極接墊3，3之場合，其一方係打線接合用，另一方係探針 用。藉依此方式區分之時，可達成打線接合中連接作業之提 局。 並且，如第4圖所示，可爲至少一個，具體上爲2個之 輸出入信號用電極接墊3(3 A)，3(3B)、及1個電源用電極接 墊4或1個GN D用電極接墊5之任何一個配置（並設）在涵蓋 相鄰之一對I/O單元6(6 A)，6(6B)上。此場合，一方之輸出 入信號用電極接墊3 A係電性連接到一方之I/O單元6A，同 時另一方之輸出入信號用電極接墊3 B係電性連接到一方之 I/O單元6B。 依此構成時，電極接墊3，4，5可分別涵蓋相鄰之一對 I/O單元6A，6B上而形成，因此可使各電極接墊被作成大的 矩形之面積。即，爲了可區別檢查時之探針接觸位置及打線 或凸塊的連接位置，可防止探針軌跡造成的打線之連接不良 或凸塊的形成不良。 當然，此場合時，在輸出入信號用I/O單元6的元件形 成區域上，除了輸出入信號用電極接墊3以外’亦可配置（並 設）有電源用及GND用電極接墊4, 5，因此可減少半導體裝 置所必須的單元數，從而可實現半導體積體電路之小型化。 -14- 1264789 使第4圖之構成以另外的說法來說明時，在元件形成區 域上依序地分別設置從周緣側之內側朝向外側的2個之輸出 入信號用電極接墊3 A，3 B及1個電源用電極接墊4之相鄰 的一對第1 I/O單元6a(6A，6B)、及在元件形成區域上依序 地分別設置從周緣側之內側朝向外側依序地分別設置2個之 輸出入信號用電極接墊3A，3B及1個GND用電極接墊5之 相鄰的一對第2 I/O單元6b(6A，6B)，係混合地配置，又上 述相鄰的一對第1 I/O單元6a(6A，6B)之中各輸出入信號用 電極接墊及各電源用電極接墊，係涵蓋一對之I/O單元6A， 6B而形成，同時上述相鄰的一對第2 I/O單元6b(6A，6B)之 中各輸出入信號用電極接墊及GND用電極接墊，係涵蓋一 對之I/O單元而形成者（相當於第4之發明）。 並且，如第5圖所示，使電源用及GND用電極接墊4, 5 涵蓋3個以上，例如4個之I/O單元6(6 A〜6D)而形成時， 比第4圖所示之涵蓋相鄰的一對I/O單元6A，6B而形成電 極接墊4，5之情況，可更增加對I/O單元數之打線的連接區 域，進而可對電源及GND達成穩定的連接。 使第5圖之構成以另外的說法來說明時，在元件形成區 域上依序地分別設置從周緣側之內側朝向外側的2個之輸出 入信號用電極接墊3 A，3B及1個電源用電極接墊4之相鄰 的4個 I/O單元6A〜6D所形成的第1之單元群6’a、及在 元件形成區域上依序地分別設置從周緣側之內側朝向外側 依序地分別設置2個之輸出入信號用電極接墊3 A，3B及1 個GND用電極接墊5之相鄰的4個 I/O單元6A〜6D所形 1264789 成的第2之單元群6 ’ b，係混合地配置，又，上述第1之單 元群6’a中2組之相鄰的一對 I/O單元6A，6B ; 6C，6D之 各輸出入信號用電極接墊係涵蓋各組中一對之I/O單元而形 成，同時，電源用電極接墊4係涵蓋第1之單元群6 ’ a中之 4個 I/O單元6A〜6D而形成，上述第2之單元群6’b中2 組之相鄰的一對 I / 0單元6 A , 6 B ; 6 C，6 D之各輸出入信號 用電極接墊係涵蓋各組中一對之I/O單元而形成，同時，GND 用電極接墊5係涵蓋第2之單元群6’b中之4個I/O單元 6A〜6D而形成（相當於第5之發明）。 並且，如第6圖所示，涵蓋相鄰的一對I/O單元6(6A)， 6(6B)，且在內側位置及中間位置配置2個之輸出入信號用 電極接墊3(3 A)，3(3B)，同時在外側位置配置電源用電極接 墊4或GND用電極接墊5之任何一個者之中，更將內側位 置之輸出入信號用電極接墊3A的I/O單元6之寬度方向之 一端側作成小的寬度，而延設到和中間位置（中間側）之輸出 入信號用電極接墊3 B爲相同位置（正確地說爲接墊之外側緣 位置），同時使中間位置之輸出入信號用電極接墊3 B的I/O 單元6之寬度方向之另一端側作成小的寬度，而延設到和外 側位置之電源用電極接墊4及GN D用電極接墊5爲相同位 置（正確地說爲接墊之外側緣位置）者。當然，外側位置之電 源用電極接墊4及GND用電極接墊5之寬度（爲I/O單元之 寬度方向）係稍微狹小。而，在此場合’和第4圖所說明者 同樣地，設置電源用電極接墊4之一對I/O單元6(6A, 6B)、 及設置GND用電極接墊5之一對I/O單元6(6 A, 6 B)係混合 -16- 1264789 而配置。 依此構成時，藉著將各輸出入信號用電極接墊3 A，3 B 之延設部（電極接墊之一部分）3a，3b作成探針用電極區域， 可使容易對下層之配線區域造成傷害的探針用電極區域從 主動區域離開，藉由使內側位置之輸出入信號用電極接墊 3A形成於半導體積體電路1之主動區域上，更可將I/O單 元6之長度作成短，因此可達成半導體積體電路之小型化。 又，如第7圖所示，涵蓋相鄰的一對I/O單元6(6A)， 6(6B)，且在內側位置及中間位置配置2個之輸出入信號用 電極接墊3(3A)，3(3B)，同時在外側位置配置電源用電極接 墊4或GND用電極接墊5之任何一個者之中，更將內側位 置之輸出入信號用電極接墊3A的I/O單元6之寬度方向之 一端側作成小的寬度，而延設到和外側位置之電源用電極接 墊4及GND用電極接墊5爲相同位置（正確地說爲接墊之外 側緣位置）和爲相同位置（正確地說爲接墊之外側緣位置），同 時使中間位置之輸出入信號用電極接墊3B的I/O單元6之 寬度方向之另一端側作成小的寬度，而延設到和外側位置之 電源用電極接墊4及GND用電極接墊5爲相同位置者。當 然，外側位置之電源用電極接墊4及GND用電極接墊5之 寬度（爲I/O單元之寬度方向）變成狹小。在此場合，亦和第 6圖所說明者同樣地，設置電源用電極接墊4之一對I/O單 元6a(6A，6B)、及設置GND用電極接墊5之一對I/O單元 6b(6A，6B)係混合而配置。
依此構成時，藉著將各輸出入信號用電極接墊3 A，3 B -1 7 - 1264789 形成於半導體積體電路1之主動區域上，同時使其延設部（電 極接墊之一部分）3a，3b位於外側，更可將I/O單元6之長度 作成短，因此可達成半導體積體電路之小型化。 其次，將針對上述半導體遺積體電路，尤其是I/O單元 部分的製造方法，參照附圖來說明。 第8A〜8D圖係說明本發明之半導體積體電路之製造方 法之用的剖面圖。 首先，如第8A圖所示，使電晶體或配線等使用如 CVD (化學氣相沈積法）、蝕刻法、離子注入法、曝光技術法 等，將輸出入信號電路（爲I/O單元之元件部）形成在矽基板 15上。 此時，爲了將已形成的輸出入信號電路和外部之電性連 接作成可能，經由拉出部金屬1 4將形成電性連接的接墊金 屬1 1形成於最上層。 其次，如第8B圖所示，爲了抑制在上述接墊金屬1 1上 以打線接合寺之接合步驟所產生的坑洞，形成穿孔1 2而獲 得積層穿孔的構造。該積層穿孔的構造係使用例如蝕刻法或 濺鑛法、電鑛法等之技術’進行穿孔之形成及穿孔之埋入而 獲得。 其次，在形成該積層穿孔的構造之後，如第8 C圖所示， 使用如CVD (化學氣相沈積法）或濺鑛法等，將以鋁等之金屬 所形成的電極接墊1 0形成在積層穿孔1 2上。 然後，在此時，如第2圖或第3圖所示，在已形成之輸 出入信號用電極接墊3及同一之I/O單元6的元件形成區域 -18- 1264789
» V 上同時地形成電源用電極接墊4及/或GN D用電極接墊5， 並且如第4圖所示，涵蓋相鄰的I/O單元6A，6B來形成輸 出入信號用電極接墊3及電源用或GND用電極接墊4，5， 並且如第5圖所示，將電源用或GND用電極接墊4，5涵蓋 3個以上，例如4個之I/O單元6A〜6D而形成，並且如第6 圖或第7圖所示，在輸出入信號用電極接墊3上，使既定寬 度之延設部（電極接墊之一部分）3a，3b朝向外側延設，而形 成探針用電極區域。
^ 然後，如上所述，形成既定之電極接墊之時，如第8 D 圖所示，使用如CVD(化學氣相沈積法）或濺鍍法等，藉在半 導體積體電路上形成第1保護膜8及第2保護膜9，而獲得 半導體積體電路1。而，在第8 A〜8D圖中，符號7係最下 層金屬，符號1 3係層間絕緣膜。 產業上利用之可能性 本發明之半導體積體電路，即使在隨著擴散過程之微細 化及半導體積體電路之低電壓化，而使晶片尺寸被拘限於電 極接墊之區域的情況時，亦可達成晶片尺寸之小型化或電源 及GND之穩定供給，更在對電極接墊進行打線接合的連接 時，可進行穩定的生產，對具有進行電源及GND之輸入、 信號之輸出入的I/O單元之半導體積體電路很有用。 【圖式簡單說明】 第1 A圖係顯示本發明之實施形態的半導體積體電路之 槪略構成之平面圖。 第1B圖係第1A圖之A-A’的剖面圖。 -19- 1264789 第1 C圖係第1 B圖之B部放大圖。 第2圖係對應於第1 A圖之C部的I/O單元部之放大平 面圖。 第3圖係同一半導體積體電路之變形例之I/O單元部之 放大平面圖。 第4圖係同一半導體積體電路之變形例之I/O單元部之 放大平面圖。 第5圖係同一半導體積體電路之變形例之I/O單元部之 放大平面圖。 第6圖係同一半導體積體電路之變形例之I/O單元部之 放大平面圖。 第7圖係同一半導體積體電路之變形例之I/O單元部之 放大平面圖。 第8A圖係顯示說明本發明之半導體積體電路之製造方 法的輸出入電路形成步驟之剖面圖。 第8 B圖係顯示同一製造方法之積層穿孔形成步驟之剖 面圖。 第8 C圖係顯示同一製造方法之電極接墊形成步驟之剖 面圖。 第8D圖係顯示同一製造方法之保護膜形成步驟之剖面 圖。 第9A圖係顯示以往例之半導體積體電路之槪略構成之 平面圖。 第9B圖係第9A圖之D-D’剖面圖。 -20 - 1264789 第9C圖係第9B圖之E部放大圖。 第1 〇圖係對應於第9A圖之F部的I/O單元部之放大平 面圖。 【元件符號說明】 1 半導體積體電路 la 積體電路區域 電極接墊
3,3 A，3B
4, 5 6,6A，6B，6a，6b，6C，6D 6”a 6?b
輸出入信號用電極接墊 延設部 電源用及GND用電極接墊 輸出入信號用I/O蕊片 第1之蕊片群 第2之蕊片群 最下層金屬 第1保護膜 第2保護膜 電極接墊 接墊金屬 穿孔 層間絕緣膜 拉出部金屬 矽基板