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JP2001223324A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001223324A
JP2001223324A JP2000033791A JP2000033791A JP2001223324A JP 2001223324 A JP2001223324 A JP 2001223324A JP 2000033791 A JP2000033791 A JP 2000033791A JP 2000033791 A JP2000033791 A JP 2000033791A JP 2001223324 A JP2001223324 A JP 2001223324A
Authority
JP
Japan
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circuit board
electrode
semiconductor
semiconductor device
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2000033791A
Other languages
English (en)
Inventor
Kazuyuki Nakagawa
和之 中川
Michitaka Kimura
通孝 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000033791A priority Critical patent/JP2001223324A/ja
Priority to US09/620,717 priority patent/US6445594B1/en
Priority to TW089114695A priority patent/TW478137B/zh
Priority to KR10-2000-0042317A priority patent/KR100382035B1/ko
Publication of JP2001223324A publication Critical patent/JP2001223324A/ja
Withdrawn legal-status Critical Current

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    • H10W70/68—
    • H10W72/071—
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H10W90/00—
    • H10W70/681—
    • H10W72/01—
    • H10W72/30—
    • H10W72/536—
    • H10W72/5363—
    • H10W72/5449—
    • H10W72/9445—
    • H10W74/00—
    • H10W90/20—
    • H10W90/22—
    • H10W90/291—
    • H10W90/732—
    • H10W90/754—

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 複数の半導体素子を積層して高密度化した半
導体装置を得る。 【解決手段】 絶縁回路基板１上にフェースダウンで半
導体素子１０を搭載し、その上段にフェースアップで半
導体素子２０を搭載する。そして、下段面半導体素子１
０の素子電極１１に対向する位置に絶縁回路基板１に開
口穴２を設け、前記開口穴２を通して、絶縁回路基板１
下面の基板電極４ａと半導体素子１０の素子電極１１を
接続する。また、上段半導体素子電極２０と絶縁回路基
板１上面の基板電極４ｂを接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体絶縁回路基
板への半導体素子の実装に関し、小型のサイズであり且
つ高機能・多機能化に対応するため、複数の半導体素子
を積層した構造を特徴とした高密度半導体装置に関する
ものである。
【０００２】
【従来の技術】図８は、絶縁回路基板上に異なるサイズ
の半導体素子を積層した、従来の半導体装置の断面を示
す図である。図８に示すように、従来の積層型半導体装
置では、回路基板１の上にフェースアップに半導体素子
１０，２０を載置し、素子電極１１，２１をワイヤ１
２，２２により回路基板１の上側の基板電極４ｂに接続
していた。回路基板１の下面には外部電極３を備え、回
路基板１の上側は封止樹脂６ｂにより封止していた。こ
のように、従来、異なるサイズの半導体素子１０，２０
を絶縁回路基板１上に積層する半導体装置では、上段半
導体素子２０は下段半導体素子１０より小さい構造で基
板電極４ｂと素子電極（チップ電極）１１，２１をワイ
ヤボンディング技術などを利用して接続していたが、同
一サイズの半導体素子を積層することは上記手法では不
可能であった。また上記方式では、半導体素子の中央に
沿って電極が存在する素子については、基板電極までロ
ングワイヤが必要であり、電気特性が低下する。
【０００３】
【発明が解決しようとする課題】この発明は、上述のよ
うな従来の課題を解決するためになされたもので、ほぼ
同一サイズの半導体素子を積層して高密度化することが
可能となり、またインナー接続のループ長を短縮化でき
る半導体装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】請求項１の発明にかかる
半導体装置は、主面と背面を有し上記主面および背面に
基板電極を配置し所定の開口穴を形成した回路基板と、
主面と背面を有し上記主面に素子電極を配置した複数の
半導体素子を含み、第一の半導体素子をその主面を上記
回路基板の主面に対向して配置しその素子電極を上記回
路基板の上記開口穴を通して上記回路基板の背面の基板
電極に接続し、第二の半導体素子をその背面を上記第一
の半導体素子の背面に接合して積層しその素子電極を上
記回路基板の主面の基板電極に接続してなることを特徴
とするものである。
【０００５】請求項２の発明にかかる半導体装置は、請
求項１のものにおいて、上記第一の半導体素子の素子電
極が素子端辺に配置され、上記回路基板の上記開口穴が
上記素子電極に対向した位置に形成されていることを特
徴とするものである。
【０００６】請求項３の発明にかかる半導体装置は、請
求項１のものにおいて、上記第一の半導体素子の素子電
極が素子中央部に配置され、上記回路基板の上記開口穴
が上記素子電極に対向した位置に形成されていることを
特徴とするものである。
【０００７】請求項４の発明にかかる半導体装置は、請
求項１〜３のものにおいて、上記第二の半導体素子の外
形寸法より小さい第三の半導体素子をその背面を上記第
二の半導体素子の主面に接合して積層しその素子電極を
上記回路基板１の主面の基板電極に接続してなることを
特徴とするものである。
【０００８】請求項５の発明にかかる半導体装置は、主
面と背面を有し上記主面および背面に基板電極を配置し
所定の開口穴を形成した回路基板と、主面と背面を有し
上記主面に素子電極を配置した複数の半導体素子を含
み、第一の半導体素子をその主面を上記回路基板の主面
に対向して配置しその素子電極を上記回路基板の上記開
口穴を通して上記回路基板の背面の基板電極に接続し、
上記第一の半導体素子より外形寸法の大きな第二の半導
体素子をその主面を上記第一の半導体素子の背面に対向
させその素子電極が上記第一の半導体素子の背面から外
れるように積層しその素子電極を上記回路基板の上記開
口穴を通して上記回路基板の背面の基板電極に接続して
なることを特徴とするものである。
【０００９】請求項６の発明にかかる半導体装置は、請
求項５のものにおいて、上記第一の半導体素子の素子電
極が素子端辺に配置され、上記回路基板の上記開口穴の
一部が上記素子電極に対向した位置に形成されているこ
とを特徴とするものである。
【００１０】請求項７の発明にかかる半導体装置は、請
求項５のものにおいて、上記第一の半導体素子の素子電
極が素子中央部に配置され、上記回路基板の上記開口穴
の一部が上記素子電極に対向した位置に形成されている
ことを特徴とするものである。
【００１１】請求項８の発明にかかる半導体装置は、請
求項５〜７のものにおいて、第三の半導体素子をその背
面を上記第二の半導体素子の背面に接合して積層しその
素子電極を上記回路基板の主面の基板電極に接続してな
ることを特徴とするものである。
【００１２】請求項９の発明にかかる半導体装置は、請
求項１〜８のものにおいて、上記第一ないし第三の半導
体素子のいずれかが同一層内で二個以上の半導体素子に
分離して配置されていることを特徴とするものである。
【００１３】請求項１０の発明にかかる半導体装置は、
請求項１〜９のものにおいて、上記回路基板の背面にお
いて上記基板電極の一部を上記第一の半導体素子のエリ
ア内側に配置し、上記第一の半導体素子の素子電極を上
記回路基板の上記開口穴を通して上記回路基板の背面の
上記エリア内側の基板電極に接続したことを特徴とする
ものである。
【００１４】請求項１１の発明にかかる半導体装置は、
請求項１〜１０のものにおいて、上記回路基板の背面に
おいて上記基板電極を上記第一の半導体素子のエリア内
側及び外側に配置し、上記第一の半導体素子の素子電極
を上記回路基板の上記開口穴を通して上記回路基板の背
面の上記エリア外側の基板電極に接続し、かつ、上記エ
リア外側の基板電極を上記エリア内側の基板電極にワイ
ヤ接続したことを特徴とするものである。
【００１５】請求項１２の発明にかかる半導体装置は、
請求項１〜１１のものにおいて、上記回路基板の背面に
おいて上記基板電極を上記第一の半導体素子のエリア内
側及び外側に配置し、上記第一の半導体素子の素子電極
を上記回路基板の上記開口穴を通して上記回路基板の背
面の上記エリア内側の基板電極および上記エリア外側の
基板電極に接続したことを特徴とするものである。
【００１６】請求項１３の発明にかかる半導体装置は、
請求項１〜１２のものにおいて、上記第一ないし第三の
半導体素子の素子電極のいずれかの間を直接に電気的に
接続したことを特徴とするものである。
【００１７】請求項１４の発明にかかる半導体装置は、
請求項１〜１３のものにおいて、上記回路基板の主面の
上記半導体素子の封止及び背面の接続部の封止を一括形
成したことを特徴とするものである。
【００１８】請求項１５の発明にかかる半導体装置は、
主面および背面に基板電極を配置し所定の開口穴を形成
した回路基板と、主面に素子電極を配置した半導体素子
とを備え、上記回路基板に対して、上記半導体素子をそ
の素子電極が上記回路基板の主面に対向するように配置
し、その素子電極を上記回路基板の上記開口穴を通して
上記回路基板の背面の基板電極に接続した半導体装置で
あって、上記回路基板の上記開口穴が上記半導体素子の
素子電極の配置に対応して所定の形状に形成されたこと
を特徴とするものである。
【００１９】請求項１６の発明にかかる半導体装置は、
請求項１５のものにおいて、上記回路基板の上記開口穴
が上記半導体素子の素子電極の配置に対応して所定の形
状に連続して単一に形成されたことを特徴とするもので
ある。
【００２０】請求項１７の発明にかかる半導体装置は、
請求項１６のものにおいて、上記回路基板の上記開口穴
がほぼ十字形またはＨ型形状に形成されたことを特徴と
するものである。
【００２１】請求項１８の発明にかかる半導体装置は、
請求項１５のものにおいて、上記回路基板の上記開口穴
が上記半導体素子の素子電極の配置に対応して所定の位
置に分離して複数個形成されたことを特徴とするもので
ある。
【００２２】請求項１９の発明にかかる半導体装置は、
請求項１８のものにおいて、上記回路基板の背面におい
て、上記複数個の開口穴の間隙を通る配線を施したこと
を特徴とするものである。
【００２３】請求項２０の発明にかかる半導体装置は、
請求項１８または１９のものにおいて、上記回路基板の
上記複数個の開口穴が、一辺に一個以上の開口穴を有し
て四角形状を形成するように配置されたことを特徴とす
るものである。
【００２４】請求項２１の発明にかかる半導体装置は、
請求項１８または１９のものにおいて、上記回路基板の
上記複数個の開口穴が、ほぼ平行な三個以上の直線形状
に形成されたことを特徴とするものである。
【００２５】請求項２２の発明にかかる半導体装置は、
請求項１８または１９のものにおいて、上記回路基板の
上記複数個の開口穴が、四角形状の各角部にほぼＬ字形
状に形成されたことを特徴とするものである。
【００２６】請求項２３の発明にかかる半導体装置は、
請求項１８または１９のものにおいて、上記回路基板の
上記複数個の開口穴が、直線状の一方の開口穴と、この
一方の開口穴とほぼ直交する線上で上記一方の開口穴の
両側に配置された他方の開口穴とに形成されたことを特
徴とするものである。
【００２７】
【発明の実施の形態】本発明では、絶縁回路基板上にフ
ェースダウンで半導体素子を搭載し、前記半導体素子の
上段にフェースアップで半導体素子を搭載する。そし
て、下段面半導体素子の端子電極に対向する位置に絶縁
回路基板に開口穴を設け、前記開口穴を通して、絶縁回
路基板下面の基板電極と半導体素子の素子電極（端子電
極）を接続する。また、上段半導体素子電極と絶縁回路
基板上面の基板電極を接続する。これにより、ほぼ同一
サイズの半導体素子を積層することを可能とし、またイ
ンナー接続のループ長の短ループ化を図るものである。
また、本発明では、絶縁回路基板の開口穴の形状を変え
ることで、絶縁回路基板の配線自由度を増し、ピン又は
ボールの配線エリアを拡げることを可能とし、多ピン・
多ボール化に対応可能にする。またインナー接続部の封
止と半導体素子の封止を一括封止することで、生産性の
向上を図る。
【００２８】以下、添付図面に基づいてこの発明の実施
の形態について説明する。図中、同一または相当する部
分には同一の符号を付して、その説明を適宜簡略化ない
し省略する。 実施の形態１．図１（ａ）〜（ｄ）および図２（ａ）〜
（ｄ）は、それぞれ本発明の実施の形態１において、絶
縁回路基板上へほぼ同一サイズの半導体素子を積層した
半導体装置を示す断面図である。
【００２９】先ず、図１（ａ），（ｂ）を参照して、実
施の形態１の最初の例について説明する。図１（ａ）は
フェースダウンに積層した下段面の半導体素子の電極が
その端辺に存在する場合の構造であり、図１（ｂ）はフ
ェースダウンに積層した下段面の半導体素子の電極がそ
のほぼ中央部に沿って存在する場合の構造を示す。
【００３０】図１（ａ），（ｂ）において、１は半導体
素子を積層して実装するための絶縁性の回路基板、２は
接続配線を通すために絶縁回路基板１に設けた開口穴、
３は絶縁回路基板１の外部電極、４ａは絶縁回路基板１
の下面に配置された基板電極（基板下面電極）、４ｂは
絶縁回路基板１の上面に配置された基板電極（基板上面
電極）を示す。（なお、基板下面電極４ａと基板上面電
極４ｂを総括して基板電極４とする。）
【００３１】また、１０はフェースダウンに基板１に積
層した下段面の半導体素子（第一の半導体素子）、１１
は半導体素子１０の素子電極、１２は素子電極１１を基
板下面電極４ａに電気接続するワイヤを示す。また、２
０はフェースアップに半導体素子１０の上に積層した上
段面の半導体素子（第二の半導体素子）、２１は半導体
素子２０の素子電極、２２は素子電極２１を基板上面電
極４ｂに電気接続するワイヤを示す。また、５ａは半導
体素子１０を基板１に固着する接着剤、５ｂは半導体素
子１０，２０相互を固着する接着材、６ａは基板１の下
面から半導体素子１０とワイヤ１２を封止する封止樹
脂、６ｂは基板１の上面で半導体素子１０，２０および
ワイヤ２２を封止する封止樹脂を示す。
【００３２】このように、絶縁回路基板１には開口穴２
が設けてあり、積層下段面の半導体素子１０はフェース
ダウン構造で絶縁回路基板１の開口穴２を通して半導体
素子電極１１と基板下面電極４ａが電気的に接続され、
積層上段面の半導体素子２０はフェースアップ構造で半
導体素子電極２１が基板上面電極４ｂと電気的に接続さ
れている。
【００３３】図１（ａ）の構造では、ほぼ同一サイズ
の、素子電極が素子の端辺に配置された端辺電極半導体
素子を積層することが可能となる。一方、図１（ｂ）の
構造では、ほぼ同一サイズの、端辺電極半導体素子と、
素子電極が素子の中央部に配置された中央電極半導体素
子を積層することが可能となり、また外部電極３の配置
エリアを半導体素子下方の半導体素子エリアまで拡げる
ことが可能となる。
【００３４】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図１（ａ），（ｂ）に示すように、下面（背面）に
基板電極４ａ、上面（主面）に基板電極４ｂを配置し所
定の開口穴２を形成した回路基板１と、主面と背面を有
し主面に素子電極１１，２１を配置した複数の半導体素
子１０，２０を備えている。そして、第一の半導体素子
１０をその主面を回路基板１の主面に対向して配置し、
その素子電極１１を回路基板１の開口穴２を通して回路
基板１の背面の基板電極４ａに電気的に接続している。
また、第二の半導体素子２０をその背面を第一の半導体
素子１０の背面に接合して積層し、その素子電極２１を
回路基板１の主面の基板電極４ｂに電気的に接続してい
る。
【００３５】また、図１（ａ）に示すように、第一の半
導体素子１０の素子電極１１が素子端辺に配置され、回
路基板１の開口穴２が素子電極１１に対向した位置に形
成されている。また、図１（ｂ）に示すように、第一の
半導体素子１０の素子電極１１が素子中央部に配置さ
れ、回路基板１の開口穴２が素子電極１１に対向した位
置に形成されている。なお、第一の半導体素子１０と第
二の半導体素子２０とは、典型的には外形寸法がほぼ同
じで両者がほぼ重畳するように積層されている。しか
し、外形寸法は異なっていても差し支えない。
【００３６】次に、図１（ｃ），（ｄ）は、実施の形態
１の他の半導体装置の例を示す。図１（ｃ），（ｄ）に
おいて、３０はフェースアップに半導体素子２０の上に
積層した最上段面の半導体素子（第三の半導体素子）、
３１は半導体素子３０の素子電極、３２は素子電極３１
を基板上面電極４ｂに電気接続するワイヤを示す。ま
た、５ｃは半導体素子２０，３０相互を固着する接着
材、６ｂは基板１の上面で半導体素子１０，２０，３０
およびワイヤ２２，３２を封止する封止樹脂を示す。
【００３７】図１（ｃ），（ｄ）に示した半導体装置
は、図１（ａ），（ｂ）構造において、更に、その半導
体装置の上段に少なくとも１個以上のサイズの小さい半
導体素子３０をフェースアップ構造により積層し、半導
体素子電極３１と基板上面電極４ｂを電気的に接続した
構造のものである。図１（ｃ），（ｄ）の構造では、ほ
ぼ同一サイズを含む３個以上の半導体素子１０、２０、
３０を積層することができ、半導体装置の高密度化が可
能である。
【００３８】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図１（ｃ），（ｄ）に示すように、図１（ａ），
（ｂ）に示した第１および第二の半導体素子１０，２０
の積層の上に、さらに、第二の半導体素子２０の外形寸
法より小さい第三の半導体素子３０をその背面を第二の
半導体素子２０の主面に接合して積層し（すなわち、フ
ェースアップ構造にして）、その素子電極３１を回路基
板１の主面の基板電極４ｂに接続したものである。
【００３９】次に、図２（ａ），（ｂ）は、実施の形態
１の他の半導体装置の例を示す。図２（ａ），（ｂ）に
おいて、１は回路基板、２は開口穴、３は外部電極、４
ａ基板下面電極、４ｂは基板上面電極を示す。また、１
０はフェースダウンに基板１に積層した下段面の半導体
素子（第一の半導体素子）、１１はその素子電極、１２
は素子電極１１を基板下面電極４ａに電気接続するワイ
ヤを示す。また、２０はフェースダウンに半導体素子１
０の上に積層した上段面の半導体素子（第二の半導体素
子）、２１はその素子電極、２２は素子電極２１を基板
下面電極４ａに電気接続するワイヤを示す。この場合、
下段面の半導体素子１０は上段面の半導体素子２０より
サイズが小さく、上段面の半導体素子２０の端辺の素子
電極２１に当たらない大きさである。また、３０はフェ
ースアップに半導体素子２０の上に積層した最上段面の
半導体素子（第三の半導体素子）、３１はその素子電
極、３２は素子電極３１を基板上面電極４ｂに電気接続
するワイヤを示す。また、５ａ，５ｂ，５ｃは接着剤、
６ａ，６ｂは封止樹脂を示す。
【００４０】図２（ａ），（ｂ）に示した半導体装置
は、図１（ａ），（ｃ）のような下段の半導体素子１０
が端辺電極の半導体装置において、更に、絶縁回路基板
１と下段半導体素子１０（図１（ａ），（ｃ））と間に
サイズの小さい半導体素子１０（図２（ａ），（ｂ））
をフェースダウンにより内包した構造のものである。最
下段の半導体素子１０の電極が、図２（ａ）は端辺に存
在する構造、図２（ｂ）はほぼ中央部に沿って存在する
構造である。図２（ａ），（ｂ）の構造により、下段側
にサイズの小さい半導体素子を搭載することが可能とな
り、サイズによる搭載位置の制約が緩和されること、及
び外部電極３の配置エリアを拡げることが可能となる。
なお、図２（ａ），（ｂ）では、半導体素子１０，２
０，３０が３層に積層されている場合について説明した
が、半導体素子１０，２０が２層に積層されている場合
であってもよい。
【００４１】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図２（ａ），（ｂ）に示すように、上面（主面）に
基板電極４ｂ、下面（背面）に基板電極４ａを配置し所
定の開口穴２を形成した回路基板１と、主面と背面を有
し主面に素子電極１１，２１を配置した複数の半導体素
子１０，２０を備えている。そして、第一の半導体素子
１０をその主面を回路基板１の主面に対向して配置し
（すなわちフェースダウンにして）、その素子電極１１
を回路基板１の開口穴２を通して回路基板１の背面の基
板電極４ａに接続している。また、第一の半導体素子１
０より外形寸法の大きな第二の半導体素子２０をその主
面を第一の半導体素子１０の背面に対向させその素子電
極２１が第一の半導体素子１０の背面から外れるように
積層し、その素子電極２１を回路基板１の開口穴２を通
して回路基板１の背面の基板電極４ａに接続したもので
ある。
【００４２】また、図２（ａ）に示すように、第一の半
導体素子１０の素子電極１１が素子端辺に配置され、回
路基板１の開口穴２の一部を素子電極１１に対向した位
置に形成したものである。また、図２（ｂ）に示すよう
に、第一の半導体素子１０の素子電極１１が素子中央部
に配置され、回路基板１の開口穴２の一部を素子電極１
１に対向した位置に形成したものである。さらに、図２
（ａ），（ｂ）に示すように、第三の半導体素子３０を
その背面を第二の半導体素子２０の背面に接合して積層
し、その素子電極３１を回路基板１の主面の基板電極４
ｂに接続ししたものである。
【００４３】また、この実施の形態は次のように要約す
ることもできる。この実施の形態の半導体装置は、図２
（ａ），（ｂ）に示すように、図１（ａ）に示した２個
の半導体素子の積層の下側で、さらに、回路基板１と下
段半導体素子との間にサイズの小さい半導体素子１０を
フェースダウン構造により内包し、この半導体素子１０
の素子電極１１と回路基板１の基板下面電極４ａとを電
気的に接続したものである。また、図２（ａ）に示すよ
うに、最下段の半導体素子１０の素子電極１１が素子の
端辺に存在する構造で、半導体素子電極１１と絶縁回路
基板１が開口穴２を通して電気的に接続可能なように、
対向した絶縁回路基板１に開口穴２を設けたものであ
る。また、図２（ｂ）に示すように、最下段の半導体素
子１０の素子電極１１がほぼ中央部に沿って存在し、半
導体素子電極１１と絶縁回路基板１が開口穴２を通して
電気的に接続可能なように、対向した絶縁回路基板１に
開口穴２を設けたものである。
【００４４】次に、図２（ｃ），（ｄ）は、実施の形態
１の他の半導体装置の例を示す。図２（ｃ），（ｄ）に
おいて、２０ａ，２０ｂは同一層内に積層した半導体素
子を示す。図２（ｃ），（ｄ）に示した半導体装置は、
図１（ｃ），（ｄ）のような、上段に少なくともサイズ
の小さい半導体素子３０をフェースアップ構造により積
層した半導体装置において、同一層内に少なくとも２個
以上の半導体素子２０ａ，２０ｂを搭載し、少なくとも
２層以上半導体素子を絶縁回路基板１上に積層した構造
のものである。図２（ｃ），（ｄ）の構造では、平面方
向にも半導体素子が搭載されるため、積層高さを低くす
ることが可能であり、エリアを有効に利用できる。
【００４５】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図２（ｃ），（ｄ）に示すように、図１（ａ）〜
（ｄ），図２（ａ），（ｂ）に示したいずれかの半導体
装置において、第一ないし第三の半導体素子１０，２
０，３０のいずれかを同一層内で二個以上の半導体素子
に分離して配置したものである。言い方を変えれば、回
路基板１上への半導体素子の積層構造において、同一層
内に少なくとも２個以上の半導体素子を搭載し、かつ少
なくとも２層以上半導体素子を積層したものである。
【００４６】実施の形態２．図３（ａ）〜（ｄ）および
図４（ａ）〜（ｃ）は、それぞれ本発明の実施の形態２
において、絶縁回路基板上へほぼ同一サイズの半導体素
子を積層した半導体装置を示す断面図である。この実施
の形態２は、特に素子電極と基板電極との接合方式に関
するものである。
【００４７】先ず、図３（ａ），（ｂ）を参照して、実
施の形態２の最初の例について説明する。図３（ａ），
（ｂ）はフェースダウンに積層した下段面の半導体素子
の素子電極がその端辺に存在する場合の構造を示す。図
３（ａ），（ｂ）において、１は絶縁性の回路基板、２
は回路基板１に設けた開口穴、３ａは回路基板１の下面
で開口穴２より内側に配置された外部電極（内側外部電
極）、３ｂは回路基板１の下面で開口穴２より外側に配
置された外部電極（外側外部電極）、４ａ１は回路基板
１の下面で開口穴２より内側に配置された基板下面電極
（基板下面内側電極）、４ａ２は回路基板１の下面で開
口穴２より外側に配置された基板下面電極（基板下面外
側電極）を示す。なお、必要に応じて、符号３ａ，３ｂ
を総括して符号３で、符号４ａ１，４ａ２を総括して符
号４ａであらわす。また、１０はフェースダウンに回路
基板１に積層した下段面の半導体素子（第一の半導体素
子）、１１はその素子電極、１２ａは素子電極１１を基
板下面内側電極４ａ１に電気接続するワイヤを示す。そ
の他は、図１と同様であるから、説明は省略する。
【００４８】この実施の形態２では、図３（ａ），
（ｂ）のように、基板下面電極４ａ１を、最下段半導体
素子１０のエリアの内側に設けることで、最下段半導体
素子１０に対応する外部電極３ａを半導体素子１０の下
側エリアに設けることが可能となる。これは、図１
（ａ），（ｃ）のような最下段半導体素子１０の素子電
極１１が端辺に配置された構造でこの素子電極１１を基
板下面外側の外部電極４ａに電気接続する構造では、回
路基板１の外部電極３の配置エリアを半導体素子１０の
下側エリアには設けることができないの対して、この点
で違いがある。このような構造することにより、外部電
極３の配置設計の自由度が増し多ピン・多ボール化に対
応可能である。
【００４９】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図３（ａ），（ｂ）に示すように、回路基板１の背
面において基板電極４ａの一部を第一の半導体素子１０
のエリア内側に配置し、第一の半導体素子１０の素子電
極１１を回路基板１の開口穴２を通して回路基板１の背
面の上記エリア内側の基板電極４ａ１に接続するもので
ある。言い方を変えれば、回路基板１下面の基板電極４
ａを最下段半導体素子１０のエリア内側に設け、最下段
半導体素子１０に対応する基板電極４ａとしている。
【００５０】次に、図３（ｃ），（ｄ）は、実施の形態
２の他の半導体装置の例を示す。図３（ｃ），（ｄ）に
おいて、１１は半導体素子１０の素子電極、１２ｂは素
子電極１１を基板下面外側電極４ａ２に電気接続するワ
イヤ、１３は基板下面外側電極４ａ２と基板下面内側電
極４ａ１とを接続するジャンバー接続線を示す。その他
は、図１（ａ）〜図３（ｂ）と同様であるから説明は省
略する。
【００５１】図３（ｃ），（ｄ）に示した半導体装置
は、基板下面電極４ａを最下段半導体素子１０のエリア
内側及び外側に設け、最下段半導体素子１０の素子電極
１１と基板下面外側電極４ａ２を接続し、この基板下面
外側電極４ａ２と基板下面内側電極４ａ１をジャンバー
接続した構造であり、前記図３（ａ），（ｂ）と同様の
効果が得られる。
【００５２】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図３（ｃ），（ｄ）に示すように、回路基板１の背
面において基板電極４ａを第一の半導体素子１０のエリ
ア内側及び外側に配置している。そして、第一の半導体
素子１０の素子電極１１を回路基板１の開口穴２を通し
て回路基板１の背面の上記エリア外側の基板電極４ａ２
に接続し、かつ、上記エリア外側の基板電極４ａ２を上
記エリア内側の基板電極４ａ１にワイヤ接続している。
言い方を変えれば、回路基板１下面の基板電極４ａを最
下段半導体素子１０のエリア内側及び外側に設け、最下
段半導体素子１０の素子電極１１と回路基板１下面の基
板外側電極４ａ２を接続するとともに、前記基板外側電
極４ａ２と基板内側電極４ａ１をジャンバー接続してい
る。
【００５３】次に、図４（ａ），（ｂ）は、実施の形態
２の他の半導体装置の例を示す。図４（ａ），（ｂ）に
おいて、１１は半導体素子１０の素子電極、１２ａは素
子電極１１を基板下面内側電極４ａ１に電気接続するワ
イヤ、１２ｂは素子電極１１を基板下面外側電極４ａ２
に電気接続するワイヤを示す。なお、符号１２ａ，１２
ｂを総括して符号１２であらわす。その他は、図１
（ａ）〜図３（ｄ）と同様であるから説明は省略する。
【００５４】図４（ａ），（ｂ）に示した半導体装置
は、回路基板１の基板下面電極４ａを最下段半導体素子
１０のエリア内側及び外側に設け、最下段半導体素子１
０の素子電極１１と基板下面内側電極４ａ１とを内側接
続し、且つ最下段半導体素子１０の素子電極１１と基板
下面外側電極４ａ２とを外側接続した構造であり、前記
図３（ａ），（ｂ）と同様の効果が得られる。
【００５５】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図４（ａ），（ｂ）に示すように、回路基板１の背
面において基板電極４ａを第一の半導体素子１０のエリ
ア内側及び外側に配置し、第一の半導体素子１０の素子
電極１１を回路基板１の開口穴２を通して回路基板１の
背面の上記エリア内側の基板電極４ａ１および上記エリ
ア外側の基板電極４ａ２に接続している。言い方を変え
れば、回路基板１下面の基板電極４ａを最下段半導体素
子１０のエリア内側及び外側に設け、前記最下段半導体
素子１０と外側基板電極４ａ２を外側接続し、且つ前記
最下段半導体素子１０と内側基板電極４ａ１を内側接続
している。
【００５６】次に、図４（ｃ）は、実施の形態２の他の
半導体装置の例を示す。図４（ｃ）において、２３は半
導体素子２０の素子電極２１と、半導体素子３０の素子
電極３１とを直接に接続する素子間接続線を示す。図４
（ｃ）に示した半導体装置は、少なくとも２個以上の半
導体素子を積層した構造において、素子電極１１，２
１，３１と基板電極４ａ，４ｂとの接続以外に、半導体
素子２０，３０間の電極２１，３１を相互に直接に電気
的に接続した構造である。このような接続方式により短
ループ化が可能であり、また絶縁回路基板１の基板電極
４の必要領域を縮小化できる。
【００５７】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図４（ｃ）に示すように、第一ないし第三の半導体
装置１０，２０，３０の素子電極１１，２１，３１のい
ずれかの間を直接に電気的に接続したものである。言い
方を変えれば、少なくとも２個以上の半導体素子を積層
した構造において、半導体素子の電極間を直接に電気的
に接続したものである。
【００５８】実施の形態３．図５（ａ），（ｂ）は、そ
れぞれ本発明の実施の形態３において、絶縁回路基板上
へほぼ同一サイズの半導体素子を積層した半導体装置を
示す断面図である。特にこの実施の形態３は、半導体装
置の封止方法に関する。
【００５９】図５（ａ），（ｂ）を参照して、実施の形
態３について説明する。図５（ａ），（ｂ）において、
６ｃは、回路基板１の上側と下側から、同時に同じ材料
で、半導体素子１０，２０，３０およびその接続配線一
式を回路基板１に封止した封止樹脂を示す。半導体素子
１０，２０，３０の積層状態は、例示として図１
（ｃ），（ｄ）と同様であるが、図１（ｃ），（ｄ）に
おいては、回路基板１の下側の封止樹脂６ａと上側の封
止樹脂６ｂとが、非同時および異材料形成であってよい
のに比べて相違がある。
【００６０】この実施の形態の半導体装置は、図５
（ａ），（ｂ）に例を示すように、前記実施の形態１〜
２の図１〜４に示す構造において、回路基板１上の半導
体素子１０，２０，３０及び金属接続部の樹脂封止と、
回路基板１の開口穴２及びインナー接続部の樹脂封止を
一括で封止する方式である。図５（ａ），（ｂ）のよう
に、一括樹脂封止することで、生産性の向上が可能とな
る。
【００６１】実施の形態４．図６（ａ），（ｂ）および
図７（ａ）〜（ｄ）は、それぞれ本発明の実施の形態４
において、半導体素子を積層するための絶縁回路基板と
これを用いた半導体装置を示す図である。
【００６２】先ず、図６（ａ）を参照して、実施の形態
４の最初の例について説明する。図６（ａ）において、
１は半導体素子を積層して実装するための絶縁性の回路
基板、１ａは基板下面に施された配線、２Ａは接続配線
を通すために回路基板１に設けた開口穴、３ａは回路基
板１の下面で開口穴２Ａより内側に配置された外部電極
（内側外部電極）、３ｂは絶縁回路基板１の下面で開口
穴２Ａより外側に配置された外部電極（外側外部電
極）、４ａは絶縁回路基板１の下面で開口穴２Ａに対向
して配置された基板電極（基板下面電極）を示す。
【００６３】図６（ａ）の回路基板１は、回路基板１の
一辺に一個以上の開口穴２Ａを有する構造である。ま
た、回路基板１の下面において、隣り合う開口穴２Ａの
間隙に基板配線１ａを通している。この基板配線１ａ
は、基板下面電極４ａと内側外部電極３ａとを接続して
いる。本構造により配線及び外部電極３の配置の自由度
が増し、また半導体素子の下面エリアにまで外部電極３
の配置エリアを拡げることが可能となる。このような回
路基板１を用いて、図６（ａ）の下側の断面図に示した
ような半導体装置を得ることができる。
【００６４】この実施の形態の半導体装置の構造を要約
すると次のとおりである。この実施の形態の半導体装置
は、図６（ａ）に示すように、上面（主面）に基板電極
４ｂ、下面（背面）に基板電極４ａを配置し所定の開口
穴２Ａを形成した回路基板１と、少なくとも、主面に素
子電極１１を配置した半導体素子１０を備えている。そ
して、回路基板１に対して、半導体素子１０をその素子
電極１１が回路基板１の主面に対向するように配置し、
その素子電極１１を回路基板１の開口穴２Ａを通して回
路基板１の背面の基板電極４ａに接続した半導体装置で
あって、回路基板１の開口穴２Ａが半導体素子１０の素
子電極１１の配置に対応して所定の形状に形成されたも
のである。
【００６５】また、図６（ａ）に示すように、回路基板
１の開口穴２Ａが半導体素子１０の素子電極１１の配置
に対応して所定の位置に分離して複数個形成されたもの
である。また、回路基板１の背面において、複数個の開
口穴２Ａの間隙を通る配線１ａを施したものである。ま
た、回路基板１の複数個の開口穴２Ａが、一辺に１個以
上の開口穴２Ａを有して四角形状を形成するように配置
したものである。さらに、言い方を変えれば、フェース
ダウン搭載した半導体素子の端辺電極に対向した位置
に、長方形状或いは正方形状の辺に沿って一辺に一個以
上の開口穴２Ａを設け、これらの開口穴２Ａの間隙に配
線１ａを通したものである。
【００６６】次に、図６（ｂ）は、実施の形態４の他の
絶縁性の回路基板の例を示す。図６（ｂ）において、２
Ｂは接続配線を通すために回路基板１に設けた開口穴、
３は回路基板１の下面に配置された外部電極、４ａは絶
縁回路基板１の下面で開口穴２Ｂに対向して配置された
基板電極（基板下面電極）を示す。図６（ｂ）の回路基
板１は、絶縁回路基板１の開口穴２Ｂが十字形状の構造
である。本構造では配線の引き回しが容易であり、また
連続した開口穴２Ｂを樹脂封止するので一括封止による
生産性の向上も得られる。このような回路基板１を用い
て、図１（ｂ），（ｄ），図２（ｄ），図４（ｃ）に示
したような半導体装置を得ることができる。
【００６７】次に、図７（ａ）は、実施の形態４の他の
絶縁性の回路基板の例を示す。図７（ａ）で、上図は回
路基板の平面図、下図はこの回路基板を適用した半導体
装置の一例の断面図を示す。この下図は、図２（ｂ）に
対応する。図７（ａ）において、２Ｃは接続配線を通す
ために回路基板１に設けた開口穴を示す。図７（ａ）の
回路基板１は、回路基板１の開口穴２Ｃが３本以上同方
向に存在する構造である。本構造は、回路基板１上段に
積層する半導体素子の電極位置または搭載位置に依存し
た有効な構造である。例えば回路基板１上に、フェース
ダウン方式で中央電極の半導体素子を搭載し、その上段
に同じくフェースダウン方式で端辺電極の半導体素子を
搭載した構造では、各半導体素子の対向する位置に基板
開口穴２Ｃが存在するため、配線及び外部電極３の自由
度が増す。またインナー接続の短ループ化も可能であ
る。このような絶縁回路基板１を用いて、図２（ｂ）に
示したような半導体装置を得ることができる。
【００６８】次に、図７（ｂ）は、実施の形態４の他の
絶縁回路基板の例を示す。図７（ｂ）で、上図は回路基
板の平面図、下図はこの回路基板を適用した半導体装置
の一例の断面図を示す。この下図は、図４（ａ）に対応
する。図７（ｂ）において、２Ｄは接続配線を通すため
に回路基板１に設けたＬ字形状の開口穴を示す。図７
（ｂ）の回路基板１は、回路基板１の各辺のコーナー部
に開口穴２Ｄを有する構造である。例えば本構造では、
フェースダウンした４辺方向に電極を有する半導体素子
の積層、或いは２辺方向に電極を有する半導体素子をフ
ェースダウンにより積層した半導体装置において、前記
と同様の効果が得られる。このような回路基板１を用い
て、図１（ｃ），図２（ａ），（ｃ），図３（ａ）〜
（ｄ），図４（ａ），（ｂ），図５（ｂ）に示したよう
な半導体装置を得ることができる。
【００６９】次に、図７（ｃ）は、実施の形態４の他の
絶縁回路基板の例を示す。図７（ｃ）において、２Ｅは
接続配線を通すために回路基板１に設けた開口穴を示
す。図７（ｃ）の回路基板１は、回路基板１の開口穴２
ＥがＨ型形状の構造である。これは、例えばフェースダ
ウン方式で、最下段に中央電極の半導体素子を搭載し、
その上段に同じくフェースダウン方式で端辺電極の半導
体素子を積層した構造において、前記と同様の効果が得
られる。また連続した開口穴２を樹脂封止するため、一
括形成が可能であり生産性の向上が得られる。
【００７０】次に、図７（ｄ）は、実施の形態４の他の
絶縁回路基板の例を示す。図７（ｄ）において、２Ｆは
接続配線を通すために回路基板１に設けた開口穴を示
す。図７（ｄ）の回路基板１は、回路基板１の開口穴２
Ｆがほぼ中央部に存在し、前記開口穴２に直行する方向
に不連続の開口穴２Ｆを有する構造である。図６（ｂ）
と比較すると、開口穴２Ｆの間隙に配線が引き回せるた
め、配線及び外部電極３の配置の自由度が増し、外部電
極３の配置エリアを拡げることが可能である。
【００７１】以上のように、この実施の形態の半導体装
置は、図７（ｄ）に示すように、回路基板１の複数個の
開口穴２Ｆが、直線状の一方の開口穴２Ｆと、この一方
の開口穴２Ｆとほぼ直交する線上で上記一方の開口穴２
Ｆの両側に配置された他方の開口穴２Ｆとに形成された
ものである。
【００７２】次に、この実施の形態は、以上の図６
（ａ），（ｂ）および図７（ａ）〜（ｄ）の半導体装置
で適用した実装用の回路基板をそれぞれ提供するもので
ある。その構造は既に説明したとおりであるから、主な
要約のみを記載すると次のとおりである。この実施の形
態による回路基板は、図６（ｂ）などに示すように、開
口穴２Ｂが形成され、半導体素子の主面が対向して配置
される回路基板１であって、開口穴２Ｂが半導体素子の
素子電極の配置に対応して所定の形状に連続して単一に
形成されたものである。また、図６（ａ）などに示すよ
うに、開口穴２Ａが形成され、半導体素子の主面が対向
して配置される回路基板１であって、開口穴２Ａが半導
体素子の素子電極の配置に対応して所定の位置に分離し
て複数個形成されたものである。
【００７３】以上詳細に説明したように、本発明では、
絶縁回路基板上にフェースダウンで半導体素子を搭載す
ることと、前記半導体素子の上段にフェースアップで他
の半導体素子を搭載し、下段面半導体素子の素子電極
（端子電極）に対向する位置に絶縁回路基板に開口穴を
設け、前記開口穴を通して、絶縁回路基板下面の基板電
極と半導体素子の素子電極（端子電極）を接続すること
と、上段半導体素子電極と絶縁回路基板上面の基板電極
を接続することで、ほぼ同一サイズの半導体素子を積層
することが可能となり、またインナー接続のループ長の
短ループ化が可能である。また、絶縁回路基板の開口穴
の形状を変えることで、前記絶縁回路基板の配線自由度
が増すことと、ピン又はボールの配線エリアを拡げるこ
とが可能となり多ピン・多ボール化に対応可能となる。
またインナー接続部の封止と半導体素子の封止を一括封
止することで、生産性が向上する効果がある。
【００７４】なお、上記の各実施の形態では積層した半
導体素子が２層または３層の場合について説明したが、
この発明はこれに限られるものではない。例えば、回路
基板にフェースダウンに２層以上の半導体素子を連続し
て積層してもよい。また、この上に積層するフェースア
ップの半導体素子も２層以上に積層してよい。
【００７５】
【発明の効果】請求項１〜３の発明によれば、絶縁回路
基板上にフェースダウンで下段面の半導体素子を搭載
し、この上にフェースアップで上段面の半導体素子を搭
載し、下段面半導体素子の素子電極を基板開口穴を通し
て基板下面電極と接続し、上段半導体素子の素子電極を
基板上面電極と接続する。これにより、ほぼ同一サイズ
の半導体素子を積層することが可能となり、またインナ
ー接続のループ長の短ループ化が可能となる。
【００７６】請求項４の発明によれば、請求項１〜３の
発明において、上段の半導体素子の上にさらにフェース
アップで他の半導体素子を搭載し、その素子電極を基板
上面電極に接続する。これにより、多数の半導体素子を
積層することが可能となり、またインナー接続のループ
長の短ループ化が可能となる。
【００７７】請求項５〜７の発明によれば、絶縁回路基
板上の下段面にフェースダウンで相対的に小さいサイズ
の半導体素子を搭載し、この上段面に同じくフェースダ
ウンで相対的に大きいサイズの半導体素子を搭載し、下
段面および上段面の半導体素子の素子電極を基板開口穴
を通して基板下面電極と接続する。これにより、複数の
半導体素子を積層することが可能となり、またインナー
接続のループ長の短ループ化が可能となる。
【００７８】請求項８の発明によれば、請求項５〜７の
発明において、上段の半導体素子の上にフェースアップ
でさらに他の半導体素子を搭載し、その素子電極を基板
上面電極に接続する。これにより、多数の半導体素子を
積層することが可能となり、またインナー接続のループ
長の短ループ化が可能となる。
【００７９】請求項９の発明によれば、請求項１〜８の
発明において、いずれかの層の半導体素子を、同一層内
で二個以上の半導体素子に分離して配置する。これによ
り、多数の半導体素子を積層することが可能となり、ま
たインナー接続のループ長の短ループ化が可能となる。
【００８０】請求項１０の発明によれば、請求項１〜９
の発明において、回路基板の背面で基板電極の一部を下
段面の半導体素子のエリア内側に配置する。これにより
基板電極（ピン又はボール）の配線エリアを拡げること
が可能となり、多ピン・多ボール化に対応可能となる。
【００８１】請求項１１の発明によれば、請求項１〜１
０の発明において、回路基板の背面で基板電極を半導体
素子のエリア内側および外側に配置し、この間をワイヤ
接続する。これにより基板電極（ピン又はボール）の配
線エリアを拡げることが可能となり、多ピン・多ボール
化に対応可能となる。
【００８２】請求項１２の発明によれば、請求項１〜１
１の発明において、回路基板の背面で基板電極を、下段
面半導体素子のエリア内側および外側に配置し、下段面
半導体素子の素子電極を両方の基板電極に接続する。こ
れにより基板電極（ピン又はボール）の配線エリアを拡
げることが可能となり、多ピン・多ボール化に対応可能
となる。
【００８３】請求項１３の発明によれば、請求項１〜１
２の発明において、積層された半導体素子の素子電極の
間を直接に電気的に接続する。これによりインナー接続
のループ長の短ループ化が可能となる。
【００８４】請求項１４の発明によれば、請求項１〜１
３の発明において、回路基板に搭載した半導体素子の封
止及び背面の接続部の封止を一括形成する。これによ
り、生産性を向上させることが可能となる。
【００８５】請求項１５〜２３の発明によれば、絶縁回
路基板上にフェースダウンで下段面の半導体素子を搭載
し、この上に上段面の半導体素子を搭載し、下段面半導
体素子の素子電極を基板開口穴を通して基板下面電極と
接続する。そして、回路基板の開口穴を半導体素子の素
子電極の配置に対応して所定の形状に形成する。これに
より、回路基板の基板電極（ピン又はボール）の配置と
配線の自由度を増し、基板電極の配線エリアを拡げるこ
とが可能となり、多ピン・多ボール化に対応可能とな
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による、ほぼ同一サイ
ズを含む半導体素子を絶縁回路基板上に積層した半導体
装置の断面側面図である。
【図２】 本発明の実施の形態１による、ほぼ同一サイ
ズを含む半導体素子を絶縁回路基板上に積層した他の半
導体装置の断面側面図である。
【図３】 本発明の実施の形態２による、絶縁回路基板
の基板電極と半導体素子電極の接続方式を示した、半導
体装置の断面側面図である。
【図４】 本発明の実施の形態２による、絶縁回路基板
の基板電極と半導体素子電極の接続方式を示した、他の
半導体装置の断面側面図である。
【図５】 本発明の実施の形態３による、樹脂封止方法
を示した半導体装置の断面側面図である。
【図６】 本発明の実施の形態４による、絶縁回路基板
の平面図、およびこれを用いた半導体装置の断面図であ
る。
【図７】 本発明の実施の形態４による、他の絶縁回路
基板の平面図、およびこれを用いた半導体装置の断面図
である。
【図８】 絶縁回路基板上に異なるサイズの半導体素子
を積層した、従来の半導体装置の断面側面図である。
【符号の説明】
１ 回路基板 ２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ 開口穴 ３ 外部電極 ３ａ 開口穴２より内側の外部電極３（内側外部電極） ３ｂ 開口穴２より外側の外部電極３（外側外部電極） ４ 基板電極 ４ａ 回路基板１下面に配置された基板電極（基板下面
電極） ４ａ１ 開口穴２より内側の基板下面電極（基板下面内
側電極） ４ａ２ 開口穴２より外側の基板下面電極（基板下面外
側電極） ４ｂ 回路基板１上面に配置された基板電極（基板上面
電極） ５ａ，５ｂ，５ｃ 接着層 ６，６ａ，６ｂ，６ｃ 封止樹脂 １０ 第一の半導体素子 ２０ 第二の半導体素子 ２０ａ，２０ｂ 半導体素子 ３０ 第三の半導体素子 １１，２１，３１ 素子電極 １２，１２ａ，１２ｂ，２２，３２ ワイヤ １３ ジャンパー接続線 ２３ 素子間接続線 １ａ 基板配線

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 主面と背面を有し上記主面および背面に
    基板電極を配置し所定の開口穴を形成した回路基板１
    と、主面と背面を有し上記主面に素子電極を配置した複
    数の半導体素子を含み、 第一の半導体素子をその主面を上記回路基板１の主面に
    対向して配置しその素子電極を上記回路基板１の上記開
    口穴を通して上記回路基板１の背面の基板電極に接続
    し、 第二の半導体素子をその背面を上記第一の半導体素子の
    背面に接合して積層しその素子電極を上記回路基板１の
    主面の基板電極に接続してなることを特徴とする半導体
    装置。
  2. 【請求項２】 上記第一の半導体素子の素子電極が素子
    端辺に配置され、上記回路基板１の上記開口穴が上記素
    子電極に対向した位置に形成されていることを特徴とす
    る請求項１に記載の半導体装置。
  3. 【請求項３】 上記第一の半導体素子の素子電極が素子
    中央部に配置され、上記回路基板１の上記開口穴が上記
    素子電極に対向した位置に形成されていることを特徴と
    する請求項１に記載の半導体装置。
  4. 【請求項４】 上記第二の半導体素子の外形寸法より小
    さい第三の半導体素子をその背面を上記第二の半導体素
    子の主面に接合して積層しその素子電極を上記回路基板
    １の主面の基板電極に接続してなることを特徴とする請
    求項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 主面と背面を有し上記主面および背面に
    基板電極を配置し所定の開口穴を形成した回路基板１
    と、主面と背面を有し上記主面に素子電極を配置した複
    数の半導体素子を含み、 第一の半導体素子をその主面を上記回路基板１の主面に
    対向して配置しその素子電極を上記回路基板１の上記開
    口穴を通して上記回路基板１の背面の基板電極に接続
    し、 上記第一の半導体素子より外形寸法の大きな第二の半導
    体素子をその主面を上記第一の半導体素子の背面に対向
    させその素子電極が上記第一の半導体素子の背面から外
    れるように積層しその素子電極を上記回路基板１の上記
    開口穴を通して上記回路基板１の背面の基板電極に接続
    してなることを特徴とする半導体装置。
  6. 【請求項６】 上記第一の半導体素子の素子電極が素子
    端辺に配置され、上記回路基板１の上記開口穴の一部が
    上記素子電極に対向した位置に形成されていることを特
    徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 上記第一の半導体素子の素子電極が素子
    中央部に配置され、上記回路基板１の上記開口穴の一部
    が上記素子電極に対向した位置に形成されていることを
    特徴とする請求項５に記載の半導体装置。
  8. 【請求項８】 第三の半導体素子をその背面を上記第二
    の半導体素子の背面に接合して積層しその素子電極を上
    記回路基板１の主面の基板電極に接続してなることを特
    徴とする請求項５〜７のいずれかに記載の半導体装置。
  9. 【請求項９】 上記第一ないし第三の半導体素子のいず
    れかが同一層内で二個以上の半導体素子に分離して配置
    されていることを特徴とする請求項１〜８のいずれかに
    記載の半導体装置。
  10. 【請求項１０】 上記回路基板の背面において上記基板
    電極の一部を上記第一の半導体素子のエリア内側に配置
    し、上記第一の半導体素子の素子電極を上記回路基板の
    上記開口穴を通して上記回路基板の背面の上記エリア内
    側の基板電極に接続したことを特徴とする請求項１〜９
    のいずれかに記載の半導体装置。
  11. 【請求項１１】 上記回路基板の背面において上記基板
    電極を上記第一の半導体素子のエリア内側及び外側に配
    置し、上記第一の半導体素子の素子電極を上記回路基板
    １の上記開口穴を通して上記回路基板の背面の上記エリ
    ア外側の基板電極に接続し、かつ、上記エリア外側の基
    板電極を上記エリア内側の基板電極にワイヤ接続したこ
    とを特徴とする請求項１〜１０のいずれかに記載の半導
    体装置。
  12. 【請求項１２】 上記回路基板１の背面において上記基
    板電極を上記第一の半導体素子のエリア内側及び外側に
    配置し、上記第一の半導体素子の素子電極を上記回路基
    板１の上記開口穴を通して上記回路基板の背面の上記エ
    リア内側の基板電極および上記エリア外側の基板電極に
    接続したことを特徴とする請求項１〜１１のいずれかに
    記載の半導体装置。
  13. 【請求項１３】 上記第一ないし第三の半導体素子の素
    子電極のいずれかの間を直接に電気的に接続したことを
    特徴とする請求項１〜１２のいずれかに記載の半導体装
    置。
  14. 【請求項１４】 上記回路基板１の主面の上記半導体素
    子の封止及び背面の接続部の封止を一括形成したことを
    特徴とする請求項１〜１３のいずれかに記載の半導体装
    置。
  15. 【請求項１５】 主面および背面に基板電極を配置し所
    定の開口穴を形成した回路基板と、主面に素子電極を配
    置した半導体素子とを備え、 上記回路基板に対して、上記半導体素子をその素子電極
    が上記回路基板の主面に対向するように配置し、その素
    子電極を上記回路基板の上記開口穴を通して上記回路基
    板の背面の基板電極に接続した半導体装置であって、 上記回路基板の上記開口穴が上記半導体素子の素子電極
    の配置に対応して所定の形状に形成されたことを特徴と
    する半導体装置。
  16. 【請求項１６】 上記回路基板の上記開口穴が上記半導
    体素子の素子電極の配置に対応して所定の形状に連続し
    て単一に形成されたことを特徴とする請求項１５に記載
    の半導体装置。
  17. 【請求項１７】 上記回路基板の上記開口穴がほぼ十字
    形またはＨ型形状に形成されたことを特徴とする請求項
    １６に記載の半導体装置。
  18. 【請求項１８】 上記回路基板の上記開口穴が上記半導
    体素子の素子電極の配置に対応して所定の位置に分離し
    て複数個形成されたことを特徴とする請求項１５に記載
    の半導体装置。
  19. 【請求項１９】 上記回路基板の背面において、上記複
    数個の開口穴の間隙を通る配線を施したことを特徴とす
    る請求項１８に記載の半導体装置。
  20. 【請求項２０】 上記回路基板の上記複数個の開口孔
    が、一辺に一個以上の開口穴を有して四角形状を形成す
    るように配置されたことを特徴とする請求項１８または
    １９に記載の半導体装置。
  21. 【請求項２１】 上記回路基板の上記複数個の開口穴
    が、ほぼ平行な三個以上の直線形状に形成されたことを
    特徴とする請求項１８または１９に記載の半導体装置。
  22. 【請求項２２】 上記回路基板の上記複数個の開口穴
    が、四角形状の各角部にほぼＬ字形状に形成されたこと
    を特徴とする請求項１８または１９に記載の半導体装
    置。
  23. 【請求項２３】 上記回路基板の上記複数個の開口穴
    が、直線状の一方の開口穴と、この一方の開口穴とほぼ
    直交する線上で上記一方の開口穴の両側に配置された他
    方の開口穴とに形成されたことを特徴とする請求項１８
    または１９に記載の半導体装置。
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