TWI264088B - Method for fabricating an NROM memory cell arrangement - Google Patents

Description

1264088 九、發明說明： [發明所屬之技術領域】 本 ：明係關於電可寫及可抹 域，其更特定關於#呈^ 料^明疏體之領 氧化-氮化上。於—虛擬接地敗结構之一 揮發纪情雕Γxide)儲存層一起構成之—非 禪胞兀排列之一 N0RM記憶體之方法。 【先前技術】 媒:體應用中’對—非常規模之積體密度而言，並需要 丄非揮發性胞元，而铸體技術的更進-步發展則是在 I元广t存f量增加成為可能’而這將會非常快地打開十 ^ ’ t藉由微影印 =小特欲尺寸不斷地減少時，其他參數，如隧道氧化声以 ^則無法相對應地也被計量。在平面電晶體中贱^ 源極及及極間電壓崩潰（breakdown)，即指如g (PimCh-th_gh)的發生，伴隨著結構最小化所發生 = 度的減f則需要通道摻雜的增加，而這將導致臨界電壓的^ 加，而适現象則常常藉由減少閑極氧化層的厚度而加以補償曰。 然而，可藉通道熱電子（hotelectr〇n)加以程式化及可 熱洞（hot holes)加以抹除之平面s〇N〇s記憶體胞元（請^ 閱 BoazEitan 之 US 5,768,192、US 6,011，725 及 W0 99/6063Π 需要具有與陳氧化層-樣厚度之的控制介電層（c讀j dielectric)、_，在可執行程式化之週期數並沒有以無法接 受之方式減少的狀況下，此-厚度不能任意地減少。因此 了使在通道巾之摻質濃度不需因為誠界電壓增加太多而必 1264088 須被選擇為過高，則需要一足夠大的通道長度。 由J· Tanaka et al·所出版之“對短通道效應有高免疫力之表 面具次 〇·1 m 溝槽之閘極 M0SFET (A Sub_〇 1 m Gr〇〇yed

Gate MOSFET with High Immunity To Short-Channel Effects)55 闡述於p+型基板上之電晶體，其中閘極電極係安排在型源 極區域及n+型没極區域間之溝渠（trench)中，因此彎曲的通 道區域形成於基板中。 由K· Nakagawa et al·於2000年IEEE座談會之技術論文的 VLSI技術文摘中所出版之“具自我排列之溝渠電晶體及絕緣 結構之快閃 EEPROM 胞元（A Flash EEPROM Cell with

Sdf_Aligned Trench ^nsistor & Is〇lati〇n structure)” 中闡述作 為具漂浮酿雜（flQatinggateeleetlOde)之記·胞元，並 以正好可叫達基板之p型井的方式而被安排於㈣源極區 域及n+型汲極區域間，而以氧化物_氮化物氧化物順序 s^nee)所製造之介f 位於該漂浮_電極及該控制 閘極電極之間。 署MS閣述具低阻抗位元線之記憶體胞元排列。配 晶體之已摻雜之源極/赌區域上者係為相關 導ΐ、車之條狀形式而81案化，並且’特殿當金屬化時， 極區域之—分隔層或層順序，而減少該 之多晶 '石夕、鎢、魏H魏t鈦及魏鈦^其2 【發明内容】 如果該源極級極輯係叫形成，_位元線之金屬化 1264088 可藉由作為已知之自我排列矽化物（self_alignedsilicide)之縮 寫的“salidde”方法所製造之魏金屬層。在其他實施例中，較 佳者是同樣地在矽上，一由多晶矽及WSi或所製程 應用於金屬化之層順序，以及―由適合硬罩幕之材料，氧 化物或氮化物，所製程之覆蓋及f絕緣層係出現於 平曰 :爾細職之上。該位元線結構之 細二曰

之區域之L 制^基板之上’並且，如果有需要的話，部分在氧化層二 、及極拮人^电晶體之源極7汲極區域係、以高劑量之源極/ %適當層，如源自多晶發，之摻質的向外擴 月'^衣仏。位兀線將條狀金屬化施加於源極/汲極區域之 =形成，該位元線由於金屬化的優異導電㈣具有特別低之 的電阻。在這個例子中，金屬化係被 層，或具至少金屬類似特質之相互連結。相同位二極3, $極區=半導體材料中已經不需要被導電 糊觸化之半ϊ 此而自我排列之電曰μ、^r 乍為產生相關於彼 由一邊界層加ϊ好包含 形成之層順序並以一⑽〇 ;=層及再-邊界層所 layer)之後，則沈積並/式f成的儲存層（伽零 序，較佳者是魏製料域之層順 邊界層是較儲存層具有較高 之材料，因崎蝴巾燭 (eh=g== 1264088 =:為;==:為儲存層之材料，而氧化物 統之記憶體胞元的例子中，以:nd:gmatenal)。在矽材料系 具有大約5 eV能帶間層順序為例之儲存層係為 約9〜能帶_之^卜、11切，該顯邊界層係為具有大 小之不同#; 儲存層可以是能帶間隙比邊界層 以對電荷載體有好=『尸 成叫而言S S組成Tl〇2而言）、氧化錯（以化學組

（以化學組成Al2〇3而言）或本質上導 电（未备雜）之石夕作為儲存層之材料。 純貝上V 晶體體胞元之電晶體之通道域之間，為了絕緣電 所^的反擊二由不!1角度人射之摻質植人而產生電性絕緣， 氧化物之^提供此—絕_另—個構糊可藉由填滿 L1 ^KShallowtrench isolation ’淺溝渠隔絕）的方式完成。 弟7 1]係概略地舉例說明在—平關中由字元線肌。^、 侧早由n+1以及位元線BLi_i、BLi、BLH1製成之一排列在這 視為域之位元線及藉由不連續的線而被 ^為，字元線較佳者係提供作為該排列之頂面的 ^屬相互連接。該記憶體之—記憶體胞元倾安排在-位元線 =間區f與-字元線（交叉點胞元）之間的一個別交叉位置。 勺別被碩取或程式化之該記憶體胞元係以其本身已知之方式 透過.亥位元線及該字元線而定址，具有由該位元線及字元線所 舉例之連接的所有記憶體胞元伽彡成具虛擬接地NQR架構之 記憶體。 第1圖係舉例說明在一交叉區段中製造如此之記憶體之 !264088 :第:中間產物。習慣上，使用如賴紅基板或成長於 之Ί體層或半導體層順序之半導體本體丨辭導^ 的丁貝面會首先被所謂的塾氧化層（ 咖⑽⑹及墊氮化層（_福de)職^:= 亥ί導體材料’而該溝渠係被氧化物所填滿而作為sV淺 ^己體區塊及如果適#的話為了記憶體胞元間絕緣之= 土而在平坦化之後’該墊氮化層係藉由钱刻而被移除 1:::t半導體材料’p型井及n型井，亦即作為驅動周圍 =¼體胞元之深達半導體制之摻祕域，較錢是夢由= 2植入物退火的遮蔽之硼植人及磷植人而加以製造。“ 係舉例形成於半導體本體丨中之一 p型井10。 0 ，移除起初所施加之墊氧化層之後，職長具有適 化層13 ’其隨後被作為在記㈣胞元 二 ❿製造過程跡—植人（㈣）接著係藉由合適的光^支 (P ototeehnology)而導人，而雜人 ‘ 1 11 ’ 之符號可互相交換（P+型區 ΓΓ記紐胞元陣财，職記憶體胞元所不 二要的減層13係較佳地使用相同的光鮮而加以濕化學移 I牙、 ( 晶 安|^圖八代表在具有條狀位元線8之一層順序的應用及圖 木化之後，於弟1圖中所舉例說明之交叉區段。起初，為了源 極"及極區域之接觸連接，係施加相關於 二/、 :層1=且接著-金屬包含層15，舉例而言‘^ /、她力方、/、上以作為一貫際低阻抗位元線，之後，係施加硬萃 1264088 ίΓ層氮化物）以達到電絕緣之目的。接著 圖案化。其可能i加由#=^=_而以條狀开蝴 Wsi ’該導電層亦可且有所製成之層順序來代智 ^1：^ Csp；!〇 化物製成。 而、纟巴緣，較佳地是由氧化物或氮 第2圖B係舉例說 不出位元線8係往遠離，不出之區段。其顯 可以接觸連接至竽杂 触々方向侧向地延長，因此其 形式圖案化的似;胞=列外。為了該等層之條狀 之邊緣，除了 ^猎由^亥端絕、緣12而界定該胞元陣列 之摻雜之半導ί材料在每個例子中作為位於端絕緣12 牛V體㈣端之外，位元線埋藏之部分亦會出現。 元頂面以及氧化物或氮化物覆蓋之區域上之位 狀嫌麵渠9(如藉 特別)弟圖所示，溝渠係作為活性區域， 於^ ^己,隨胞元，而該源極/汲極區域3及4係形成 於mi 了好的功能（效能），其必須被額外地考慮在提供 山二屢朱底部之記憶體電晶體的部分通道區域中所分別呈現 出特定雜賴之電荷賴·必須要齡，亦即在p型井的 例?中電子的濃度。在使記憶體胞元之井1Q具有—典型1〇17 cm I質濃度之有利構型中，—摻雜之區域23因此係藉由進 入溝乐底層之植入而形成，其中摻雜之源極/汲極區域係使得 ^中央通道區域之摻質濃度改變，而大於兩侧外圍區域。為了 故個結果，較佳地是，一開始先施加一犧牲層（如氧化犧牲層， 一般約6nm厚），而所提供之摻質接著被植入；而在p摻雜井 10 1264088 遠犧牲層被移除，而這在一氧化物之 二：為具能量之摻質’如-般綱kev 例子中，可藉由使用稀釋^^而完成 =括下邊界層（l〇wer boundary layer) 5，一儲存層6及 迻界層7之層順序係施加於整個面積之上，此層順序係提 存媒介，且可以是，舉例而言，如在序言中所述 樣，其本身已知之0Ν0層順序。在此一例子巾，

曰r广^是，舉例而言，具有厚度約2.511111至8 nm之氧化層 ，μ乳化層，較佳係熱產生者〕，儲存層6可以是具有厚^ 風=至5職的氮化層（較佳者係為藉由LpcvD ί而沈積者），以及上邊界層7可同樣的是氧1 曰而具有厚度約3nm至12nm。 達成之結構係舉例說明於第3圖中之交又區段。 及；藉由合適的光科技爾蓋，因此，儲存層 溝精層位於作為閘極電極之縣9底部及/戍 二=:=_除，所· 動周鬥^身或此鄰近溝渠間之壁所阻斷。對驅 。圍（drmngperipheiy)而言，係 且 —閘極氧化声，垃芏叮处从 j门迅1¾日日體而成長 極氧化層，^連接^晶體而成長較薄之閑 設定。連接电堡可猎由使用進—步之遮罩及植入而加以 ，第4圖A情舉例·之交又 為間極電極2之導電摻雜多曰石㈣从“ Τ牛例况明沈知作 (於此為職）及-元線之金屬包含層 積為严;#㈨ 料之韻結構。該多㈣-般係沈 泰’賴峻倾娜，⑽該^ 1264088 極。而該實降#开& + 金屬包含材料所形^=金屬包含層19之 是，舉例而言，緻密 此第===係:=編之剖面圖。在 元線8之上之邊界層5及7 6之層順料位於該位 多晶矽層14及金屬勺人M ,曰,’而在此例子中，其係形成自 第4圖〔鱗峨日^3/ 5’亚藉由硬轉16而與其絕緣。 於此該儲存層6變成、穿過該閘極電極2的-區段， 在請B及第Γί閘極電極，而正如可以 錄形式，因此而_目_⑽_=== ΐ 子元線之侧壁係藉由間_21 /、動之子兀、、表。该 身而言已知的方式藉由包含間隙壁 間隙壁係以本質上僅殘留於侧成條狀形式之 ς侧= 垂直部分的方式’而被等向性施力二ΐ 間之間隙可以簡被制_之材料整個或部^1閘極電極 在此方法的步驟中，驅動周圍之電晶體之間極電 時被圖案化，而在航憶體胞元_區域巾，閘極電極之蝴 停止於上邊界層或⑽層順序之上。—閘極再氧咖 reoxichtion)可以一補強的方式而達到，以及，有需要的】， -反擊穿植>v 22可被導人⑽魏進電晶體間之絕緣。 更進-步已知之用於電晶體製造之習慣上的方法步驟同 12 1264088 樣可力叫提供，如LDD植人（輕微_之源極）及HDD植 入，或沈積氮化物所製成之鈍化及藉由Bps(}(硼磷矽玻璃， b〇r_SphQsilieate細）及CMp所執行之平坦化。為了完成 之更進—步步驟在於接觸孔（通孔via hole)之製作及充填， 以^金屬化及純化之製作。這些製作步驟可由習知記憶體組件 之製造而得知。 、第5圖A係舉例說明有關於一模式計算，豆中第3圖圖式 平面中之侧向尺寸健於難標上，而從半賴本體之頂面或 半導體本體内-特定層算起的距離❹相,表示並化於縱座 標上。對摻雜區域23之—典型實施例來說，代表相同推質濃 度的線係進入該溝渠底部之半導體材料區域。 〃在相關之第5圖Β中’源自第5圖Α之個別縱座標值", 係轉、又成4¾座彳示’摻質濃度D cm3(每立方公分的摻質原子數） 係繪製於縱座標上，垂直的虛標示出邊界層5及7和儲存層 6間的邊界，代表摻料及硼的濃度的曲線細實線及虛線表 示。在這個例子中，硼的濃度係固定於1〇ncm-3，理想地是维 持於MO17 cm。，也可以是3x10 W，然而，由於石朋原子擴 散進入位於橫座標值約為0.3m之區域之邊界層5的介電值 中，其濃度會些微地減弱。在較佳實施例中，在邊界層5之下， 介於5xl〇17 cm·3至5xl018 cm·3之砷摻質濃度係設定於該溝渠 底部最深點之下的區域，其中該溝渠係直達該半導體材料中深 度可達20nm(第五圖B中之尺寸尺丨），而此可藉由特別是伴 隨20 KeV能量之大約2xl012 cm-2劑量之砷植入而達成（正如 先前所述，使用接著將被移除之厚度約6 nm的遮蔽氧化層）。 因此，所設定之摻質濃度區域R係標示於第五圖B中之縱座 標上。 1264088 而較她_雜時之特定因子 因此，射濃时而加倍。 材料最遠之部分該_區域 &朴。之半導體 體材料中之該溝渠底部達2Gnl相關於進入該半導 作為基本_餅摻_半導細由被導人此區域以 數化的例子巾，制之摻度之商而倍 定二 ί;圍 那4b牯—所l 亚以Cm測量，且該值為1017Cm3〇 i ί===咖件是在每個例 元間兀:非-列:佔據之面積可藉由胞元陣列内免除胞 之連溝渠隔絕），然而，特徵尺寸 元之雷纟㈣，μ f在於，在航相鄰料線之_記憶體胞 帝朽靜:曲序寸1疋’為了設定在溝渠9底部的通道區域中之 =====板中，連接或至少 線間之直入似乎並不適合;效==起因。在子- 胞元目广於具體說明避免在鄰職 例子，之可沪干I’如在|明介紹中所述記憶體胞元排列之 -丄目Μ 的二猎由具有如申請專利範圍第-項之特徵之製造 ⑶巾’半導體材娜於該字元線間區域中該溝渠 ㈣皮移除掉使該摻雜區域（23)於該處被整個移除 的亓=L被移轉至少使沿著該溝渠⑼之鄰近記憶體 月匕兀間之-線路干擾被降低至—假定範圍之一大範圍 14 1264088 移除。然 摻質 是，於該字元線間之該溝槽底部之該摻雜區域完全被 而，在特定的實施例中，移除至少在該溝渠下部中具有: 濃度之中間區域就可能足夠◦ ^ 於之後 該方法之典型實施例將以伴隨之圖式做為參考而 被更詳細地敘述。 ’ 【實施方式】 第6圖係顯示在—斜角剖面圖中製造方法之 物，其係於製造料線後所獲得。在這個例 所有導致與第六圖-致之基本結構之替代構型。在個^ 中，所必須的是，在作為記憶體電晶體歹1 ==瓣導體材料所形成，並係連二巧 體材枓頂面上之位猶8。該位元線8 、斜％ 如於製造期間施加於該頂面之'二^^ 9之内，該字元線之材；料魏緣。在該溝渠 極2，其係出現在字^ =成觀域電晶體之閉極電 態圖案化之-硬罩; 中得知，在字元線間之 、 正如可以從實例說明 此方法中被移除。因此，^^ =由STi隔離溝渠，其係於 的。 —在該閘極電極2之間係為開放 供以設定在通道區域中 中 子中，只有描繪出前平面圖之:二W。然而，在此一例 域則代表該溝渠之底部及該溝^^而剩餘之劃影線之區 v、土之取底"卩部分。為了改善於 士，這些區域係以影線於冑 °σ或23，於每個例子 卜，口 W,,，一乐6 W中描繪出來。然而，Α 一1 15 1264088 位兀線8方向上彼此相鄰記 始，而被_進入該溝渠底部之半導體巧舉之結構開 刻移除區域（etch out region) 24。 ；、 稭此而形成钱 除或在_倾=錄_23可被完全移 換雜區域23之侧向部/4二貝;圖式中所舉例之該 實施之_係側向地擴大^㈣右在該溝渠底部中所 所指箭頭_謹地=二_韻)區域時。於 說明中，細，根據該植人步驟觀第六圖之輪廓 域24可被以該摻雜區域側=刻&除（etch-om)區 側向地擴張。 $ 3之幾部分亦完全被獅之方式而 根據在摻雜區蛣Μ捩所心 定—個比在第六圖中所^列貝之!^之型態’其亦可能足夠以設 於字元線間降低之餘刻、_刻深度’使溝渠底部 我排列之方式而實缘，所為8Gnm’乾侧係以一自 印刷（uth〇graphy)步驟。在^要疒個遮罩及額外的平版 該電絕緣（較佳者Mb、Μ位兀線8頂面上之該字元線及 位元線8 /面上係作為钱刻期間之遮罩，而在該 l〇〇n^^ 16) 【圖式簡單說明】 第2圖3、第3圖、第4圖Α、第4圖β 個期間佳製造方法的不同步驟之後，整 "圖A及第5圖B ^係顯示有關模式計算之曲線圖。 1264088 第6圖其係顯示於位元線製造之後之斜角剖面圖。 第7圖其係顯示一字元線及位元線之概略排列方式的平面圖。 2閘極電極 4源極/汲極區域 6儲存層 8位元線 10P型井 12端絕緣 14多晶矽層 16硬罩幕 18多晶矽層 20硬罩幕層 22反擊穿植入 24蝕刻移除區域

【主要元件符號說明】 1半導體本體 3源極/汲極區域 5邊界層 7邊界層 9溝渠 11摻雜區域 13氧化層 15金屬包含層 17間隙壁 19金屬包含層 21間隙壁 23部分通道區域

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Claims (1)

1264088 十、申請專利範圍： 1· 一種用以製造一 NROM記憶體胞元陣列之方法，其中 於第一步驟中： 在-半導體本體（1)或-半導體層之一頂面上，為了形成源 極/汲極區域（3、4)，係導入對摻質之一植入； 於第二步驟中： 互相平行的位元線⑻係被配置於辭導體本體⑴或該 半導體層之制面，該位元線鱗科接至制、極級極區域i 4)； 於第三步驟中： 设盖層（16/17)被提供予該位元線（8)以作為電絕緣之用； 於第四步驟中： 用。亥位兀線及賴i層作為遮罩，複數個互相平行且互相間 隔一距離的溝槽（9)被蝕刻至半導體材料中； 於第五步驟中： {每们例子中’為了形成—摻雜區域⑵），係於位於該溝渠 (9)底部之半導體材料中導人對摻質之-植人，而此會修飾該處 戶恤供之-通域之電特性，—儲存層（5、6、7)係至少施加 於该溝渠（9)之壁上； 於第六步驟中： 1極％極⑵係以_預定之距離而被配置於該溝渠内，該閘 18 1264〇88 極電極（2 ) 丫系、士、 以其流向虚=焚數個字元線（腳則達接，該字元線⑽ 於第七半^位元隸⑻方向横切之方式被施加,· 於兮字一 ⑼之麵=18/19)間之區域中，該半導體材料係於該溝渠 個移除之-m爾使位於該字元制之_m域（23)被整 乾圍，或被移除掉至少使沿著誃、、盖泪 ί ϋ 2爾1項^⑼__ 子兀、，泉（18/19)之間係被更深地綱至少8〇_。 3·如申請專利範圍第項之方法，其中： 獅補立元物之上’以作蝴蓋層㈤⑺， 以及忒氮化層係於該溝渠被钱刻期間作為一、庶罩 19 1264088 七、指定代表圖： (一） 本案指定代表圖為：第（6 )圖。 (二） 本代表圖之元件符號簡單說明： 1半導體本體 3源極Λ及極區域 9溝渠 17間隙壁 19金屬包含層 22反擊穿植入 24蝕刻移除區域 2閘極電極 8位元線 16硬罩幕 18多晶矽層 20硬罩幕層 23部分通道區域 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：