TWI258841B - Mixed-mode process - Google Patents

Description

1258841 • a-. r-> —.» , - t - 5 " · · ' · - 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種積體電路製程’且特別是有關於一種用於積體電 路製造之混合模式(mixed-mode)製程。 【先别技術】 隨著應用於積體電路之半導體元件製作困難度的提升，便產生了現今 具有相對緊鄰之主動元件(例如場效應電晶體)以及電容器之主動半導體元 件的需求。如此之主動及被動元件之混合則須藉助於半導體元件之混合模 式製程(mixed-mode process)而製備。 因此，借由所謂之混合模式製作程序可將如金氧半導體場效應電晶體 (於下文中簡稱爲MOSFET)、電晶體以及如導線等主要元件依照所期望之方 式確實地合倂以及製作於同一積體電路中。 如此之混合模式製程可改善1C產品的製作效率及元件表現。此外，其 亦可降低所需之製程步驟而於單一積體電路上同時形成不同類型之元件進 而降低製作成本。 美國第5,918，119專利中解說了一種整合複數個具有不同閘極介電層 (gate dielectric)厚度之MOSraT元件以及電容器之混合模式製程。此外，美 國第6,586,299號專利則教導了一種同時形成導線、電晶體以及電容結構之 混合模式製程。然而，於上述兩篇美國專利中當形成元件時皆無採用罩幕 層(hard mask layer)之使用，故於製作MOSFET元件時需多使用一道額外微 影程序。因此，吾等便需要一種用於1C製作之簡化混合模式製程，以改善 製作效率。 【發明内容】 有鑑於此，本發明的主要目的就是提供一種可於半導體結構上同時形 0503-9712TWF(5.0) 5 1258841 成數種不同類型元件之一種混合模式製程以及具有較少半導體結構製造步 驟之混合模式製程。 此外，本發明之另一目的就是提供一種採用罩幕層之混合模式製程， 並於不同類型元件形成後分別留下於各元件之上。 爲達上述目的’本發明提供了一種混合模式製程，包括下列步驟： 提供一半導體結構；依序形成一第一導電層、一介電層以及一第二導 電層於該半導體結構上；於一部份之該第二導電層及該介電層內形成一第 一堆疊結構並露出未爲該第一堆疊結構所覆蓋之第一導電層；順應地沉積 一罩幕層於該第一導電層上並覆蓋其上之該第一堆疊結構；以及圖案化該 罩幕層及該第一導電層以於該半導體結構上同時形成一電容器以及一第二 堆疊結構，其中該電容器包括該第一堆疊結構、於該第一堆疊結構上之一 圖案化罩幕層以及於該第一堆疊結構之下之一圖案化第一導電層而該第二 堆疊結構包括一圖案化之第一導電層以及堆疊於其上之一圖案化罩幕層。 此外，於該半導體結構上形成該第一導電層前更包括選擇性地形成一 閘介電層於一部份之該半導體結構上之步驟而於圖案化該罩幕層及該第一 導電層時該閘極介電層亦爲圖案化以形成一第二堆疊結構，其中該第二堆 疊結構包括堆疊於該半導體結構上之一圖案化第一導電層、一圖案化罩幕 層以及一圖案化閘極介電層。接著可於該第二堆疊結構兩側該半導體結構 內形成源/汲極區並於該第二堆疊結構之各側壁上形成一間隔物。最後選擇 性地形成一矽化物層於該源/汲極區之上表面以於該半導體結構上以形成包 含有該第二堆疊結構之一金氧半導體場效應電晶體(MOSFET)。 藉由上述混合模式製程之施行，便可於一半導體結構上同時形成兩種 不同類型之元件。 此外，依據本發明一實施例之一種採用罩幕層之混合模式製程，包括 下列步驟： 提供具有一導電區域、一金氧半導體區域以及一電容器區域之一半導 0503-9712TWF(5.0) 6 1258841 體結構；依序形成一第一導電層、一介電層以及一第二導電層於該半導體 結構上；於該電容器區域內一部份之該第二導電層以及該介電層內形成一 第一堆疊結構並露出未爲該第一堆疊結構所覆蓋之第一導電層；順應地沉 積一罩幕層於該第一導電層上並覆蓋其上之該第一堆疊結構；分別於該電 晶體區域、該導電區域以及該金氧半導體區域內之罩幕層中形成一第一圖 案、一第二圖案以及一第三圖案，其中該第一圖案位於覆蓋該第一堆疊結 構之該罩幕層而該第二圖案及該第三圖案則分別覆蓋其他部份之該罩幕 層；以及圖案化該罩幕層與該第一導電層以分別於該電晶體區域、該導電 區域及該金氧半導體區域之該半導體結構上同時形成一電容器、一第二堆 疊結構以及一第三堆疊結構，其中該電容器包括該第一堆疊結構、位於該 第一堆疊結構上之一圖案化罩幕層以及該第一堆疊結構下方之第一導電 層，該第二堆疊結構及該第三導電結構分別包括一圖案化第一導電層及堆 疊於其上之一圖案化罩幕層。 此外，於該半導體結構上形成該第一導電層前更包括選擇性地形成一 閘極介電層於該金氧半導體區域內一部份之該半導體結構上之步驟，而於 圖案化該罩幕層及該第一導電層時，亦圖案化位於該金氧半導體區域內之 該閘極介電層以形成一第二堆疊結構，其中該第二堆疊結構包括堆疊於該 半導體結構上之一圖案化之第一導電層、一圖案化罩幕層以及一圖案化閘 極介電層。接著於該金氧半導體區域內之該第三堆疊結構兩側之半導體結 構內形成源/汲極區，以及於該第三堆疊結構之各側壁上形成一間隔物，最 後選擇性地形成一矽化物層於該源/汲極區之上表面以於該半導體結構上形 成包含有該第三堆疊結構之一金氧半導體場效應電晶體(MOSFET)。 爲了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文 特舉一較佳實施例，並配合所附圖示，作詳細說明如下： 【實施方式】 0503-9712TWF(5.0) 7 1258841 本發明之混合模式製程將配合第1圖至第6圖作一詳細敘述如下。如 第1圖所示，首先提供具有至少一導電區域14、一金氧半導體(metal-oxide semiconductor ;以下簡稱爲MOS)區域16以及一電容器區域18之一半導體 結構1〇。半導體結構1〇例如爲一矽基底，或可爲包括形成於如基底或晶圓 上之導電及/或絕緣層與主動及/或被動元件之一結構。 如場氧化物(filed oxide, FOX)之隔離結構12則接著形成於導電區域14 以及電晶體區域18內之部份半導體結構10上。隔離結構12亦可採用由習 知淺溝槽隔離技術所製作之淺溝槽隔離物(shallow trench isolation, STI)所替 代。 如第2圖所示，接著於MOS區域16內之半導體結構10上選擇地形成 一閘極介電層20。然後於半導體結構10上依序形成一第一導電層22、一介 電層24以及一第二導電層26。接著，藉由一微影步驟(未圖示)以定義形成 於半導體結構10上之光阻材料層而形成覆蓋於電容區域18內部份之第二 導電層26上之一第一圖案28a。在此，閘極介電層20可爲熱氧化形成之二 氧化矽或具有高介電常數(介電常數通常大於5)之高介電材料，例如爲二氧 化鉛、二氧化锆、二氧化鈦、氧化鋁或氧化鉅。此外，第一導電層22及第 二導電層26之材質可爲多晶矽而介電層24之材質則可爲二氧化矽、氮化 矽、氮氧化矽或前述可由化學氣相沉積法或濺鍍法所形成之高介電材料。 介電層24之厚度約爲60〜500埃而第一導電層22與第二導電層26之厚度則 分別約爲1500〜3000埃與1500〜3000埃。 如第3圖所示，接著施行一蝕刻步驟(未圖示），採用電容器區域18內 之第一圖案28a作爲蝕刻罩幕以圖案化未爲該第一圖案28a所覆蓋之第二導 電層26與介電層24。故於此蝕刻步驟結束及去除第一圖案28a後，於電容 區域18內便形成有包含有圖案化之介電層24a與圖案化之第二導電層26a 之第一堆疊結構30。 如第4圖所示，接著於第一導電層22上順應地沉積一罩幕層32並覆 0503-9712TWF(5.0) 8 1258841 蓋於其上之第—堆疊結構30。罩幕層32材質可爲氮化矽材料或爲異於第一 導電層22之傳統絕緣材料或非光阻材料。其厚度約爲1〇〇〇〜3〇〇〇埃。接著， 經由另一微影步驟(未圖示)以定義沉積於罩幕層32及其上方第一堆疊結構 30上之光阻材料以於罩幕層32上形成分別覆蓋於導電區域14、m〇s區域 16及電容器區域18內之部份罩幕層32之一第二圖案34a、一第三圖案34b 以及一第四圖案34c。 $口胃5圖所示’接著另外施行一蝕刻步驟(未圖示)並採用分別形成於 電容器區域18、MOS區域16及導電區域14內之第二圖案34a、第三圖案 34b及第四Η案34c作爲蝕刻罩幕，蝕刻定義未爲此些圖案所覆蓋之罩幕層 34部份及第一導電層22直到露出如半導體結構1〇或隔離結構12等較下方 結構。並此蝕刻步驟結束接著移除上述圖案，以於電容器區域18內形成爲 圖案化之罩幕層32a所覆蓋且包括第一堆疊結構30之第一元件36，以及於 MOS區域16內形成包括圖案化之閘極介電層20b、導電層22b及罩幕層32b 之第二堆疊結構38以及於導電區域14內形成包括圖案化之第一導電層22c 以及堆疊於其上之圖案化罩幕層32c之第二元件40。 如第6圖所不，接著施行一離子佈植程序(未圖示)以於鄰近於第二堆 疊結構38兩側之半導體結構中形成源/汲極區42。接著於第一元件36、第 二元件40以及第二堆疊結構38之兩側形成由如氮化矽之絕緣材質所構成 之間隔物44。接著，藉由自對準金屬矽化程序(未圖示)的施行，以於MOS 區域16內之源/汲極區42上表面形成一矽化物層46而於半導體結構10上 形成了如金氧半導體電晶體Μ之第三元件。 如第6圖所示，如電容器之第一元件36中之經圖案化之第一導電層 22a、介電層24a以及第二導電層26a分別作爲其下電極、介電材料層與上 電極。而覆蓋於第一元件36上之圖案化之罩幕層34a則保護了此第一元件 36免於受到當形成源/汲極區42時所施行之離子佈植的傷害。此外，爲圖 案化之罩幕層34c所覆蓋且保護之經圖案化之第一導電層22c所構成之第二 0503-9712TWF(5.0) 9 1258841 元件40亦可免於形成源/汲極區42時所施行之離子佈植的傷害而可作爲導 線之用。再者，形成於隔離結構12上如導線之第二元件40以及可作爲電 容器之第一元件36可更選擇地形成於非爲隔離結構12之半導體結構1〇上。 藉由前述第1圖至第6圖所描述之本發明實施例之混合模式製程，熟 悉此技藝者可經由修改此製程而於半導體結構上同時形成多於兩種不同類 型元件，而非以本發明實施例中之前述混合模式製程而加以限定本發明。 相較於美國第5,918,119號專利以及第6,586,229號專利，本發明提供 了一種採用罩幕層之混合模式製程以同時於半導體結構上形成多種不同類 型之元件。 由於本發明於不同元件上使用非光阻材料之圖案化罩幕層，本發明之 混合模式製程可確保電容器中之介電層厚度並有效維持其電容値。再者， 形成於每一元件表面之罩幕層可有效保護其下元件免於如源/汲極區離子佈 植之離子植入程序影響。因此，便可以防止使用如傳統圖案化光阻材料所 常見之離子擊穿效應並可省去額外一道之微影製程。 此外，相較於美國第6,586,229號專利所圖示製程，藉由本發明之混合 模式製程可較簡單地製作出一電容器，且於本發明中亦可形成採用自對準 金屬矽化製程以製作出具有降低電阻値之MOSFET。如此，採用本發明之混 合模式製程將可改善所製造出1C產品之製造效率及其元件表現。更者，可 更爲精簡其所需之製造步驟而實現節省成本之目的。 雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任 何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與 潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者爲準。 【圖式簡單說明】 第1圖爲一示意圖，用以顯示具有一隔離結構之一半導體結構； 第2圖爲一示意圖，用以顯示當第1圖結構上形成有額外膜層之情形； 0503-9712TWF(5.0) 10 1258841 --------—_____________________________________.··»·------------ · 第3圖爲一示意圖，用以顯示當第2圖結構於一蝕刻步驟後所形成之 一第一堆疊結構； 第4圖爲一示意圖，用以顯示當第3圖結構上具有罩幕層及額外膜層 之情形； 第5圖爲一示意圖，用以顯示當第4圖結構於另一蝕刻步驟後之結構； 以及 第6圖爲一示意圖，用以顯示於當第6圖之結構於一離子佈植程序及 形成有間隔物及砂化物層後之結構。 【主要元件符號說明】 10〜半導體結構； 12〜隔離結構； 14〜導電區域； 16〜金氧半導體區域； 18〜電容器區域； 20〜閘極介電層； 22〜第一導電層； 24〜介電層； 26〜第二導電層； 20b〜圖案化之鬧極介電層 22a ' 22b、22c〜圖案化之第一導電層； 24a〜圖案化之介電層； 26a〜圖案化之第二導電層 28a〜第一圖案； 30〜第一堆疊結構； 32〜罩幕層； 34a〜第二圖案； 34b〜第三圖案； 34c〜第四圖案； 36〜第一元件； 38〜第二堆疊結構； 40〜第二元件； 42〜源/汲極區； 44〜間隔物； 46〜矽化物層； Μ〜金氧半導體電晶體。 0503-9712TWF(5.0) n

Claims (1)

1258841 千、申請專利範爵τ 1. 一種混合模式製程，包括下列步驟： 提供一半導體結構； 依序形成一第一導電層、一介電層以及一第二導電層於該半導體結構 上； 於一部份之該第二導電層及該介電層內形成一第一堆疊結構並露出未 爲該第一堆疊結構所覆蓋之第一導電層； 順應地沉積一罩幕層於該第一導電層上並覆蓋其上之該第一堆疊結 構；以及 圖案化該罩幕層及該第一導電層以於該半導體結構上同時形成一電容 器以及一第二堆疊結構，其中該電容器包括該第一堆疊結構、於該第一堆 疊結構上之一圖案化罩幕層以及於該第一堆疊結構之下之一圖案化第一導 電層而該第二堆疊結構包括一圖案化之第一導電層以及堆疊於其上之一圖 案化罩幕層。 2. 如申請專利範圍第1項所述之混合模式製程，其中該圖案化罩幕層 覆蓋該第一堆疊結構之側壁。 3. 如申請專利範圍第1項所述之混合模式製程，其中該第一導電層與 該第二導電層之材質爲多晶矽。 4. 如申請專利範圍第1項所述之混合模式製程，其中該該介電層之材 質爲二氧化矽、氮化矽、氮氧化矽或高介電常數材料。 5. 如申請專利範圍第4項所述之混合模式製程，其中該高介電常數材 料爲二氧化給、二氧化锆、二氧化鈦、三氧化二鋁或五氧化二鉅。 6. 如申請專利範圍第1項所述之混合模式製程，其中該第二堆疊結構 爲一導線。 7. 如申請專利範圍第1項所述之混合模式製程，其中該罩幕層之材質 爲異於該第一導電層材質之非光阻材料。 0503-9712TWF(5.0) 12 1258841 8. 如申請專利範圍第7項所述之混合模式製程，其中該罩幕層之材質 爲氮化矽、二氧化矽或氮氧化矽。 9. 如申請專利範圍第1項所述之混合模式製程，於該半導體結構上形 成該第一導電層前更包括選擇性地形成一閘介電層於一部份之該半導體結 構上之步驟。 10. 如申請專利範圍第9項所述之混合模式製程，於圖案化該罩幕層及 該第一導電層時該閘極介電層亦爲圖案化以形成一第二堆疊結構，其中該 第二堆疊結構包括堆疊於該半導體結構上之一圖案化第一導電層、一圖案 化罩幕層以及一圖案化閘極介電層。 11. 如申請專利範圍第10項所述之混合模式製程，其中於該半導體結 構上形成該電容器及該第二堆疊結構後，更包括下列步驟： 於該第二堆疊結構兩側該半導體結構內形成源/汲極區； 於該第二堆疊結構之各側壁上形成一間隔物；以及 選擇性地形成一矽化物層於該源/汲極區之上表面以於該半導體結構 上形成包含有該第二堆疊結構之一金氧半導體場效應電晶體(MOSFET)。 12. —種混合模式製程，包括下列步驟： 提供具有一導電區域、一金氧半導體區域以及一電容器區域之一半導 體結構； 依序形成一第一導電層、一介電層以及一第二導電層於該半導體結構 上； 於該電容器區域內一部份之該第二導電層以及該介電層內形成一第一 堆疊結構並露出未爲該第一堆疊結構所覆蓋之第一導電層； 順應地沉積一罩幕層於該第一導電層上並覆蓋其上之該第一堆疊結 構； 分別於該電晶體區域、該導電區域以及該金氧半導體區域內之罩幕層 中形成一第一圖案、一第二圖案以及一第三圖案，其中該第一圖案位於覆 0503-9712TWF(5.0) 13 1258841 蓋該第一堆疊結構之該罩幕層而該第二圖案及該第三圖案則分別覆蓋其他 部份之該罩幕層；以及 圖案化該罩幕層與該第一導電層以分別於該電晶體區域、該導電區域 及該金氧半導體區域之該半導體結構上同時形成一電容器、一第二堆疊結 構以及一第三堆疊結構，其中該電容器包括該第一堆疊結構、位於該第一 堆疊結構上之一圖案化罩幕層以及該第一堆疊結構下方之第一導電層，該 第二堆疊結構及該第三導電結構分別包括一圖案化第一導電層及堆疊於其 上之一圖案化罩幕層。 13. 如申請專利範圍第12項所述之混合模式製程，其中該圖案化罩幕 層覆蓋該第一堆疊結構之側壁。 14. 如申請專利範圍第12項所述之混合模式製程，其中該第一導電層 及該第二導電層材質爲多晶矽。 15. 如申請專利範圍第12項所述之混合模式製程，其中該介電層材質 爲二氧化矽、氮化矽、氮氧化矽或高介電常數材料。 16. 如申請專利範圍第15項所述之混合模式製程，其中該高介電常數 材料爲二氧化給、二氧化锆、二氧化鈦、三氧化二鋁或五氧化二鉅。 17. 如申請專利範圍第12項所述之混合模式製程，其中該第二堆疊結 構爲一導線。 18. 如申請專利範圍第12項所述之混合模式製程，其中該罩幕層之材 質爲異於該第一導電層之非光阻材料。 19. 如申請專利範圍第18項所述之混合模式製程，其中該罩幕層材質 爲氮化矽、二氧化矽或氮氧化矽。 20. 如申請專利範圍第12項所述之混合模式製程，於該半導體結構上 形成該第一導電層前更包括選擇性地形成一閘極介電層於該金氧半導體區 域內一部份之該半導體結構上之步驟。 21. 如申請專利範圍第20項所述之混合模式製程，於圖案化該罩幕層 0503-9712TWF(5.0) 14 1258841 及該第一導電層時，亦圖案化位於該金氧半導體區域內之該閘極介電層以 形成一第二堆疊結構，其中該第二堆疊結構包括堆疊於該半導體結構上之 一圖案化之第一導電層、一圖案化罩幕層以及一圖案化閘極介電層。 22.如申請專利範圍第21項所述之混合模式製程，其中於該半導體結 構上形成該電晶體、該第二堆疊結構及該第三堆疊結構後，更包括下列步 驟： 於該金氧半導體區域內之該第三堆疊結構兩側之半導體結構內形成源 /汲極區； 於該第三堆疊結構之各側壁上形成一間隔物；以及 選擇性地形成一矽化物層於該源/汲極區之上表面以於該半導體結構 上形成包含有該第三堆疊結構之一金氧半導體場效應電晶體(MOSFET)。 0503-9712TWF(5.0) 15