TWI248193B

TWI248193B - Electrostatic discharge device

Info

Publication number: TWI248193B
Application number: TW092136541A
Authority: TW
Inventors: Mototsugu Okushima
Original assignee: Nec Electronics Corp
Priority date: 2002-12-24
Filing date: 2003-12-23
Publication date: 2006-01-21
Also published as: US7067884B2; TW200427056A; JP4312451B2; US20040155291A1; JP2004207398A

Description

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一、【發明所屬之技術領域】本發明係關於-種靜電放電裝置，用以保護半導體裝置（以下間稱為LSI)免於受靜電放電（esd)的破壞，尤關:-種，放電裝置’用以保護高速運作之⑶所用之具有極低之崩潰電阻的微電晶體等電子裝置。二、【先前技術】 t 近年來，隨著LSI之速度及其集積度的提升，電子裝置的小型化”亦即場效應電晶體（以下簡稱為M〇sTr )之閘極絕緣膜的薄型化已經有極大之進展。因此，esd保護電路必須在小於受保護之電子裝置M〇STr的閘極絕緣膜之崩潰電壓的情況下即可運作、方能達成保護效果。此外，於此情況下，為了降低對LSIi高速操作性能的影響，故必須降低ESD保護電路對受保護之電子裝置所增加的雜散電容值。為了降低所增加的雜散電容值，故必須縮小ESD 保護電路之構成元件的尺寸。然而，當ESD保護電路之構成元件的尺寸縮小時，將引起構成元件易於被ESD應力破壞的問題。

足以保護電子裝置不會崩潰且其本身之構成元件不易知壞的ESD保護電路如日本公開專利公報第S63 — 81 845 號所揭露之保護電路（以下簡稱為習知技術1}。圖}顯示習知技術1之保護電路。參見圖1，習知技術1之保護電路6〇〇具有形成在輸入端VIN6M與高電位側之電源端子VDD6〇2之間的第一二極體 604與第一二極體群6〇8，而兩者皆連接至場效應電晶體

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607的閘極606。第一二極體604具有正極與負極，兩者分別連接至輸入端VIN601與電源端子VDD6〇2。第一二極體 608則具有串聯之複數個二極體，且從電源端子vd；6〇2侧順向地排列至輸入端VIN601側。再者，保護電路600尚具有形成在輸入端VIN6〇1盥低電位側電源端子VSS603之間的第二二極體605與第二^極體群609。第二二極體605具有正極與負極，分別連接至電源端子VSS603與輸入端VIN601。第二二極體群6〇9則具有串聯之複數個二極體，且從輸入端VIN6〇1側順向地排列至電源端子VSS603侧。此外，由於習知ESD保濩電路必須在極小的電壓下即可操作而保護ESD崩潰電阻極小之電子裝置，故日本公開專利公報第2 0 0 1 - 1 4 8 4 6 0號（習知技術2 )揭露輸入保護電路、或日本公開專利公報第2〇02-4 3533號（習知技術3 ) 揭露E S D保護電子裝置。圖2A為習知技術2之輸入保護電路的電路圖。圖2β為圖2Α之電路的橫剖面結構。參見圖2人，在習知技術2之輸入保護電路70 0中，Ν通道奶31^711的汲極（D)(以下簡稱為NMOS )連接至輸入端νΐίί、且其源極（s)與閘極（G )互相連接、且源極（S )與閘極（g )皆接地（GND )。同時，P通道MOSTr712 (以下簡稱為PMOS )的汲極（D )連接至輸入端VIN、其源極（S )與閘極（G )則互相連接並連接至電源VDD。在電源VDD與輸入端VIN之間，順向形成有（n3 + n4)個的串聯之二極體781，且將這些二極體

1248193 五、發明說明（3) 781區分成n3個與n4個的接點則連接至PM〇S712的基板再者，在輸入端VIN與GND之間，順向形成有（nl+n2 )個的串聯之二極體781，且將這些二極體781區分成“個與n2個的接點則連接至NM〇S7u的基板（SB)。吾人應注意到··可依據以下公式決定二極體的數量，例如，當形成有nl、n2個的二極體781時。具體而言，當電源電壓為vdd且作用於輸入端νίΝ的輸入電壓Vin $田

Vin ^Vdd時，若Vf為其中一個二極體的順向電壓用以下關係式（1 )決定二極體的數量：、

Vdd/ (nl+n2) <vf··· (1) 決定n3、n4個的二極體數量同樣藉由上式加以決定。 ΐϊί 操作期間之二極體的漏電流 ):極=的Λ期間’電壓W至多將作用於（―2 Vdd/ 1 Λ端，因此，當分配到各二極體的電壓 ,( ?)小於順向電壓”時，將可減少漏電汽的大，如，當電源電壓為3】時二-的大

時，可根據關係式（1}之f ^ U 40· 33V nl+n2>1fl Γ—3 hi ( Vf <nl+n2)條件而建立 nl+n2 >10 ( _3. 3/0. 33 )的關係。思因此，當nl為i〇時，n2即為操作期間的輸入電壓Vin將位隋况下，於正常丄a 將位在0V與3· 3V之間，n1彻+一極體川個之二拖體781之接固之一 NMOS711之基板電位（卽雷办▲电证亦即化。（即別電位）將在〇V與〇.3V之間變 1248193

在上述結構中，為了因應作用於輸入端V IN的輪入電壓Vin，故必須對PM0S712或NM0S71 1之基板（SB )祐〇从么。因此，將可降低被施以順向偏壓之基板（SB )上的 MOSTr之歸零觸發電壓vtl，如此一來，得以使内部電子穿置之閘極氧化膜免於因過電壓輸入而損壞。 x 吾人應注意到：圖2 B為圖2 A之輸入保護電路的橋气結構。於此，由NM0S711及nl、n2個之二極體781所構成電路與由PM0S712及n3、n4個之二極體781所構成的電路差異僅在於MOSTr之中的雜質導電型態與所施之偏壓不同而已。其它之操作及結構皆呈對稱關係而實質相同。因此，圖2B僅顯示NM0S711及其相關電路。 ’ 圖3A與圖3B為本發明人先前所提出ESD保護電子裝置的基本構造。具體而言，圖3A為曰本公開專利公報第 200 2-43 5 33號（習知技術3 )之ESD保護裝置的電路圖。圖 3B為圖3A之電路的橫剖面結構。ESD保護裝置800通常當^ 輸入緩衝保護電路使用。田參見圖3A ’在半導體晶片之輸入端8〇6與“⑽（互補式金氧半導體）電晶體880之間設置ESD保護電子裝置 800。再者’ESD保護裝置8〇〇包含··觸發電子裝置85〇，具有被作用於輸入端806之過電壓導通的二極體群、 852、及ESD保濩裝置820，具有縱型雙載子電晶體821、 822，而兩者將隨著二極體群851、852的導通及累積在輪入端806的放電電荷而導通。又，每一個二極體群851、852皆具有串聯之複數個二

第10頁 1248193 五、發明說明（5) 極體。過電壓為二極體群851、852的順向電壓。吾人應注意到：為了簡化起見，圖3A僅顯示四個串聯之二極體及圖3B僅顯示兩個串聯之二極體。在二極體群851中，第一二極體的負極連接至縱型雙載子電晶體821的基極、且最後的二極體之正極則連接至輸入端806。在二極體群8 52中，最後的二極體之負極連接至縱型雙載子電晶體8 22的基極、且第一二極體的正極連接至電源端子807。電阻833連接於二極體群851之第一二極體的負極與接地端子808之間。電阻8 34連接於二極體群 852之最後的二極體之負極與輸入端8〇6之間。縱型雙載子電晶體821、822兩者皆為NPN型。在縱型雙載子電晶體821中，其集極連接至輸入端8〇6、且其射極連接至接地端子808。在縱型雙載子電晶體822中，其集極連接至電源端子807、且其射極連接至輸入端806。電阻 8 33、834通常由與半導體晶片相同之材料，如單晶矽、多晶石夕、金屬等等所形成。每一個二極體群851、852皆包含由CMOS製程所形成之N+擴散層801、p+擴散層802、N井805 等等。、 ESD保護電子裝置主要藉由二極體群85ι、852導通後觸發電流流經電阻8 3 3、8 3 4時所引起的電壓降而提高縱型雙載子電晶體821、822的基極電位，如此一來，即可使縱型雙載子電晶體821、822成為導通狀態。如此一來，可使累積在輸入端8 0 6的大量靜電荷沿著矽基板的縱向放電，進而獲得較大的ESD電阻。

1248193 五、發明說明（6) 習知技術1之保護電路使用由複數個二極體串聯而成的一極體群。又’利用^一極體的順向電流而使受£ s D應力作用之端子放電到高電位電源侧或低電位電源侧的端子。因此，得以使保護裝置免於遭受破壞。故，當複數個二極體串聯在一起時，將造成順向的電阻大幅提咼’進而造成放電電流的提高，故導致受保護之端子與放電端子之間的電位差升高。故此種保護電路將難以保護ESD電阻極小的現有電子裝置。為了解決上述問題，故習知靜電放電裝置使其所形成的電通路與二極體群呈不相交。八圖4Α與圖4Β之構成二極體群的各二極體彼此緊鄰，故可利用流經二極體群之順向電流所引起之寄生效應。圖4Α為概略平面圖。圖4Β為沿著圖4Α之剖面線R-R，所形成之橫剖面圖。參見圖4Α，靜電放電裝置900包含：ν井區910、92〇及 930 ’皆形成在ρ型石夕基板g〇3的正面、及完全包圍住ν井區 910、920及93 0的P井區940。再者，在N井區91〇之中，形成有N型擴散區911與P型擴散區915。在n井區92〇之中，形成有N型擴散區921與P型擴散區92 5。在N井區930之中，形成有N型擴散區931與P型擴散區935。在p井區94〇之中，形省|| 成有P型擴散區945。乂又以下各者係互相連接：P型擴散區915與第一端子 901、N型擴散區911與p型擴散區925、^[型擴散區921與？型擴散區935、及N型擴散區931與第二端子9〇2。因此/此靜 1248193 五、發明說明（7) p放電裝置900具有由N井區910與P型擴散區915所構成之第一二極體D1、由N井區920與P型擴·散區925所構成之第二二極體D2、及由N井區930與P型擴散區935所構成之第三二極體D3 ’且第一、第二及第三二極體D1、D2及⑽在第一端子901與第二端子902之間呈順向串聯。吾人應注意到：p 型擴散區945通常連接至設有靜電放電裝置9〇〇之13][的最低電位電源。本發明人發現：在習知技術2之輸入保護電路與習知技術3之ESD保護裝置中，皆利用二極體群當作觸發裝置，且所設置之二極體群皆與ESD保護裝置不相交。具體而言，在習知技術2之輸入保護電路與習知技術3之ESD保護裝置之中，皆使順向排列的二極體互相連接而形成多層的二極體群，並將此種二極體群設置在受保護之端子與放電端子之間，藉以與ESD保護裝置不會相交，故得以取得電源電壓。又，習知的輸入保護電路與ESD保護裝置皆利用二極體群當作ESD保護裝置的觸發裝置而使二極體群能夠在低電壓的狀態達成保護效果，故足以防止二極體之順向 ON電阻（即放電量）的問題。然而，在此種結構中’除了二極體群之外、尚必須設有ESD保護裝置，故將造成ESD保護電路面積變大之問題: 此外，如圖2B與圖3B所示，即使改變p型基板之兩相鄰之二極體之中的N井791 (如圖2B)的p型雜質濃度且改變圖 3B之N井805之中的P型雜質濃度，二極體群的排列並無法隨之改變。

13頁 12.48193 五、發明說明（8) 因此，本發明之一目的係提供一種靜電处夠在低電壓中進行對電子裝置的 &

電阻極小之電子裝置，並且#M ^ +糟M保護ESD 置。 I且免於將雜散電容附加到電子裝三、【發明内容】因此，本發明係提供一種靜電放電裝置，包含·Μ (Μ為大於或等於2之整數）第一井區，形成在—導能士半導體基板的正面之上，㈣一井區；板的導電型態，而該第二井區係二一井區之間；其中Μ個第-井區的每-個皆具有1/二弟體基板相反之導電型態的一第一古、〇半導 2板相同之導電型態的—第同之導電型態的一第三擴散區，以= 個（j為滿足仏、（M-"的整數一) 擴散區係連接至第一料在弟一位置處的第二散區係連接至第二端子、兮中的弟一擴 ΐ的L卜=之其中一個'及該第二端子係連接至兩者之四、【實施方式】以下參見各圖式，俾詳細說明本發明之實施例。 1248193 五、發明說明（9) 百先’說明本發明之一實施例的半導體裝置（電裝置）。 % ^ (第一實施例）、圖6A至圖6E為本發明之第一實施例的靜電放電裝置各視圖。圖6A為概略平面圖。圖6B為圖6A之區域p的詳έ 平面圖° _為沿著_Α之橫剖面線Q卜Q1’所形成之棒: 面圖。圖6D為沿著圖6B之橫剖面線Q2-Q2,所形成之橫气= 圖。圖6E為圖6A之等效電路圖。、。〗面 ,吾人f注意到：以下說明皆假設半導體基板為具有p 里導電型恶之;ε夕基板，故與其相反之導電型態為N型。此 ί噥Ϊ ϋ ίI之導電型態的情況下，則假設擴散區的雜貝/辰度逡大於井區的雜質濃度。 X方向參二至圖6Ε，將兩個彼此互相垂直的方向定義成石夕其M w ，而電子裝置即形成在具有Ρ型導電型態之電i雷梦、署1=。於此情況下，本發明之第一實施例的靜 =裒置1^00係具有^固（M為大於或等於2之整數）呈相上孫！I電型態的第一井區之N井區nW，而N井區nW在X方向則^ 1，隔開，且具有p型導電型態之第二井區的P井區PW J形成在兩相鄰之N井區nw之間。中，，f ’在本發明之第一實施例的靜電放電裝置100 了個N井區nW皆具有N型擴散區nD與P型擴散區PM，比π者係形成在N井區nW之内。此外，每一個P井區PW之内白形成有P型擴散區抑2。又’在本發明之第一實施例的靜電放電裝置100中，

第15頁 1248193 五、發明說明（ίο) 第j個（j為滿足1 n (M —i )的整數）N井區^之型擴散區nD係連接至第（j + 1 )個N井區1〇之中的p 區pDl。第一個N井區nw之中的p型擴散區pD1係連接至第一端子1。第Μ個N井區nW之中的N型擴散區⑽係連接至子I第端子1與第二端子2兩者之其中一個係連接至無保護之端子與放電端子（未圖示）之任一個，且端子的另外一個則連接至受保護之端子與放電端子之另外一〃個。上述之連接關係可加以互換。此外，在本發明實施例的靜電放電裝置100中，形成在同一個p 的複數個P型擴散區pD2係彼此隔開。 γ 明夕Ϊ ΐ ΐ注意到：為了防止電子裝置互相干擾，故本發月之第一貝施例的靜電放電裝置1〇〇尚具有完全 Ν井區井區pGW，與形成在ρ井區pGw之中的ρ型擴散^ =P型擴冑SpGD係連接於所考慮之⑶的最低電位電二藉由本發明之第一實施例的靜電放電裝置100之結，N型擴散區nD與P型擴散區pDl係可分別當作每一個n JnW之中的負極與正極…匕—來，即形成二極體之結 :心圖<62此二極體之等效電路。具體而言，第“固。為 $笛厂^ = (M_1 )的整數）二極體Dj的負極（K )係連接 =(Η1 )個二極體D(j + 1)的正極（Α)、第一個二極體 =正極係連接至第-端Β、及第Μ個二極體如的負連接至第二端子2。以下況明如何決定Μ的大小。基本上，只要滿足關係

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五:發明說明（11) 弋的最小一個整數N即可當作Μ : I Vx 丨 <Ν X 丨 Vf |，甘，十時，^形成有N井區nW的二極體使順向電流lf〇劇升之端；即為此時之順向電壓，其中順向電流1 f〇為受保護允,t與連接於靜電放電裝置100之放電端子兩者之間所當；r 1漏電流’及Vx為受保護之端子及放電端子兩者在正爷才呆作期間最大的電位差。，此厂來，作用於各二極體的順向電壓將小於Η。因 «I使連接靜電放電裝置100，亦不會產生超過預定額疋、劇升漏電流，故得以使耗電量免於增加。此外’在本發明之第一實施例的靜電放電裝置1 〇〇 =丄Ρ井區PW係形成在兩相鄰之ν井區nW之間。在每一個ρ 品pW中，各Ρ型擴散區域pD2皆彼此隔開。因此，當一 rmN&nw之間的電位差上升到-定程度時，由兩目、、之井區nW與P型矽基板3所形成的寄生NpNTr即導通且形成電通路。亦即由射極31、基極3()與集極3所形成的縱型PNP雙載子電晶體將可在主動狀態下運作（彔見圖 9B)。寄生的縱型PNP雙載子電晶體之集極電流係流唑？型的石夕基板。如此-來，由射糊、基極3與集極2()所之寄生的橫向NPN雙載子電晶體將可在主動狀態下運作。圖5係代表在「寄生的肝『]：之運作情況」時之電流特性圖，其中足以使第一端子9〇1侧帶正電的作用在靜電放電裝置9 00之第一端子9〇1與第二端子9 ° $ 間。

麵

第17頁 1248193 五、發明說明（12) 具體而言，就此情況的放電路徑而言，首先，將經由第一至第三D1至D3等三個串聯之二極體而僅放電至第二端子902。又，當第一端子9〇1與第二端子9〇2之間的電壓一上升至一定程度時（約l75V) ，井區91〇、N井區92〇^p 型矽基板90 3所構成之寄生的NPN電晶體（以下茸、的NPNTr ) 991隨即導通，且由N井區92〇、N井區S93〇與/型石夕基板90 3所構成之寄生的仆町””亦導通。五、到：圖5所示之i.1V左右的電壓係稱為「保持&壓二: 此一來，將形成不會與二極體群相交的放 Φ 抑制兩端子之間的電壓上升程度。路仏故足以本發明人發現：如圖5所示，在靜電放電裝置9〇() 备雜訊引起保護動作時，則在第一端子9〇1與第二端子 T y鎖電壓時的保持電壓與問鎖電壓的保持電壓將曰極小（为別約為1. 了…與^ lv)，故靜電放不適：：正常操作期間之電源電壓約為IV或更高、的LSI。、用而5 ，由於作用於輸入端VIN的雜訊亦同樣會作用於靜電放電裝置_，故仍易於形成閃鎖電作相鄰并相Λ於型石夕基板3或僅有？井_形成在兩可:力太上：的靜電放電裝置之保持電壓而言，亦壓。曰η纟月之第—實施例的靜電放電裝置"。的保持電圖7 Α及圖7 Β為說明上诚播、、兄夕輕^ + 電流特性圖。"上述清况之静電放電裝置的電壓— 線段峨表在各N井區之中的各?型擴散區pD2的周圍 1248193

五、發明說明（13) 形成有保護環、且此保護環連接至低電位電源vss的情況。線段B係代表僅有p型矽基板3或僅有p井區―形成在兩相鄰之N井區nW之間而p型擴散區PD2並未形成在其間的情' 況。線段C、D係代表在兩相鄰之Ν井區nW之間形成有ρ井月區 PW且局部形成有Ρ型擴散區PD2的情況。吾人應注意到：^ 持電壓VSP1出現在圖以之線段b之中，且保持電壓vsp2 ” 現在線段C之中。具體而言，線段A係代表ESD應力因串聯之二極體群的順向電流而放電。線段B至D係代表ESD應力因串聯之二極' 體群之順向電流且經由寄生的NPN雙載子電晶體所形成之電通路而放電。此外，在線段B的情況，當雜訊引起閂鎖電壓時，閃鎖狀態的保持電壓及其電流兩者皆會小於極限電壓及其電流。又，即使雜訊消失後，此種閂鎖現象並不會因而消除，且LSI亦無法恢復到正常操作。再者，由於"保持電壓 VSP1小於限制在問鎖現象的電壓，故閂鎖電阻亦極小。具體而s ’由於正常操作期間的雜訊極易引起閂鎖現象，故導致操作極不穩定。吾人應注意到：上述之極限電壓及其電流係代表LS I可容許的最大額定電壓及其電流。 ’、然而，代表本發a月之第一實施例的靜電放電裝置1 〇〇之線段C與D之中，如上述般，當ESD應力上升到一<定程度時，由兩相鄰之N井區nw與P型矽基板3所構成之寄生的 NPNTr隨即導通，故得以形成與二極體群不相交的電通路。因此，得以在不會因為圖6E之第一端子i與第二端子2

1248193 五、發明說明（14) 之間的電壓升高而破壞内部電子裝置的情況下達成較大的放電電流量。 X权人的井區pW與p型擴散區pj)2係形成在兩相鄰之n并 ⑽1間。因Λ ’至少會滿足以下之任-條件：圖7A所示：閃鎖操作期間的保持電壓係大於極限電壓」、及圖7 =「閃鎖電壓操作啟始電流係大於極限電流 :操作期間將不會發生㈣現象，進而提高操作的 I 〇 ^ 虹t t應注意爿：改變形成在兩相鄰之Ν井區nW之間的Ρ νΪν品雔#、=擴散區PD2兩者的尺寸將可抑制寄生的橫向 NPN又載子電晶體之啟始電流（ρι )及其保持電壓（π PD2兩^圖I，相較於型植入的區域而言，由於Μ與老的而接、較小的表面電阻值，故可藉由調整PW與PD2兩、積而抑制縱型基極電阻（Rl、R、3 )，且可夢由網敫兩者的形狀而抑制沿著寄生的橫向NpN電：：調-’ 83 )之邊緣PGW的方向上的γ方向之基極電阻。 =電生的PNP電晶體之集極電流所造成的佶，為了因應上述端子之間的極限電壓值或電流 Pw盘p 使連接於本實施例之靜電放電裝置100的p井區 mpD2之面積、形狀、雜質濃度等等具有適當圖Μ至圖8C為用於LSI之本實施例的靜電放電裝置1〇〇

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1248193 五、發明购（⑸ 1 --— f連接方式。圖8A顯示靜電放電裝置1〇〇用於保護輸入的 ^接方式。圖8B顯示靜電放電裝置1〇〇用於保護輸出的連接方式。圖8C顯示靜電放電裝置100用於保護電源的連接方式。以下說明靜電放電裝置1〇〇當作輸入保護裝置的況0 ^ %參見圖8A，靜電保護裝置100a與靜電保護二極體12〇a 係设置在受保護之端子，亦即輸入端VIN，與放電端子之間，亦即高電位電源VDD。於此情況下，使^電保護裝置 l〇〇a的第一端子la與靜電保護二極體12〇a的接連接到高電位電源VDD側。再者，靜電保護裝置i〇〇b與靜電保護二極體12〇b係設置在受保護之端子，亦即輸入端VIN，與放電端子之間，亦=低電位電源vss。於此情況下，使靜電保護裝置1〇〇b 之第二端子2b與靜電保護二極體丨2 〇b之正極兩者皆直接連接到低電位電源VSS側。以下說明靜電放電裝置1〇〇當作輸出保護裝置的情況:參見圖8B，靜電保護裝置100c與靜電放電二極體12〇c 係设置在受保護之端子，亦即輪出端ν〇υτ，與放電端子之間，亦，鬲電位電源VDD。於此情況下，使靜電保護裝置 10 0c之，一端子1(：與靜電保護二極體12〇c之負極兩者直接連接^回電位電源VDD側。再者，靜電保護裝置丨〇〇 d與靜電保義一極體12〇d係設置在受保護之端子，亦即輸出端 νουτ，，放電端子之間，亦即低電位電源vss。於此情況下，使靜電保護裝置l〇〇d之第二端子2d與靜電保護二極體

1248193 五、發明說明（16) 1 2 0d的正極直接連接到低電位電源VSS侧。然而，亦可省略靜電保護二極體120c、120d。以下說明靜電放電裝置1 〇〇當作電源保護裝置的情況。參見圖8c，靜電保護裝置1〇 0e與靜電保護二極體12〇e 係設置在高電位電源VDD與低電位電源vss之間。於此情況 . 下’使靜電保護裝置l〇〇e之第一端子le與靜電保護二極體 120e之負極兩者直接連接到高電位電源VDD側。又，使靜電保護裝置l〇〇e之第二端子2e與靜電保護二極體12〇e之正極兩者連接到低電位電源VSS侧。然而，亦可省略靜電保濩一極體1 2 0 e。吾人應注意到：在用於保護電源的情況 _ 下’ xESD應力之作用的端子將成為受保護之端子，而另外一個端子則成為放電端子。以=以靜電放電裝置1 0 0當作輸入保護裝置的情況為例，俾說明決定上述情況之M值的方式。吾人應注意到：以下5兒> 明係基於下列之假設條件，即分別設置在輸入端 VIN與兩電位電源VDD之間與輪入端VIN與低電位電源vss之間的靜電保護裝置丨00a與丨00b兩者所允許的最大漏電流皆為I f 〇、當構成靜電放電裝置的各二極體引起順向電流丨f 〇的劇升柃，則此時二極體的順向電壓皆為Vf、及低電位電源¥，的上位為接地電位’亦即0v。藉由以下關係式分別’ 决定正吊操作期間之輸入端VIN與高電位電源之間的最大電位差Vxh與輸入端V IN與小電位電源vss之間的最大電位差Vxs :

Vxh =Vddmax -Vinmin

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Vxs =Vinmax -VSS /其中，於正常操作期間作用於輸入端VIN的最大及最小電壓分別為Vinmax及Vinm in，且高電位電源VDD之較佳的最大操作電壓為Vddmax。因此，用以構成靜電保護裝置1〇〇a&1〇〇b之“及肋個 N井區（即二極體的數量）必須分別為滿足以下關係式之可能整數Na及Nb的最小一個： I Vxh | <Na X | Vf |， I Vxs I < Nb x I Vf I ° 例如’當LS I由CMOS所構成時’則將可建立以下方程式： V inmax = Vddmax V i nm i η = 0 〇當LS I在高速情況下運作時，則採用滿足以下關係式的設定值： 0 〈Vinmin 且Vinmax <Vddmax 。於此情況下’足以大幅減少所需的N井區數量，亦即二極體的數量，且所減少的數量將大於用以保護電源之靜電放電裝置的數量。圖8A至圖8C顯示設置在受保護之端子盘放電端子之間 _ 的靜電放電二極體12〇之實際連接方么子俾能放方向之靜電放電裝置不相交'然而，在某W況下由於 LS I必須隨時準備進行熱調換或熱插塞操作，輸入端v丨n與輪出端V0UT兩者的電位經常會大於高電位電源VDd的電

第23頁 1248193 五、發明說明（18) 位。因此無法使用靜電保護二極體120a或120c。於此情況下，如圖19所示，靜電保護裝置〇a與靜電放電裝置100f係設置在高電位電源VDD與輸入端VIN及輸出端V0UT等界面端子VIF之間，亦即受保護之端子。於此情況下’使靜電保瘦裝置l〇〇a的第一端子la與靜電放電裝置 100f之第二端子直接連接到高電位電源”^)侧。 m 又，靜電保護裝置i〇〇b與靜電保護二極體12〇b係設置在界面端子V IF與低電位電源VSS之間，俾能使靜電保護裝置100b之第二端子2b與靜電保護二極體120b之正極兩者皆直接連接到低電位電源VSS侧。於此情況下，為了因應熱調換或熱插塞期間作用在界面端子VIF與高電位電源VDD之間的最大電壓，故必決定構成靜電放電裝置l00f的二極體數量。、以下’以為例’俾能具體說裝置。圖9A至圖9C為第—實施例之各視/ 2靜電放電略平面圖、圖9B與圖9C為分別沿著其中圖9A為概 ΒΗΓ所形成之橫剖面^別者圖9A之線段ΑΗΓ與參見圖9A至圖9C，靜電放電裝置2qq勺人一 1〇、20及30，装袁、儿^^ 匕3·三個N井區 “及，其為沿著X方向彼此 ^

50及60，兩者分別為裉士士工上士的第一井區、P井區 w百刀乃j馬形成在兩相鄰之N 兩相鄰之N井區20、30之間的第二井區井£1。、2〇之間及 ^再者’在靜電放電裝置200中，N井昆^ “乍第-擴散區的N型擴散⑼，並二2中係形成有區的p型擴散區15。此 /接贵从/成有當作第二擴散外在静電放電裝置200中，N井區

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2 0之中係形成右告从哲型擴散區55、P型擴散區65及N型擴散區11、21及31中，必

第25頁有當作第二擴擴散區㈣型擴散區21，並形成汽政&的P型擴散區2 5 〇 · ij；匕夕卜，_幸念擴散區31與i作J電ί f 200尚具有當作第一擴散區的N型成在N井區30之/ 一Λ政區的P型擴散區35 ’且兩者皆形 50之中择來出士中/外，在靜電放電裝置20〇中，Ρ井區 He、有當作第三擴散區的Ρ型擴散區55a、55b、供作、rr e (以下通稱為P型擴散區55 )，而這此第二 =形成為;此隔開的複數之區域。再者，在靜匕 LI 區 bb 65c、65d及65e (以下通稱為p型擴散 ^叻），而這些第三擴散區係形成為彼此隔開的複數之域。匕又，在靜電放電裝置2〇〇中，以下各者係互相連接：n 型擴散區11與P型擴散區25、p型擴散區15與第一端子i、N 型擴散區21與P型擴散區35、及N型擴散區31與第二端子 2^。上述之連接皆藉由金屬配線5達成。吾人應注意到：通常使用鋁（A1 )。或銅（Cu )作為金屬配線5的主要材料。此外，當設置有靜電放電裝置2〇〇之LSi的内部電子裝置具有CMOS結構時，必須將p型擴散區15、25及35、p型^ 散區55及P型擴散區65之中的雜質濃度皆設定等於pM〇STr ' 之源極/汲極區域中的雜質濃度。此外，必須將N型擴散區11、21及31之中的雜質濃度設定等於nM0STr之源極/汲極區域中的雜質濃度。再者，在p型擴散區15、25及35、p

1248193 五、發明說明（20) 須在各者的邊界區域形成足以界定出其範圍的淺渠溝隔離區域4 〇

此外，N井區1〇、20及3 0、P井區50及60、p型擴散區 15、25及35、P型擴散區55及P型擴散區65的表面形狀係可為任意者。然而，每一個的外形皆為在γ方向為長邊的長方形。再者，N型擴散區11、21及31的外形呈甜甜圈狀，而每一個N型擴散區皆由較小的内部第二矩形與外部的第一矩形所形成的中空結構。

再者’th靜電放電裝置200尚具有完全包圍住形成在其中之二個N井區1〇、20及30與P型擴散區45的P井區40。卩型擴散區45係連接至設置有靜電放電裝置2〇〇之^!的最低電位電源VSS。此外，在靜電放電裝置2〇〇中，p井區4〇、 50及60係一體成型。 a以下說明靜電放電裝置20 0的保護操作。圖ι〇Α至圖 1/C分別為第一實施例之靜電放電裝置2〇〇的等效電路等等，其中圖10A及圖1〇β分別為設有寄生的裝置之圖9β的橫口1J面圖^具有寄生效應之等效電路圖。 f靜電放電裝置2〇〇中，—N井區1〇與})型擴散區15係構一二極體D1、N井區2〇與P型擴散區25係構成第二二極丁、及N井區30與P型擴散區35係構成第三二極體⑽。以 >見圖10A至圖10C而加以說明。盥々足一以使第一端子1側帶正電的ESI)應力作用在第一端子 _弟一端子2之間時，一旦電壓超過3 x Vf時，則首先二的順向電流將開始從第一端子丨流到第二端子2。具體

1248193 五、發明說明（21) 而言，電流將分別從p型擴散區1 5流到N井區1 〇、從p型擴月欠£ 2 5 到N井區2 0、且從P型擴散區3 5流到N井區3 〇。、當此電流持續變大時，亦會產生流過由p型擴散區 15、N井£10及p型碎基板3所構成之縱型寄生的pNp電晶體 (以下簡稱為寄生的PNPTr )、流過由P型擴散區25、N井區20與P型矽基板3所構成之縱型寄生的pNpTr、且流過由p 型擴散區35、N井區30及P型矽基板3所構成之縱型寄生的 PNPTr之電流。又’當流過這些寄生的PNPTrs之電流持續變大時，p 井區50及60的電位亦隨之變大。吾人應注意到：p井區5〇及60係相當於寄生的NPN電晶體之中的基極區域。亦即，寄生的NPN電晶體之基極電位將隨之變大。故寄生的npn電晶體、（以I簡稱為寄生的NPNTr ) 81與寄生的NpNTr83將成為導通狀態。於此，寄生的NPNTr81係由N井區1〇、p型矽基板3及N井區20所構成，且寄生的NPNTr83係由N井區2〇、 P型矽基板3及N井區30所構成。具體而言，電通路結構並不會與串聯之第一二極體 D1、第二二極體！)2及第三二極體⑽所構成的順向電流路徑相交，故得以抑制第一端子丨與第二端子2之間的電壓上升0 在本實施例之靜電放電裝置2〇〇中，p井區5〇及6〇係分別設置在N井區10與^^井區2◦之間及在N井區2〇與1^}井區3〇之間。此外，P型擴散區55係形成在p井區5〇之中。型擴散區65係形成在p井區6〇之中。 1248193

因此，相較於P型矽基板3皆存在井區1〇與1^井區2〇之間及N井區20與N井區30之間的情況而言，在本實施例之靜電放電裝置200中，將可有效地降低圖1〇]B之等效電路之中的寄生的NPNTr81及83之各基極電阻的電阻R1及”的電阻值。亦即，由射極31、基極30,及集極3所構成之寄生的縱型N P N雙載子電晶體得以在主動狀態下運作。寄生的縱型NPN雙載子電晶體之集極電流係流經p型矽基板。、、' 如此一來，由射極3〇、基極3與集極2〇所構成之寄生的k向NPN雙載子電晶體亦得以在主動狀態下運作。故寄生的NPNTr81及83的基極電位將更為穩定。因此，於正常操作期間，將不會因為些微的雜訊就引起閂鎖現象'。吾人應注意到：在本實施例中，可隨著連接至靜電放電裝置200之端子的極限電壓值與電流值而改變p型擴散區 55及65的排列間隔、分割數量、及雜質濃度等等。” 以下說明靜電放電裝置2〇〇之製造方法。圖11 A至圖11 F為各步驟的橫剖面圖，用以顯示在各步驟時裝置的橫剖面圖。吾人應注意到：這些橫剖面圖係沪著圖9A之剖面線Α1-ΑΓ所形成的橫剖面。 ' 此外，圖10C顯示靜電放電裝置2〇〇之主要尺寸。如圖 1〇(：所示，1^井區1〇、20及30在丫方向上的長度”1為5〇"111 (即Wyl =50 //ra )，且P型擴散區15、25及35在Y方向上的長度Wy2 為40 //m (即Wy2 = 40 /zm )。再者，兩相鄰之N井區之間的間隔心4 (即n井區10與1^ 井區20之間的間隔及n井區2〇與n井區30之間的間隔）為5

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//m (即 Wx4=5/zm) 井區 50 及 60 的寬度 Wx5 為 3 //m。P 型擴散區55及65在X方向及Y方向上的長度fx3及Wy3分別為 2 "m 及 8 /zm (即 Wx3=2 /zm、Wy3=8 //m)。再者，就構成P型擴散區55及65的P型擴散區，即p型擴散區55a、55b、55c、55d及55e與P型擴散區65a、65b、 6 5c、65d及65e而言，兩相鄰之p型擴散區在γ方向上的間隔d (例如，ρ型擴散區55a與55b之間的間隔、ρ型擴散區 65c與P型擴散區65b或65d之間的間隔等等）為2.5//ΙΠ (即 d — 2. 5 /z m )。然而，為了簡化起見，並未以適當的比例顯不出上述之尺寸。首先，製備電阻值為ίο Ω · CH1的P型矽基板3。接著，藉由離子植入技術（如圖丨丨A )在基板正面的預定位置上’亦即在供形成所需之電子裝置的位置上，分別形成雜質濃度約為5 X 1 〇17 cnr3的n井區1〇、20及30及雜質濃度約為 5 X 1 017cnr3 的P 井區4〇、50 及60。 ” 接著’利用淺渠溝隔離技術形成足以界定出預定的電子裝置區域之淺渠溝隔離區域4 (如圖πβ)。接著，成長所需之内部電子裝置的閘極絕緣膜等等 (未圖示），例如，在其上沉積當作閘極電極的多晶矽並加以圖案化，如此一來，即可形成閘極區域（未圖^ 接著’在不需要的區域上塗佈光阻91 (以下簡稱為以 )等等，並利用離子植入技術以丨〇 kev的加速電壓表面'曲度達1 X 1015/cm2的砷（As )，如此一來，即形成具有^ 散區11、21及31的預定n型區域（如圖lie)。、

1248193 五、發明說明（24) 接著，在不需要的區域上塗佈PR93等冑，並植入技術以5keV的加速電壓表面濃度達卜1〇l5/cm2=: = )，如此一來，即形成具有p型擴散區15、25、35、、 55c及65c的預定P型區域（如圖UJ))。之後，即藉由習知的方法，在預定的區域形接觸孔，並在其中沉積選擇自鋁（A1)、鋼（Cu) 、 t 合金、或以其當作主要材料的金屬等預定的配線材料^並加以圖案化（如圖11E )。若需要多層的配線，則可沉内層絕緣膜、使連接孔貫通、並反覆沉積配線材料且加以圖案化，即可形成多層的配線。因此，在此省略詳細說明。吾人應注意到：可視需要而使p型擴散區55(：及65(；之中的接觸孔貫通，俾能藉由上述之配線材料而使其進一步連接至預定的電源線（通常矽基板3亦連接至相同的電源線、或連接至具有VSS的電源）（如圖iig )。假ά又P型擴散區（5 5 c、6 5 c )未連接至電源線，γ方向上之電阻部（55a、55b、55c、55d、55e)即無法平衡，而當P型擴散區（55c、6 5c )連接至電源線時，將可使γ方向上之電阻部（55a、55b、55c、55d、55e)平衡。又，ρ 型擴散區（55c、65c )係經由電阻（ 255、265 )而連接至電源。吾人應注意到：上述之製程即為製造CM0S 時所需的製程。因此’並不需要為了在LSI中形成靜電放電裝置2 0 〇而必須進行額外的製程。故可僅藉由調整LS I之製程條件即可在其中形成具有最佳之尺寸與最佳之靜電防護性

第30頁 1248193 五、發明說明（25) 能的靜電放電裝置200。以下說明第一實施例之變化例。圖1 2A至圖1 2C為第一實施例之變化例的各視圖。圖1 2 A為概略平面圖，及圖1 2 B 與圖1 2 C分別為沿著圖1 2 A之剖面線A 2 - A 2，與B 2 - B 2，所形成之橫剖面圖。參見圖12A至圖12C，在本變化例之靜電放電裝置2〇〇a 中’在X方向上形成三個當作第一井區且彼此隔開的N井區 1 0a、2 0a及3 0a。分別在N井區1 0a與N井區20a之間及N井區 20a與N井區30a之間形成兩個當作第二井區的p井區5〇及p 井區60。再者，在N井區10a中形成N型擴散區11&與？型擴散區15。在N井區20a中形成N型擴散區21a與P型擴散區 25。在N井區30a中形成N型擴散區31a與P型擴散區35。在P 井區5 0中形成由複數之彼此隔開的區域所構成之p型擴散區55。在P井區60中形成由複數之彼此隔開的區域所構成之P型擴散區65。吾人應注意到：每一對n型擴散區11 a與P 型擴散區15、N型擴散區21a與P型擴散區25、及N型擴散區 3 1 a與P型擴散區3 5皆隔著X軸而彼此相對。又’以下各者係互相連接：即N型擴散區11 a與？型擴月欠£25、P型擴散區15與第一端子1、n型擴散區21a與P型擴散區35、及N型擴散區31a與第二端子2。以上各著皆藉由金屬配線5而連接。如上述般，此變化例之靜電放電裝置2〇〇a與靜電放電裝置200之差異係在於：在靜電放電裝置2〇〇&中，每一對^^ 型擴散區11a與P型擴散區15、n型擴散區2la與p型擴散區

第31頁 1248193 五、發明說明（26) 25、及N型擴散區；與p型据捋问μ 對。而在靜電放電裝置20〇ΐ〜\5擴白:二，:軸而彼此相謂型擴散區〗!、21及31所包二擴:了兩者之中的連接關係、操作、以異卜，略詳細說明。放專等白元全相同，故省實r二I ί : t發明之第二實施例。圖1 3A至圖1 3C為第二 :為概略平面圖，且_與織者圖UA之剖面線A3_A3,及b"3,所形成之橫剖

包八參見：T至圖1 3C ’第二實施例之靜電放電裝置21 0 ^ —井區的N井區1Q、2G及3G，其形成在X $向上且彼此隔開、當作第二井區的p井區5u、5ib及在兩，鄰之N井區1〇與N井區20之間形成為彼此隔 =的複數之區域、及當作第二井區的p井區6ia、6ib& 在兩相鄰之N井區20 _井區30之間形成為彼此隔開的複數之區域。再者，在第二實施例之靜電放電裝置21〇中，N井區ι〇之中係形成有N型擴散區π與p型擴散區15 cN井區2〇之中係形成有N型擴散區21與？型擴散區25。N井區3〇之中係形成有N型擴散區31與P型擴散區35 βρ井區51a、51b及5ic之中分別形成有當作第三擴散區的P型擴散區56&、5仳及 56c 井區61a、61b及61c之中分別形成有當區的P型擴散區66a、66b及66c。弟一擴政又’在第二實施例之靜電放電裝置21〇中，以下各者

第32頁 1248193 五、發明說明（27) 係互相連接：即N型擴散區11與p型擴散區2 5、p型擴散區 15與第一端子1、N型擴散區21與p型擴散區35、及N型擴散區31與第二端子2。上述各者係藉由金屬配線5而連接。吾人應〉主意到··除了上述連接方式以外，靜電放電裝置2 i 〇的其它結構皆與靜電放電裝置20〇完全相同。因此，省略對相同元件的說明。如上述般，靜電放電裝置2 1〇與靜電放電裝置2〇()之差異係在於：在N井區10與N井區20之間及N井區20與N井區30 之間’分別形成有彼此隔開的複數之p井區，且在每一個p 井區中，則形成有呈單一區域的p型擴散區。靜電放電裝置2 10與靜電放電裝置2〇〇對於ESd應力係具有相同的保^ 效果。故省略詳細說a月。以下說明本發明之第三實施例。圖H a至圖1 4 C為第三

實施例之各視圖。圖1 4A為概略平面圖，且圖1 4B與圖1 4C 分別為沿著圖14A之剖面線A4-A4，與B4-B4，所形成之橫剖面圖。、參見圖14A至圖14C，第三實施例之靜電放電襞置3〇() 包含：三個N井區1〇、20及30，其形成在X方向上且彼此隔開、P井區50，形成在N井區1〇與n井區2〇之間、及p井區 60，形成在N井區20與N井區30之間。 °σ 再者’在第三實施例之靜電放電裝置3〇〇中，Ν井區^ 之中係形成有Ν型擴散區11與ρ型擴散區15 井區2〇之中係形成有N型擴散區21與？型擴散區25。n井區3〇之中係成有N型擴散區31與p型擴散區35。夕 1248193 五、發明說明（28) 此外’形成在當作第一井區之N井區之電位’且與N井區10相鄰之N井區;〇、之； ϊ無仏擴散區的。⑽ 者俜Ϊ ί、4 ί第三實施例之靜電放電裝置300中，以下各 t，連接：即請擴散區11：^ρ型擴散 ==端子…型擴散區…擴散區35上型擴端子2。上述各者係藉由金屬配線5而連接口應，主思到··除了上述連接方式以外，靜電放雷#罢 3Γ對的相其門它Λ構皆與靜電放電裝置2 00完全相同。因二，省略對相同7L件的說明。 $ 差里：ί;般，靜電放電裝置，30 0與靜電放電裝置20。之差/、係在於：僅在Ν井區10與N井區20之間的Ρ井區50之形成呈單一區域的Ρ型擴散區57。如此一來，呈 u型擴散區57僅形成在ρ井區5〇之中，故得以抑"到域 :電壓作用之寄生的NPNTr (未圖示，但相生的NPNTr81)的問鎖現象。於此情況下，寄生的Νρτ= = 由Ν井區10、ρ型矽基板3與ν井區2〇所構成。此外，在靜電放電裝置3〇〇中，由Ν井區2〇、ρ型矽美板3及Ν井區30所構成之寄生的NPNTr (未圖示，但 ^ 圖10Α之寄生的NPNTr83)將更容易導通。靜電放電曰、 300與靜電放電裝置20 0係具有相同的操作及功效。如上述般，本發明之靜電放電裝置係具有以下之結構，即在第一端子與第二端子之間順向串聯有預定數^之

1248193 五、發明說明（29) 二極體，而所有二極體體係由N井區與p型擴散區所構：朝子侧。各二極再者，每-個P井區传則分別形成在N井區之中。有最高電位之N井區：：= 相之鄰，_^ 數之P型擴散區。开&之中形成有彼此隔開的複因此，當足以使第一媸工也丨册用在第-端子與第二工子：二：帶i電⑴的ESD應力作成之寄生的NPNTr與形成在其間、由兩，鄰之N井區所構以形成不與流經順向串聯之二，故足 ^ «PNTr ^ ^ ^ ^ &jk lL· rj . P 使小各 S 但仍足以抑制受ESD應力作用期間之第-端子二第^子之間的電壓上升現象。同時，於第-端子與第二端子之間的閃鎖現象係可藉由月擴散！I至少形成在#具有冑冑電位之第—彳區相鄰的P井區而加以抑制。因此，具有以下之效果井，有極小之ESD電阻等必須加以保護之電子裝置^免於叉到ESD應力的破壞、並足以抑制作用於連接至本發、靜電放電裝置#受保I蔓之端子的雜散€容、且抑制x 置在實際使用時發生閂鎖現象。又吾人應注意到··本發明尚具有各種變化樣態。例如，在各第一井區之中的N型擴散區與ρ型擴散區並不需形渠溝隔離區域4，而可僅在半導體基板表面非N型擴散區蛊 P型擴散區的區域中、沿著厚度方向嵌入絕緣膜。、w 一第35頁 1248193 五、發明說明（30) ' ---- 圖15A與圖15B係放大顯示沿著圖9AiA1_A1，剖面線所形成之橫剖面中的N井區10的局部，俾用以說明第—井區 =中的N型擴散區與P型擴散區未形成有淺渠溝隔離區域的 $況。圖15A與圖15B分別為M0STr之閘極部的橫剖面圖與 “ V體基板之表面僅形成有絕緣膜的橫剖面圖。如圖所示，在P型擴散區15與N型擴散區丨丨之間並未形成有淺渠溝隔離區域4。在具有本發明之靜電放電裝，，LSI之中的内部電子裝置iM〇STr的閘極絕緣膜（通常為乳化矽膜）的形成過程中，各個相同的閘極絕緣膜7係同時形成。再者，在形成M0STr之閘極電極的過程中、，由相同的閘極電極材料所構成之閘極電極材料層8係如同上述般地加以形成。並在閘極電極材料層8之上沉積層間絕緣膜9 (通常為氧化矽膜或氮化矽層或兩者所組成的多層絕緣膜）。吾人應注意到：並無其它的配線連接至閘極電極材料層8，且閘極電極材料層8係呈浮置狀態。圖16A至圖16E為各步驟之橫剖面圖，分別顯示圖15八之構造的製造步驟中的各橫剖面圖。吾人應注意到：如同圖11A至圖11E，這些橫剖面圖亦分別為沿著圖9八之剖面線 A1-A1’所形成的者。於此情況下，僅需改用具有形成淺渠溝隔離區域與閘極電極的遮罩圖案，而製造方法則完全與圖11A至圖11E相同。故省略詳細說明。、此外，如圖1 5B所示，閘極絕緣膜7與層間絕緣膜9係堆噎在N型擴政區11與P型擴散區1 5之間的p型石夕基板3之表面。於此情況下又，如同圖丨5 A，僅需改用具有形成淺渠

第36頁 1248193 五、發明說明（31) ------- 溝隔離區域與閘極電極的遮罩圖案。吾人應注意到··在圖 15B中，在各擴散區之接觸部之上形成矽化物部^" 降低接觸電阻值。 b 如圖15A與圖15B所示，從形成在第一井區之中的N型擴散區與P型擴散區之間移除淺渠溝隔離區域。如此一來，各二極體之高電流區域的順向電阻將可大幅減小。此外，在上述各貫施例中，在成排的複數之N井區之間，靜電放電裝置之最外端的N井區為N井區1〇或具有°最高之電位的第一井區之N井區10a。然而，亦在具有&高之= 位的第一井區的兩側形成其它的第一井區。圖ΠΑ、圖17B、圖18A及圖18B皆為概略平面圖，其中皆顯不Μ = 3的情況，而具有最高電位之當作第一井區的n 井區10係形成在中央、Ν井區20與Ν井區30係沿著X方向而形成在Ν井區1〇的兩側、及當作第二井區之ρ井區與當作第三擴散區之Ρ型擴散區分別形成在Ν井區10與N井區2〇胃之間及Ν井區1〇與Ν井區30之間。吾人應注意到··在這些圖式曰中，與上述各實施例相同的元件皆以相同的標號表示，故省略詳細說明。圖17Α顯示出單一區域之獨立的ρ井區52係形成在N井區10與Ν井區20之間且單一區域之ρ型擴散區57形成在其中、單一的Ρ井區60係形成在ν井區1〇與ν井區30之間且單一區域的Ρ型擴散區67形成在其中、及ρ井區6〇係與完全勺圍住Ν井區1〇、20及30的Ρ井區40 —體成型。匕此外’圖17Β顯示出Ρ井區51a、51b及51c係形成在ν井 1248193

區10與N井區20之間、p井區61a、61b及61〇係形成在]^井區 10與N井區30之間、p型擴散區56技、56b及56c係分別形成在P井區51a、51b及51c之中、及P型擴散區66a、66b及66c 係分別形成在P井區61a、61b及61c之中。圖18A所示之結構係與圖17a實質相同。然而，圖18A 異於圖17A之處係在於··形成在p井區52之中的第三擴散區係由複數之P型擴散區55a、55b、55c、55d及55e所構成。此外’除了形成在其中的複數之p井區51a、51b及51c與P 型擴散區56a、56b及56c分別取代了圖17A之N井區1〇與N井區20之間的P井區52與P型擴散區57以外，圖18B所示之結構係與圖1 7 A實質相同。吾人應注意到：如同P型擴散區57與p型擴散區67，當第二擴散區形成為單一的第二井區之中的單一區域時，即可藉由改變接觸孔之尺寸及其數量而改善寄生的效果及其閂鎖電阻值。在圖17A、圖17B、圖18A及圖18B之靜電放電裝置的結構中’每一個靜電放電裝置的連接配線係有些複雜。然而’當ESD應力作用於第一端子1時，則不僅可形成流經由 N井區10、N井區30與P型；ε夕基板3所構成之寄生的評^^^的電流路徑、更可形成各二極體的順向電流路徑與流經由Ν 井區10、Ν井區20與Ρ型矽基板3所構成之寄生的NpNTr的電流路徑。因此，足以充分抑制由於ESD應力所引起之第一端子1與第二端子2之間的電壓上升現象。吾人應注思到·可任意設定上述第二井區與第三擴散 1248193

護=子=二其：隔"’並基於受靜電玫 ?之？需之問鎖電阻值而設定上述參數、第—端 :第靜電放電裝置中，圖17A、瞧及二B 同之Li 第三擴散區將會隨著其位置的不同而具有不如上述般，本發明即··在小電壓操作情況至電子裝置的雜散電容鎖現象，如此一來，即於受到E S D應力的破壞< 的輪入/輸出單元而言通常直接連接到外部端子的雜散電容值。然而接至端子，即可構成所之靜電放電裝置， ^ ^

時仍具有保護效果、足以抑制附值、及足以抑制實際使用時發生可保護ESD電阻極小之電子裝置免 •因此，就進行高速操作之LSI之，具有極小之ESD電阻的電子裝置子’故必須盡可能地抑制附加至，只要使本發明之靜電放電裳置需之LSI。 & 以上所述者，僅為了用於方便說明本發明之較佳實施例’而並非將本發明狹義地限制於該較佳實施例。凡二本發明所做的任何變更，皆屬本發明申請專利之範圍。又

第39頁 1248193 圖式簡單說明五電路圖圖式簡單說明】為日本公開專利公報第S63-81 845號之保護電路的護電裝置圖圖 6B之裝置面圖 f2A為日本公開專利公報第20 0 1 -1 48460號之輸入保路的電路圖。圖2B為圖2A之電路的橫剖面圖。，3A為日本公開專利公報第2〇〇2 — 43533號之保護的電路圖。圖3B為圖3A之電路的橫剖面圖。圖4 A顯不構成二極體群之複數個彼此緊鄰之二極體。圖4B為沿著圖4A之剖面線R —R，所形成之橫剖面圖。圖5為設有圖4A之靜電放電裝置的電壓一電流特性圖6 A為本發明之一貫施例的靜電放電裝置之概略平面圖6B為圖6A之區域P的詳細平面圖。圖6C與圖6D分別為沿著圖6A之剖面線qi—qi，及沿著圖剖面線Q2-Q2’所形成之橫剖面圖。圖6E為圖6A之等效電路圖。圖7 A及圖7 B為靜電放電裝置的電壓—電流特性圖。圖8A、圖8B及圖8C分別為利用圖6A至圖6E之靜電放電 1 0 0保護輸入、輸出及電源的連接方式。圖9A為本發明之第一實施例的靜電放電裝置之概略平 _ 第40頁 1248193 圖式簡單說明圖9B與圖9c八、所形点+ π w 刀別為沿著圖9Α之剖面線Al-Α1，及Bl-Β1，成之橫剖面圖。圖1〇Α盘圖ν 、剖面圖及A、楚刀別為第一實施例之靜電放電裝置的橫久寺效電路圖。圖l〇C為圖]^… 圖11A至〇A與圖1〇B之概略平面圖。製造歩職# ^圖11F分別為第一實施例之靜電放電裝置的各少驟時的横剖面圖。圖1 2 A為第〜平面圖。〜—實施例之變化例的靜電放電裝置之概略圖 12B 與圖] β2〜Β2，邮/ L分別為沿著圖12A之剖面線A2-A2,及 1形成之橫剖面圖。圖1 3 a為繁圖13B與圖實施例之靜電放電裝置的概略平面圖。 Β 3〜Β 3，如/ 刀別為沿著圖1 3 Α之剖面線A 3 - A 3，及所形成之横剖面圖。團14A為笛：圖1⑽圖二實施例之靜電放電裝置的概略平面圖。 B4〜B4, % r、 C分別為沿著圖14A之剖面線A4-A4,及 ^ >成之橫剖面圖。。形成井區之n型擴散區與p型擴散區之間未溝隔離區域時的MOSTr之閘極部的橫与丨古汽=i第一井區之Ν型擴散區與ρ型擴散區之間未形由夂渠溝隔離區域時的半導體基板表面之絕緣^ 圖。、w俠剖面圖16Α至圖16Ε為圖15Α之構造的各製造步驟時面圖。、檢剖

Μ 第41頁 1248193 圖式簡單說明 -- 圖17A與圖17B為在M=3的情況下，具有最高之電位的第一井區之N井區位在中央處及位在其兩側之N井區在χ方向上的概略平面圖。圖18Α與圖18Β為在Μ =3的情況下，具有最高之電位的第一井區之Ν井區位在中央處及位在其兩侧之ν井區在χ方向上的概略平面圖。圖1 9為設於LSI之中的圖6之靜電放電裝置的實際連接方式。

元件符號說明： I、 la、lc、le、2、2b、2d、2e、2f、901、902 端子 10 、 10a 、 20 、 20a 、 30 、 30a 、 910 、 920 '930 N 井區 100、100f、200、200a、210、300、900 靜電放電裝置 100a、100b、100c、100d、100e 靜電保護裝置 II、 11a、21、21a、31、31a、911、921、931 N 型擴散區 120靜電放電二極體 120a、12 0b、120c、120d、120e 靜電保護二極體

15 、 25 、 35 、 4 、 55 、 55a 、 55b 、 55c 、 55d 、 55e 、 56a 、 56b 、 56c 、 57 、 65 、 65a 、 65b 、 65c 、 65d 、 65e 、 66a 、 66b、66c、67、915、925、935、945、PD1、PD2 P 型擴散區 255、265、833、834、R1、R3 電阻 3 矽基板

第42頁 1248193 圖式簡單說明 4 淺渠溝隔離區域 40 、50 、51a 、51b 、51c 、52 、60 、61a 、61b 、61c 、 940、pW P 井區 5 金屬配線 6 0 0 保護電路 601 輸入端（VIN ) 60 2高電位側電源端子（VDD ) 60 3低電位側電源端子（VSS ) 604、6 05、781 二極體 6 0 6 閘極 60 7場效應電晶體 608、609、851、852 二極體群 7 閘極絕緣膜 70 0輸入保護電路 711 N 通道MOSTr 712 P 通道MOSTr 791 、 805 N 井 8 閘極電極材料層 80 0、820 ESD保護裝置 801 N+擴散層 80 2 P+擴散層 80 6 輸入端 8 0 7 電源端子 808 接地端子

第43頁 1248193 圖式簡單說明 81、83橫向NPN電晶體（NPNTr ) 821、822 縱型雙載子電晶體 850觸發電子裝置 880互補式金氧半導體電晶體（CMOS) 9 層間絕緣膜 9 0 3 P型矽基板 91、93 光阻（PR ) 95 矽化物部 991、993 NPN 電晶體（NPNTr )

Dl、D2、D3 二極體 I f 0 順向電流 P1 啟始電流 VSP1、VSP2 保持電壓 Vtl 歸零觸發電壓

Wx3、Wx4、Wx5、Wyl 、Wy2、Wy3 尺寸

第44頁

Claims

1248193 六、申請專利範圍 1. 一種靜電放電 Μ個（Μ為大導電型態之半導該導電型態相反第二井區，該第二井區係形其反之導同之導區之中之導電及其區之中的第二係連接連接至中Μ個第-電型態的電型態的，且至少型態的一中第j個的第擴電端子外一個其第一井位在兩擴散區、至第~^端第二端子之其中— 中形成有區之間，個相鄰之裝置，包含：於或等於2之整數）第一井區，形成在一體基板的正面之上，該第一井區則具有與的另一導電型態；及具有與該半導體基板相同的導電型態，而成在兩個相鄰之第一井區之間； -井區的每一個皆具有與該半導體基板相一第一擴散區，及具有與該半導體基板相一第二擴散區，而兩者皆形成在該第一井有一個第二井區具有與該半導體基板相同第二擴散區，並形成在該第二井區之中， (j為滿足1 $ j $ (Μ-1 )的整數）第一井散區係連接至第（j + 1 )個第一井區之中第一井區中位在第一位置處的第二擴散區子、第Μ個第一井區之中的第一擴散區係、該第一端子係連接至欲保護之端子與放個、及該第二端子係連接至兩者之中的另該第二井區的單一區域係位在兩個相鄰之且該第三擴散區係被分隔成互相隔開且皆第一井區之間的複數之區域。 2. 種靜電玫電裝置，包含：

第45頁 1248193 —I 六、申請專利範圍 Μ個（M為大於或等於2之整數）第一井區，形成在一導電型態之半導體基板的正面之上，該第一井區則具有與該導電型態相反的另一導電型態；及 >斤第二井區，具有與該半導體基板相同的導電型態，而該第二井區係形成在兩個相鄰之第一井區之間；其中Μ個第一井區的每一個皆具有與該半導體基板相反之=電型，的一第一擴散區，及具有與該半導體基板相，之導電型態的一第二擴散區，而兩者皆形成在該第一井 ίΐΐ型ΐΠ 一個第二井區具有與該半導體基板相同 J導電i態的-第三擴散區，並形成在該第二井區之中， f中第J個（J為滿足1 ^ J· $ (Μ-1 )的整數）第一井區之中的第-擴散區係連接至第（m)之J 的第一擴散區、第一井區中位在係連接至第一端子、繁M伽楚一彳置處的第一擴政區連接至第-^ 井區之中的第一擴散區係迓按主弟一埏子、該第一端子係連之其中-個、及該第二端子係連接;= 鄰之當= =互相隔開且皆位在兩個相 3· —種靜電放電裝置，包含： Μ個（M為大於或等於2之在Ρ型半導體區域的正面之上的井區，形成及第46頁 1248193

六、申請專利範圍 P甘型的第二井區’形成在兩個相鄰之第-井區之間； p型的、第中井區的每一個皆具有N型的第-擴散區與二擴散一而兩者皆形成在該第-井區之中，且夕一個第一井區具有p型的第三擴散區，及其中第j個（J為滿足1 g j S (Μ-1 )的整數）第一井品之中的第一擴散區係連接至第（)個第一井區之中的第二擴散區、第一井區中位在第一位置處的第二擴散區係連接至第一端子、第M個第一井區之中的第一擴散區係連接至第二端子、該第一端子係連接至欲保護之端子與放電端子之其中一個、及該第二端子係連接至兩者之中的另外一個。 4.如申請專利範圍第丨項之靜電放電裝置，其中該導電型態為P型。

間

如申請專利範圍第3項之靜電放電裝置，其中該第三擴區僅形成在該第二井區之中，而該第二井區係位在該第位置處並具有最高電位之第一井區與相鄰之第一井區之 ’且該第一位置處並具有最高電位之第一井區係具有連至該第一端子的該第二擴散區。 6. —種靜電放電裝置，包含： Μ個（M為大於或等於2之整數）第一井區，形成在一導電型悲之半導體基板的正面之上，該第一井區則具有與

第47頁 1248193 ~" —"—_~—-——____ …申請專繼si -- 忒導電型態相反的另一導電型態；及 ^ 〃第一井區，具有與該半導體基板相同的導電型態，而 δ亥第二井區係形成在兩個相鄰之第一井區之間；其中Μ個第一井區的每一個皆具有與該半導體基板相反之導電型態的一第一擴散區，及具有與該半導體基板相同之導電型態的一第二擴散區，而兩者皆形成在該第一井區之中，且至少有一個第二井區具有與該半導體基板相同之導電型悲的一第二擴散區，並形成在該第二井區之中，及其中第j個（j為滿足(Μ-1)的整數）第一井區之中的第一擴散區係連接至第（j +1 )個第一井區之中的第二擴散區、第一井區中位在第一位置處的第二擴散區係連接至第一端子、第Μ個第一井區之中的第一擴散區係連接至第二端子、該第一端子係連接至欲保護之端子與放電端子之其中一個、及該第二端子係連接至兩者之中的另外一個。 7·如申請專利範圍第5項之靜電放電裝置，其中該第二井區與該第三擴散區的每一個皆形成為位在兩個相鄰之第一井區之間的單一區域。 8·如申請專利範圍第1項之靜電放電裝置，其中Μ為滿足以下關係式的最小正整數η : I Vx | < η X I Vf I ，

第48頁 1248193 六、申請專利範圍其中，於正常操作期間，Vx與I f分別為作用於欲保護之端子及放電端子兩者的最大電壓與其間所允許之最大漏電流的額定值，而當I f值受由該第一井區與該第二擴散區所形成之二極體的影響而劇升時，V f即為該第一井區與該弟二擴散區之間的順向電位差’且η為任意的整數。 9.如申請專利範圍第1項之靜電放電裝置，其中該第一擴散區與該第二擴散區之間係形成有一淺渠溝隔離區域。 1 0.如申請專利範圍第1項之靜電放電裝置，其中形成在其中一個第一井區之中的第一擴散區與第二擴散區兩者之間的半導體基板之内部區域並不需形成絕緣膜。

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