TWI248158B - Structure and manufacturing method of composite single sided buried strap - Google Patents

Description

1248158 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種複合式單邊埋入導電帶結構與製程 方法，尤指一種整合一金屬插塞於單邊埋入導電帶中之複 合式早邊埋入導電f結構與製作方法。 【先前技術】 溝渠式動態隨機存取記憶體(Trench-DRAM)結構是先 在半導體基材中餘刻出深溝渠（deep trench)，再於深溝渠中 製作溝渠電容，然後利用埋入導電帶電連接溝渠電容與金 屬乳化半導體(metal-oxide semiconductor，MOS)電晶體，以 大幅降低記憶胞(memory cell)的橫向單位面積，進而增加 半導體元件的積集度。由於半導體元件的積集度大幅的提 升’為避免二元件之間的相互干擾，埋入導電帶也逐漸演 變成僅具有單邊之埋入導電帶(single sided buried strap， SSBS) ’但由於製程的困難度高，往往造成單邊埋入導電 帶寬度變異性大，進而使得電阻值不穩定而影響電性的表 現’並且因為單邊埋入導電帶較習知埋入導電帶小，所以 1248158 也造成電阻值過高的缺點。 請參考第1圖，第1圖為習知單邊埋入導電帶10之結 構。如第1圖所示，習知單邊埋入導電帶10之結構係設於 一基底12之一深溝渠14中，且深溝渠14分為上溝渠區 16以及下溝渠區18，其中下溝渠區18内設置有一溝渠電 容（圖未示）以及一導電層20與一絕緣氧化層22位於深溝 渠14侧壁表面，而單邊埋入導電帶10設於上溝渠區16 内，並覆蓋於部分下溝渠區18上方。其中上溝渠區16之 側壁與導電層20上方表面另包含一薄氮化矽層24，基底 12表面另包含一墊氮化層26，單邊埋入導電帶10上方則 覆蓋一硬遮罩28。 如習知相關技術者所熟悉，單邊埋入導電帶1〇係利用 硬遮罩28定義出的圖案，接著進行蝕刻製程，以形成單邊 埋入導電帶10。所以硬遮罩28的圖案為製程的關鍵所在。 然而形成硬遮罩28的圖案深受硬遮罩28所位於深溝渠14 中的深度、深溝渠14之臨界尺寸（critical dimension)以及對 位的精確度（alignment accuracy)等之影響，由此可知硬遮 罩28的圖案不易控制，尤其在90nm以下的製程，因此常 常造成前述之單邊埋入導電帶寬度變異性大、電阻值不穩 1248158 定以及電性表現不佳等問題。此外，越來越小的單邊埋入 導電帶及其全由多晶矽組成的結構，也導致電阻值過高的 缺點。 【發明内容】 本發明之主要目的在於提供一種複合式單邊埋入導電 帶結構與製作方法，以改善上述問題。 本發明係揭露一種複合式單邊埋入導電帶結構，此複 合式單邊埋入導電帶結構係設於一基底之一深溝渠中，且 深溝渠係分為上溝渠區以及下溝渠區，而下溝渠區内設置 有一溝渠電容。根據本發明之申請專利範圍，本發明之複 合式單邊埋入導電帶結構包含有一單邊埋入導電帶，設於 上溝渠區内並覆蓋部分下溝渠區，一金屬插塞(metal plug)，鄰接單邊埋入導電帶並與單邊埋入導電帶構成複合 式單邊埋入導電帶，以及一絕緣氧化層，設於深溝渠中並 覆蓋複合式單邊埋入導電帶與下溝渠區。 根據本發明之申請專利範圍，本發明另揭露一種複合 式單邊埋入導電帶之製作方法，其步驟依序包含有提供一 1248158 基底，基底中包含有至少一深溝渠，且深溝渠係分為一上 溝渠區以及一下溝渠區。接著於下溝渠區内形成一溝渠電 容，再於上溝渠區側壁表面與下溝渠區上方形成一襯多晶 石夕層（liner poly)，且襯多晶石夕層於深溝渠内形成一凹洞 (recess)。然後利用自行對準於凹洞中形成一金屬插塞，接 著移除部分概多晶砍層，再形成一硬遮罩覆蓋於部分之概 多晶矽層與金屬插塞，隨後蝕刻未被硬遮罩遮蔽之部分襯 多晶矽層，以形成由部分襯多晶矽層與金屬插塞所構成之 複合式單邊埋入導電帶。最後移除硬遮罩以及形成一絕緣 氧化層於深溝渠中，並覆蓋複合式單邊埋入導電帶與下溝 渠區。 由於本發明之複合式單邊埋入導電帶包含一自行對準 之金屬插塞，所以可以改善習知單邊埋入導電帶電阻值過 高的缺點，並且自行對準之金屬插塞亦是蝕刻時之檔層， 因此可減低硬遮罩圖案不易控制的影響，進而減少單邊埋 入導電帶寬度之變異性，大幅降低電阻值與提高電性表現 的穩定度，所以非常有利於量產的均一性(uniformity)。 為了使貴審查委員能更近一步暸解本發明之特徵及 技術内容，請參閱以下有關本發明之詳細說明與附圖。然 1248158 而所附圖式僅供參考與辅助說明用，並非用來對本發明加 以限制者。 【實施方式】 請參考第2圖與第3圖，第2圖為本發明複合式單邊 埋入導電帶結構應用於陣列佈局之溝渠式動態隨機存取記 憶體30的剖面示意圖，第3圖為依據本發明複合式單邊埋 入導電帶結構70之較佳實施例的剖面示意圖。如第2圖所 示，陣列佈局之溝渠式動態隨機存取記憶體30設於基底 32中，包含有閘極34、36及38、位元線接觸節點(bit line contact node)40、42及44、絕緣氧化層46及48、離子換 雜區50、52、54、56、58及60、具有溝渠電容（圖未示） 之下溝渠區62及64以及本發明之複合式單邊埋入導電帶 66及68。其中閘極34、36及38用以控制電流流量，而電 流係經由位元線接觸節點40、42及44通過相對應之離子 摻雜區50、52、54、56、58及60、複合式單邊埋入導電 帶66及68與下溝渠區62及64内之溝渠電容（圖未示）電 連接。 如第3圖所示，本發明之複合式單邊埋入導電帶結構 1248158 70設於一基底72之一深溝渠74中，且深溝渠74分為上 溝渠區76以及下溝渠區78，而下溝渠區78内設置有一溝 渠電容（圖未示）。本發明之單邊埋入導電帶結構70包含有 一由未摻雜多晶石夕(undoped polysilicon)所構成之單邊埋入 導電帶80設於上溝渠區76内並覆蓋於部分下溝渠區78上 ， 方、一金屬插塞(metal plug) 82鄰接單邊埋入導電帶80並 與單邊埋入導電帶80構成本發明之複合式單邊埋入導電 帶84以及一第一絕緣氧化層86設於深溝渠74中並覆蓋複 籲 合式單邊埋入導電帶84與下溝渠區78。其中，金屬插塞 82係被包覆於單邊埋入導電帶80以及第一絕緣氧化層86 中，並且部分上溝渠區76之侧壁與下溝渠區78上方表面 ， 另包含一薄氮化矽層88，以防止單邊埋入導電帶80與深 溝渠74侧壁間的介面產生差排（dislocation)的現象。其中， 溝渠電容由一摻雜多晶石夕(doped polysilicon)所構成之第一 導電層（圖未示）、一介電層（圖未示）與一埋入電極（圖未示）® 所組成，且埋入電極係位於環繞下溝渠區78之基底72中。 另外，本發明另包含一第二導電層90與一第二絕緣氧化層 92位於下溝渠區78内並連接複合式單邊埋入導電帶84與 · 溝渠電容，其中第二導電層90係為摻雜多晶矽並且第二絕 — 緣氧化層92係位於深溝渠74側壁表面。 · 11 1248158 請參考第4圖至第8圖，第4圖至第8圖為製作本發明 複合式單邊埋人導電帶結構⑽之方法示意圖。如第4圖 所示’首先提供-基底102,且基底搬包含—深溝準辦、 -墊氧化層遍以及-墊氮化層1〇8。其中深溝竿⑽分 為上溝渠區11〇以及下溝渠區112，而下溝渠區内： 置有-溝渠電容（圖未示）、一由摻雜多晶石夕所構成之第一 導電層114以及-第-絕緣氧化層116。其中溝竿 由一換雜多晶石夕第二導電層（圖未示）、一介電層（圖未示/ 與一埋入電極（圖未示)所構成，且埋人電極係位於環繞下 f渠區112之基底102 +。由於深溝渠104中製作溝渠電 容之方法為f知相關技藝者所熟知，故在此不多加資:。 料在上溝渠區no侧壁與第—導電層114表面具有 氮化石夕層118。 如第5圖所示，利用沉積製程於上溝渠區ιι〇側壁表 :與下溝渠區112上方形成均勻性階梯覆蓋之一襯多晶矽 目（WP〇聊0，且襯多晶石夕層12〇於深溝渠1〇4内形成 —凹洞(獄SS)122’接著利用沉積暨回姓刻製程於凹洞122 内形成-自行對準之金屬指塞124。其中概多晶石夕層⑽ 係由未摻雜多晶矽所構成。 12 1248158 如第6圖所示，利用蝕刻製程移除部分襯多晶矽層 120’接著於部分襯多晶矽層120與金屬插塞124上方表面 形成-硬遮罩126 ’硬遮罩126可由氮化石夕所構成。其中 硬遮罩126係定義出接下來欲移除之襯多晶矽層。 如第7圖所示’利用硬遮罩126與部分之金屬插塞 作為㈣擋層，進行蝴製轉除部分襯多⑽層i2Q， 其中未被移除之襯多晶矽層120與金屬插塞124構成本發籲 明之複合式單邊埋入導電帶128。由於本發明係利用硬遮 罩126與部分之金屬插塞124作為蝕刻擋層，所以可以改 善習知僅利用硬遮罩作為蝕刻擋層，而使得單邊埋入導電 帶之形狀及大小深受硬遮罩影響的弊病。 如第8圖所示，接著利用蝕刻製程移除硬遮罩，其 中在蝕刻的過程中，部份未受到遮蔽之薄氮化矽層US以' # 及墊氮化層108亦被移除。另利用沉積製程於深二渠 中形成一第二絕緣氧化層130覆蓋複合式單邊埋入=電帶 128與下溝渠區112，並可利用化學機械研磨, mechanical polish，CMP)等製程來進行平坦化 (planarization) 〇 13 1248158 相較於習知技術，本發明之複合式單邊埋入導電帶包 含一自行對準之金屬插塞，所以可以改善習知單邊埋入導 電帶電阻值過高的缺點，並且自行對準之金屬插塞亦是蝕 刻時之擋層，因此可減低硬遮罩圖案不易控制的影響，進 而減少單邊埋入導電帶寬度之變異性，大幅降低電阻值與 _ 提高電性表現的穩定度，所以非常有利於量產的均一性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專 籲 利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為習知單邊埋入導電帶之結構。 第2圖為本發明複合式單邊埋入導電帶結構應用於陣列佈 局之溝渠電容動態隨機存取記憶體的剖面示意圖。 ® 第3圖為依據本發明複合式單邊埋入導電帶結構之較佳實 施例的剖面示意圖。 第4圖至第8圖為製作本發明複合式單邊埋入導電帶結構 、 之方法示意圖。 - 14 1248158 【主要元件符號說明】 10 單邊埋入導電帶 12 基底 14 深溝渠 16 上溝渠區 18 下溝渠區 20 導電層 22 絕緣氧化層 24 薄氣化石夕層 26 墊氮化層 28 硬遮罩 30 溝渠式動態隨機存取 記憶體 32 基底 34 閘極 36 閘極 38 閘極 40 位元線接觸節點 42 位元線接觸節點 44 位元線接觸節點 46 絕緣氧化層 48 絕緣氧化層 50 離子摻雜區 52 離子摻雜區 54 離子摻雜區 56 離子摻雜區 58 離子摻雜區 60 離子摻雜區 62 下溝渠區 64 下溝渠區 66 複合式單邊埋入導電 帶 68 複合式單邊埋入導電 帶 70 複合式單邊埋入導電 帶結構 72 基底 1248158 74 深溝渠 76 上溝渠區 78 下溝渠區 80 單邊埋入導電帶 82 金屬插塞 84 複合式單邊埋入導電 帶 86 第一絕緣氧化層 88 薄氮化矽層 90 第二導電層 92 第二絕緣氧化層 100 複合式單邊埋入導電 帶結構 102 基底 104 深溝渠 106 墊氧化層 108 墊氮化層 110 上溝渠區 112 下溝渠區 114 第一導電層 116 第一絕緣氧化層 118 薄氛化矽層 120 襯多晶矽層 122 凹洞 124 金屬插塞 126 硬遮罩 128 複合式單邊埋入導電 帶 130 第二絕緣氧化層

Claims (1)

1248158 十、申請專利範圍： 1. 一種複合式單邊埋入導電帶(composite single sided buried strap)結構，該複合式單邊埋入導電帶結構係設於一 基底之一深溝渠中，且該深溝渠係分為上溝渠區以及下溝 渠區’而該下溝渠區内設置有一溝渠電容’該複合式早邊 埋入導電帶結構包含有： 一單邊埋入導電帶，設於該上溝渠區内，並覆蓋部分 該下溝渠區； 一金屬插塞(metal plug)，鄰接該單邊埋入導電帶並與 該單邊埋入導電帶構成該複合式單邊埋入導電帶；以及 一第一絕緣氧化層，設於該深溝渠中，並覆蓋該複合 式單邊埋入導電帶與該下溝渠區。 2. 如申請專利範圍第1項所述複合式單邊埋入導電帶結 構，其中該溝渠電容另包含一第一導電層、一介電層與一 埋入電極。 3.如申請專利範圍第2項所述複合式單邊埋入導電帶結 構，其中該埋入電極係位於環繞該下溝渠區之該基底中。 17 1248158 4. 如申請專利範圍第2項所述複合式單邊埋入導電帶結 構，其中該第一導電層係為摻雜多晶石夕(doped poly silicon)。 5. 如申請專利範圍第1項所述複合式單邊埋入導電帶結 構，另包含一第二絕緣氧化層與一第二導電層位於該下溝 渠區内並連接該複合式單邊埋入導電帶與該溝渠電容。 6. 如申請專利範圍第5項所述複合式單邊埋入導電帶結 構，其中該第二絕緣氧化層係位於該深溝渠侧壁表面。 7. 如申請專利範圍第5項所述複合式單邊埋入導電帶結 構，其中該第二導電層係為摻雜多晶矽。 8. 如申請專利範圍第1項所述複合式單邊埋入導電帶結 構，其中該單邊埋入導電帶係為未摻雜多晶矽(undoped polysilicon) 〇 9. 如申請專利範圍第1項所述複合式單邊埋入導電帶結 構，其中該金屬插塞係被包覆於該單邊埋入導電帶以及該 第一絕緣氧化層中。 18 1248158 ι〇· —種複合式單邊埋入導電帶結構之製作方法，該製作方 法包含有下列步驟： 提供一基底，該基底包含有至少一深溝渠，且該深溝 渠係分為一上溝渠區以及一下溝渠區； 於該下溝渠區内形成一溝渠電容； 於該上溝渠區側壁表面與該下溝渠區上方形成一襯多 晶石夕層（liner poly)，且該襯多晶石夕層於該深溝渠内形成一 凹洞（recess); 利用自行對準於該凹洞中形成一金屬插塞； 移除部分該襯多晶矽層； 形成一硬遮罩覆蓋於部分之該襯多晶矽層與該金屬插 塞； 姓刻未被該硬遮罩遮蔽之部分該襯多晶石夕層，以形成 由部分該襯多晶矽層與該金屬插塞所構成之該複合式單邊 埋入導電帶； 移除該硬遮罩；以及 形成一第一絕緣氧化層於該深溝渠中，並覆蓋該複合 式單邊埋入導電帶與該下溝渠區。 11.如申請專利範圍第10項所述之製作方法，其中該溝渠 電容另包含一第一導電層、一介電層與一埋入電極。 19 1248158 12. 如申請專利範圍第11項所述之製作方法，其中該埋入 電極係位於環繞該下溝渠區之該基底中。 13. 如申請專利範圍第11項所述之製作方法，其中該第一 導電層係由摻雜多晶矽所構成。 14. 如申請專利範圍第10項所述之製作方法，於形成該溝 渠電容後，另包含有一個於該下溝渠區内形成一第二絕緣 氧化層與一第二導電層之步驟。 15. 如申請專利範圍第14項所述之製作方法，其中該第二 絕緣氧化層係形成於該深溝渠側壁表面。 16. 如申請專利範圍第14項所述之製作方法，其中該第二 導電層係為摻雜多晶矽。 17. 如申請專利範圍第10項所述之製作方法，其中該襯多 晶矽層係由未摻雜多晶矽所構成。 18. 如申請專利範圍第10項所述之製作方法，其中形成該 金屬插塞的步驟另包含有： 1248158 於該襯多晶石夕層表面形成一金屬層，並填入該凹洞 中；以及 回#刻部分之該金屬層，以於該凹洞中形成該金屬插 塞。 十一、圖式：

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