TWI245325B - Semiconductor device with partially recessed hard mask and method for contact etching thereof - Google Patents

Description

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五、發明說明（1) 【發明所屬之技術領域】 目> f發明係有關於一種半導體製程，特別是有關於一 凹陷硬式罩幕之半導體裝置及使用部分凹陷硬， 罩幂之接觸窗蝕刻製程，以增加積體電路之可靠度。更' 【先前技術】 =了增加積體電路之積集度及效 ί:::::而隨著半導體裝置尺寸之縮小， 於形成生is基ί寸及金屬導線之線寬也必須隨之縮小。衣 制r在1 +插基及金屬導線之前’必須先藉由微影及钱= 2在μ層中形成接觸窗及溝槽，之後再填入金：： 磨之，μ完成接觸插塞及金屬導線之製作。此基於雕亚研 (daroascene) 刻议術以形成開口時，例如接觸窗及蝕 案層作為钱刻罩幕層。由於光阻圖案二先随圖 有關，因此若接觸窗的尺寸很小則“圖^的=速率 夠厚。 u水尽的厚度必須 ,,然而，當光阻圖案層厚度超過3 0 0 0埃以上 對先的敏感度降低而不利於微 字使其 阻作為钱刻罩幕並不利於小尺寸亦即’以光 用稷晶矽層作為蝕刻罩幕已廣泛地 了因此，使 製作。 w用於小尺寸接觸窗之 ”二圖係…喻示出傳、统使用單層*晶石夕石更式罩幕 肢衣置拍示思圖。此半導體I置包括：-基底U0、Ϊ 0548-A50104-TWF(4.5) ： 92197 ； spm.ptd

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五、發明說明（2) 層間介電層1 1 2、—石承々罢苴彳]」 屬層118。基底100且亡式罩眷h4、一阻障層116、及一金 件區10上呈有声數;f 一元件區10及一對準區20，其中元 案101以作為一义對淮1極結構107且對準區20具有一開口圖 卢，鬥 、、 (alignment mark. AM )。此 i 〇 4、甲查一、、“冓1 〇 7係包括-閘極介電層1 0 2、-閘極電極 2nn 閘極間隙壁1 0 6。層間介電層1 1 2係設置於基底 接觸办彳Ί 其中位於元件區1 0之層間介電層11 2具有位元線 於斜=。 閘極接觸窗113b、及基底接觸窗113c，且位 1〇1、。午石區20之層間介電層112具有一開口以露出開口圖案 。硬式罩幕114，例如-複晶矽層，係設置於層間介電 二i山上、其，中位於元件區10之硬式罩幕114具有複數孔洞 ★路位兀線接觸窗11 3 a、閘極接觸窗1丨3b、及基底接觸 自113c且位於對準區2〇上之硬式罩幕114具有一開口圖宰 以露出開口圖案（對準標記）1〇1。阻障層116，例如/鈦 ^氮化鈦所構成，係順應性設置於硬式罩幕1 14上及接觸、 窗113a、113b、及113c與開口圖案101之内表面。金屬層 11 8，例如鎢金屬層，係順應性地設置於阻障層11 6上方 開口圖案1 01並填滿接觸窗i丨3a、u 3b、及丨1 3c。 、在上述半導體裝置製作期間，由於由複晶石夕所構成+ 硬式罩幕Π 4厚度較厚，因此會產生強烈的反光而使對準" 區20下方的對準標記101失去作用。亦即，無法利用微g 製程進行後續接觸窗1 13a、113b、及113c之定義。為了Ύ 決上述問題，必須於製作接觸窗之前先去除對準標記1 〇 1翠 上方之硬式罩幕114。如此一來，在接觸窗113a、113b、

1245325 五、發明說明（3) 及1 1 3 C製作期間，位於對準標記1 0 1上方的層間介電層1 1 2 會被除去而形成一又寬又深的開口。當後續填入金屬層 1 1 8以製作接觸插塞時，金屬層1 1 6無法完全填滿上述又寬 又深的開口而只能順應性地形成於其内表面。如此一來， 在利用化學機械研磨（CMP )以進行平坦化處理時，容易 因碟化效應（d i s h i n g e f f e c t )而使鄰近對準標記1 0 1之 金屬層1 1 8發生斷線，如圖中箭號1 1 9所示。亦即，元件之 可靠度將因此而降低。 【發明内容 有鑑於 罩幕之接觸 幕中形成一 烈的反光而 本發明 幕之半導體 準區之金屬 金屬層發生 根據上 罩幕之接觸 件區及一對 準標記。接 案。之後， 罩幕，其中 此，本發明之 窗蝕刻製程， 凹陷區以減少 不利於接觸窗 之另一目的在 裝置，其利用 導線層之南低 斷線。 述之目的，本 窗蝕刻製程。 準區，其中對 著，在基底上 在介電層上形 位於開口圖案 目的在於提供一種部分凹陷硬式 其藉由在對準標記上方之硬式罩 其厚度，進而防止硬式罩幕因強 製作期間微影製程之進行。 於提供一種具有部分凹陷硬式罩 部分凹陷硬式罩幕來降低位於對 落差，進而防止鄰近對準標記之 發明提供一種使用部分凹陷硬式 首先，提供一基底，其具有一元 準區具有一開口圖案以作為一對 方形成一介電層並填入開口圖 成一複晶矽圖案層，以作為硬式 上方之複晶矽圖案層具有一凹陷

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區而位於元件區上方之複晶矽圖案層具有複數孔祠—$ 下方的介電層。最後，藉由圖案化的複晶矽層作為^路出 罩幕，以去除露出的介電層，而在元件區之介蝕刻 複數接觸窗。 9中形成 其中’複晶矽圖案層之厚度在7 〇 0到丨〇 〇 〇埃的範 且凹陷區之深度在3 〇 〇到5 〇 〇埃的範圍。 再^ 接觸自可為位元線接觸窗、閘極接觸窗、式 又根據上述之目的，本發明提供一種具有部分凹陷硬 式罩幕之半導體裝置。此半導體裝置包括：一基底、一介 電層、一複晶矽圖案層、一阻障層、及一金屬層。基底具 ，一元件區及一對準區，其中對準區具有一開LT圖案以作 為一對準標記。介電層係設置於基底上方並填入開口圖案 中’其中位於元件區之介電層具有複數接觸窗。複晶石夕圖 案層没且於介電層上，以作為硬式罩幕，其中位於開口圖 案上方之複晶矽圖案層具有一凹陷區而位於元件區上方之 複晶石夕圖案層具有複數孔洞而露出下方的該介電層。阻障 層係順應性設置於複晶矽圖案層上以及接觸窗與凹陷區之 内表面。金屬層係設置於阻障層上方並填滿接觸窗及凹陷 區 。 其中’複晶矽圖案層之厚度在7 〇 〇到1 〇 〇 〇埃的範圍， 且凹陷區之深度在3 0 0到5 0 0埃的範圍。 再者’接觸窗可為位元線接觸窗、閘極接觸窗、或基 底接觸窗。

1245325 說明（5) " ~ 為讓本發明之上述目的、特徵和優點能更明顯易懂， 下入特舉較佳貫施例，並配合所附圖式，作詳細說明如 下： / 【實施方式】 以下配合第2 Α到2Ε圖說明本發明實施例之使用部分凹 ^硬式罩幕形成接觸插塞之方法。首先，請參照第2八圖 ’提供一用以製作半導體記憶裝置之基底2〇〇，例如一石夕 基底或其他半導體基底。基底2 ο 0具有一元件區3 0，例如 陣列區或是周邊電路區，以及一對準區4〇，其中元件區 上具有複數閘極結構2 〇 7且對準區4 0具有一開口圖案2 〇 i以 作為一對準標記（alignment mark，AM)。此處，閘極結 構2 0 7係包括一閘極介電層2 〇 2、一閘極電極2 〇 4、及一閘 極間隙壁2 0 6。 、 〇 接下來，請參照第2B圖，在基底2 0 0上沉積一介電層 乙 12 以作為層間介電（interiayer dieiectric， id) 層，其覆盍元件區3 〇之閘極結構2 〇 7並填入對準區4 〇之開 二圖案。層間介電層212可為一單層結構或多層結構。 舉例而δ ，層間介電層2 1 2包括一硼填石夕玻璃（g, ρ % )層 及一由四乙基矽酸鹽（TE〇s )所構成之氧化層。在本實曰施 例中，層間介電層2丨2形成步驟係於基底2〇〇上形成硼磷矽 玻离層2 0 8以復蓋元件區3 〇之閘極結構2 〇 7並填入對準區4 〇 ^開口圖案201。之後，纟實施一化學機械研磨（CMp)處 王一以去除閘極結構2 〇 7上方多餘的碟石夕玻璃層2 〇 8。接 著藉由習知沉積技術，例如化學汽相沉積（CVD )，在閘

1245325 五、發明說明（6) 極結構2 0 7及研磨後的硼磷矽玻璃層2 〇 8上形成由四乙基矽 酸鹽（TEOS )所構成之氧化層210。 、 接著’於層間介電層2 1 2上方沉積一複晶石夕層2 1 4以作 為後續钱刻製程之硬式罩幕。此處，複晶矽層2丨4可藉由 習知沉積技術，例如CVD，形成之。再者，複晶矽層214之 厚度在7 0 0到1 0 0 0埃的範圍。之後，在複晶矽層2 1 4上形成 一光阻圖案層216，其具有一開口圖案217以露出對準區4〇 之開口圖案2 0 1上方的複晶矽層2 1 4。 接下來’請麥照第2 C圖，圖案化層間介電層2 1 2上方 之複晶石夕層2 1 4以形成複晶矽圖案層2丨4a，其中位於開π 圖案201上方之複晶矽圖案層214a具有一凹陷區219而位於 元件區3 0上方之複晶矽圖案層2 1 4a具有複數孔洞2 2 1 a、 221b、及221cto露出下方的層間介電層212。此處，形成 複晶矽圖案層2 1 4 a包括下列步驟。首先，以第2 β圖之光阻 圖案層2 1 6作為蝕刻罩幕，以部分去除開口圖案2丨7下方之 複晶矽層2 1 4以在開口圖案（對準標記）2 〇丨上方形成一凹 陷區2 1 9，其深度在3 0 〇到5 〇 〇埃的範圍。接著，將不再需 要的光阻圖案層2 1 6去除。之後，再在複晶矽層2丨4上形成 另一光阻圖案層218，其具有複數孔洞221a、221b、及 221c位於兀件區30上方。接著，藉由光阻圖案層218作為 餘则罩幕’以飯Μ複晶矽層2 1 4，以將複數孔洞2 2 1 a、 2 2 1 b、及2 2 1 c轉移至複晶矽層2丨4並露出下方的層間介電 層2 1 2，以供後續定義接觸窗區之用。舉例而言，孔洞 2 2 1 a係用以定義一位元線接觸窗（q );孔洞2 2丨b係用以

0548-A50104-TWF(4.5) - 92197 ^ spm.ptd 第10頁 1245325 五、發明說明·（T) :孔洞2 2 1 c係用以定 基底接 義 定義一閘極接觸窗（q 觸窗（cs ) 。 & 如之前所述，若包含複晶矽之硬式罩幕 會造成強烈的反光而導致對準標記在後續微影ϋ =， 用。另一方面，若硬式罩幕的厚度不足，會不=二2二作 刻製程之進行。然而，在本實施例中，由於势1捭)、績蝕 上方的複晶矽硬式罩幕2 14a之厚度因凹陷區2 示5己2 因此不會形成強烈的反光而影響後續1177牛氐， 行之微影製程D j ΰ衣作期間所進 接下來，請參照第2 D圖，在去除光阻圖案岸 ，以禝晶矽圖案層214a作為一蝕刻罩幕，以丄二 上方露出的層間介電層212而形成位&線接觸 極接觸窗223b、及基底接觸f 2 2 3c 二二、， 間安由於開口圖案m上方的層間介電層: 圖案f14a’因此其不會受到融刻。如此-广；；：： ，金屬層沉積時位於對準區4〇之高低落差（step heighf i2fa%Ut參照第_，在複晶石夕M案層214&上及接觸 2 2 3 b、及2 2 3 c與凹陷區21Θ内表面順庫性形成一 阻障層222，其包括一鈦及汽彳卜#。々德=應性形成 及I化鈦〜後，在阻障層2 2 2上 形成-金屬層224，例如鎮金屬，並填 、 ，、纖C與凹陷區219，以完 ^ 製作。接著利用如化學機械研声 西基〔plug)之 由於對準區4〇之高低落差已降石击來平坦化金屬層222。 , 牛低’因此平坦化金屬層222 第11 〇548-A50104-TWF(4J) ： 92197 ； spm.ptd 1245325 五、發明說明（8) 進而防止鄰近對 時可避免碟化致應（cUshing effect ) 準區”=屬層2 2 2發生斷線。 同明菩知、第2 £圖，其繪示出根據本發明實施例之具 有1分凹陷罩幕之半導體裝置。此半導體裝置包括：一基 底“ 層間介電層2 1 2、一複晶矽圖案層2 1 4 a、一阻障 層222、及一金屬層224。基底200具有一元件區30及一對 準區4〇 ，盆由- Μ。 ^ /、T疋件區3 0上具有複數閘極結構2 0 7且對準區 40具=$一開口圖案201以作為一對準標記。此處，閘極結 構2 0 1 ίτ、包括—閘極介電層2 0 2、一閘極電極2 0 4、及一閘 極間F皁壁2 0 6 °層間介電層2 1 2係設置於基底2 0 0上方並填 =開口圖案2 0 1中，其中位於元件區3 0之層間介電層2 1 2具 。有。位凡線接觸窗2 2 3a、閘極接觸窗2 2 3b、及基底接觸窗 22m °再者’層間介電層212可包含硼磷矽玻璃層2〇8及甴 四乙基石夕酸鹽所構成之氧化層2 1 0。複晶矽圖案層2 1 4a係 &置於層間介電層2 1 2上，以作為硬式罩幕·其中位於開 口圖案201上方之複晶矽圖案層214a具有一凹陷區2丨9而位 於元件區3 0上方之複晶矽圖案層2 1 4 a具有複數孔洞2 2 1 a、 2 2 1 b、及2 2 1 c而露出下方的層間介電層2 1 2。在本實施例 中’複晶矽圖案層21 4a之厚度在70 0到1 0 0 0埃的範圍，且 凹陷區2 1 9之深度在3 0 0到5 0 0埃的範圍。阻障層2 2 2，例如 由鈦及氮化鈦所構成，係順應性設置於複晶矽圖案層2 1 4a 上及接觸窗223a、223b、及223c與凹陷區219之内表面。 金屬層2 2 4，例如鎢金屬層，係設置於阻障層2 2 2上方並填 滿接觸窗223a、223b、及223c與凹陷區219。

0548-A50104-TWF(4.5) ； 92197 ： spin.ptd 第12頁 1245325 五、發明說明（9) 根據本發明之使用部分凹陷硬式罩幕之接觸窗形成方 法，由於位於對準標記2 0 1上方之複晶矽圖案層2 1 4 a之厚 度減少，因此可防止硬式罩幕因強烈的反光而不利於接觸 窗製作期間微影製程之進行。再者，根據本發明之具有部 分凹陷硬式罩幕之半導體裝置，由於位於對準區40之金屬 層2 24之高低落差可藉由部分凹陷之硬式罩幕2 14a來降低 ，因此可防止鄰近對準標記2 0 1之金屬層2 2 4於平坦化處理 之後發生斷線。亦即，增加半導體裝置之可靠度。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。

0548-A50104-TWF(4.5) ; 92197 ; spm.ptci 第13頁 1245325 圖式簡單說明 第1圖係繪示出傳統使用單層複晶石夕硬式罩幕之半導 體裝置剖面示意圖。 第2 A到2 E圖係繪示出根據本發明實施例之使用部分凹 陷硬式罩幕形成接觸插塞之方法剖面示意圖。 【符號說明】 習知： 1 0〜元件區； 2 0〜對準區； 100〜基底； 1 0 1〜開口圖案； 1 0 2〜閘極介電層； 1 0 4〜閘極電極； 1 0 6〜閘極間隙壁； 1 0 7〜閘極結構； 112〜層間介電層； 1 1 3 a〜位元線接觸窗； I 1 3 b〜閘極接觸窗； II 3 c〜基底接觸窗； 1 1 4〜硬式罩幕； I 1 6〜阻障層； 118〜金屬層； II 9〜斷線處。

0548-A50104-TWF(4.5) ： 92197 ： spm.ptd 第14頁 1245325 圖式簡單說明 本發明· 3 0〜元件區， 4 〇〜對準區； 2 0 0〜基底； 2 0 1 、2 1 7〜開口圖案； 2 0 2〜閘極介電層； 2 0 4〜閘極電極； 2 0 6〜閘極間隙壁； 2 0 7〜閘極結構； 208〜硼磷矽玻璃層； 2 1 0〜由四乙基矽酸鹽所構成之氧化層； 2 1 2〜層間介電層； 2 1 4〜複晶石夕層； 21 4a〜複晶矽圖案層； 2 1 6、2 1 8〜光阻圖案層； 2 1 9〜凹陷區； 2 2 1 a、2 2 1 b、2 2 1 c 〜孔洞； 2 2 2〜阻障層； 2 2 3 a〜位元線接觸窗； 2 2 3 b〜閘極接觸窗； 223c〜基底接觸窗； 2 2 4〜金屬層。

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Claims (1)

1245325 六、申請專利範圍 1 . 一種使用部分凹陷硬式罩幕之接觸窗蝕刻製程，包 括下列步|驟： 提供一基底，其具有一元件區及一對準區·其中該對 準區具有一開口圖案以作為一對準標記； 在該基底上方形成一介電層並填入該開口圖案； 在該介電層上形成一複晶石夕圖案層，以作為該硬式罩 幕，其中位於該開口圖案上方之該複晶矽圖案層具有一凹 陷區而位於該元件區上方之該複晶矽圖案層具有複數孔洞 而露出下方的該介電層；以及 藉由該圖案化的複晶石夕層作為一钱刻罩幕，以去除該 露出的介電層’而在該元件區之該介電層中形成複數接觸 窗。 2. 如申請專利範圍第1項所述之使用部分凹陷硬式罩 幕之接觸窗蝕刻製程，其中形成該複晶矽圖案層，更包括 下列步驟： 在該介電層上形成一複晶^夕層； 藉由一第一光阻圖案層作為钱刻罩幕，以部分去除該 開口圖案上方之該複晶矽層，而在其中形成一凹陷區； 去除該第一光阻圖案層； 藉由一第二光阻圖案層作為蝕刻罩幕，以蝕刻位於該 元件區之該複晶矽層，而在其中形成該等孔洞；以及 去除該第二光阻圖案層。 3. 如申請專利範圍第1項所述之使用部分凹陷硬式罩 幕之接觸窗蝕刻製程，其中該介電層包括硼磷矽玻璃及四

0548-A50104-TWF(4_5) : 92197 ; spm.ptd 第16頁 1245325 六、申請專利範圍 乙基矽酸鹽所構成的氧化物之任一種。 4. 如申請專利範圍第1項所述之使用部分EJ陷硬式罩 幕之接觸窗蝕刻製程，其中該複晶矽圖案層之厚度在7 0 0 到1 0 0 0埃的範圍。 5. 如申請專利範圍第4項所述之使用部分凹陷硬式罩 幕之接觸窗蝕刻製程，其中該凹陷區之深度在3 0 0到5 0 0埃 的範圍。 6. 如申請專利範圍第1項所述之使用部分凹陷硬式罩 幕之接觸窗蝕刻製程，其中該等接觸窗係包括位元線接觸 窗、閘極接觸窗、及基底接觸窗之任一種。 ‘7.如申請專利範圍第1項所述之使用部分凹陷硬式罩 幕之接觸窗钱刻製程，更包括下列步驟： 在該複晶矽圖案層上及該等接觸窗與該凹陷區之内表 面順應性形成一阻障層； 在該阻障層上方形成一金屬層並填滿該等接觸窗及該 凹陷區；以及 平坦化該金屬層。 8. 如申請專利範圍第7項所述之使用部分凹陷硬式罩 幕之接觸窗蝕刻製程，其中該阻障層包括鈦及氮化鈦。 9. 如申請專利範圍第7項所述之使用部分凹陷硬式罩 幕之接觸窗钱刻製程，其中該金屬層係一鶴金屬層。 1 0 .如申請專利範圍第7項所述之使用部分凹陷硬式罩 幕之接觸窗蝕刻製程，其中藉由化學機械研磨來平坦化該 金屬層 。

0548-A50104-TWF(4.5) ： 92197 ； spm.ptd 第17頁 1245325 六、申請專利範圍 11 . 一種具有部分凹陷硬式罩幕之半導體裝置，包 括·’ 一基底，其具有一元件區及一對準區，其中該對準區 具有一開口圖案以作為一對準標記； 一介電層，設置於該基底上方並填入該開口圖案中， 其中位於該元件區之該介電層具有複數接觸窗； 複晶矽圖案層設置於該介電層上，以作為該硬式罩 幕，其中位於該開口圖案上方之該複晶矽圖案層具有一凹 陷區而位於該元件區上方之該複晶矽圖案層具有複數孔洞 而露出下方的該介電層； 一阻障層，順應性設置於該複晶矽圖案層上及該等接 觸窗與該凹陷區之内表面；以及 一金屬層，設置於該阻障層上方並填滿該等接觸窗及 該凹陷區。 i 2.如申請專利範圍第1 1項所述之具有部分凹陷硬式 罩幕之半導體裝置，其中該介電層包括硼磷矽玻璃及四乙 基石夕酸鹽所構成的氧化物之任一種。 1 3.如申請專利範圍第1 1項所述之具有部分凹陷硬式 罩幕之半導體裝置，其中該複晶矽圖案層之厚度在7 0 0到 1 0 0 0埃的範圍。 1 4.如申請專利範圍第1 1項所述之具有部分凹陷硬式 罩幕之半導體裝置，其中該凹陷區之深度在3 0 0到5 0 0埃的 範圍。 1 5 .如申請專利範圍第1 1項所述之具有部分凹陷硬式

0548-A50104-TWF(4.5) : 92197 : spm.ptd 第18頁 1245325 六、申請專利範圍 罩幕之半導體裝置，其中該等接觸窗係包括位元線接觸 窗、閘極接觸窗、及基底接觸窗之任一種。 1 6 .如申請專利範圍第1 1項所述之具有部分凹陷硬式 罩幕之半導體裝置，其中該阻障層包括鈦及氮化鈦。 1 7.如申請專利範圍第1 1項所述之具有部分凹陷硬式 罩幕之半導體裝置，其中該金屬層係一鎢金屬層。

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