TWI245380B - Semiconductor device - Google Patents

Description

1245380 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置，尤其係關於一種信號傳 輸之時其耐雜訊性優異，並且在高速信號之傳輸之時可發 揮優異的效果之半導體裝置。 【先前技術】 近年來，隨著電子機器之小型化、高速化，半導體裝置 也開始要求高密度化、高功能化、及高速化。其中，在半 導體裝置的實施形態上，並非端子配置在周邊，而係橫跨 整個面全體將端子配置成格子狀之格式陣列（grid array) 型，已成爲高密度組裝之主流，而受注目地被開發中。在 格式陣列型之半導體裝置中，通常使用配線基板而對應於 上述需求者爲多。其原因爲，使用配線基板的話，可實施3 次元的配線層之積層，除了可將多數的配線予以高密度的 配線之外，配線的自由度亦大，並且亦容易進行電氣上之 強化。 公知的球格式陣列（BGA)型之半導體裝置方面，可舉曰本 JP-A-6- 1 1 23 54中所揭示者做爲一例。 在該公知的半導體裝置中，如第17圖所示，首先將半導 體元件1載置於配線連結基板50上，將半導體元件1上之 電極2及基板50之導體配線5上的接墊（pad)，利用打線接 合（wire bonding)或凸塊（bump)之金屬突起而做電性連接。 雖然配線基板50係由複數個配線層所形成，中繼點6係不 同配線層上之導體配線5彼此朝垂直方向連結，而做成電 性之連接者。其後，進行樹脂封裝，在裝設被稱爲焊球之 1245380 電極端子之後，將配線連結基板5 0在圖中之虛線部3處切 斷成個別的基板。 該切斷後之部分係第18Α圖、第18Β圖所示之單片化之 部分。在該等之圖中，符號5 1、5 2係配線層。在導體配線 5之接墊9上，進行確保連接性用之電鍍處理。此時之電 鍍上，一般係以成本、處理速度之點而使用電解電鍍較多。 因此，如第1 7圖所示，電解電鍍用之電鍍引線8經由電鍍 短柱7而附著於導體配線5上，因而使電極端之接墊9被 電鍍。並且，由於圖型化之容易度，使這些電鍍引線8被 附著到最上層或最下層。這些電鍍引線8，在第1 7圖所示 的連結基板50之狀態下，與所有的導體配線5連接，雖然 電氣上均被短路，但是在該接墊9之電鍍完成後而將各個 基板切斷之時，並不需要信號傳輸之故，各個導體配線5 被短路時無法做信號傳輸。因此’雖然使各個導體配線5 在連結基板5 0沿著虛線部3切斷時亦同樣地被切斷，而做 成電氣獨立之形態，但是在切斷後附著於第18Α圖、第18Β 圖之各導體配線上殘留有電鍍短柱7。 然而，如此公知的構成中，卻有下列的課題。 首先，在信號傳輸到各個基板之導體配線5之時，殘留 的電鍍短柱7係在電氣上完全不需要的東西。並且’欲將 其完全除去之時，必須使用無電解電鍍’因此考慮到成本 及製造能力上均不合乎現實。 其次，將根據電鍍短柱7之殘留而說明另一個課題。 第1點方面，如第17圖及第18Α圖所示之電鍍短柱7集 中存在於最上層或最下層之時，雜訊會從兩相鄰的導體配 1245380 線1 0及1 1經由電鍍短柱7而流入附著有此電鍍短柱7之 導體配線5，由於附著在導體配線1 0及1 1之其它電鍍短柱 12及13與電鍍短柱7產生干擾之時，亦有雜訊進入之虞。 尤其在使用BGA等之配線基板的半導體裝置中，實施高密 度配線者佔多數，隨著爾後之高功能化，輸出入端子數量 有變成越來越增大的方向，因而配線密度上升，另一方面， 未來除了此顧慮之外，恐亦無法避免產生電鍍短柱彼此之 電氣短路或遷移所造成的電氣破壞之問題。並且在信號之 高速化之時，一方面頻率數提高，另一方面信號振幅變小， 因此對雜訊變成很敏感，據推測此課題會變成更顯著。 第2點方面，電鍍短柱7之長度係其本身。一般，據了 解會產生從電鍍短柱之電磁發射，該發射雜訊會對其它之 信號產生波形扭曲、延遲等之不利情況。再者，傳輸的信 號變成高速之時，依照頻率數或信號之種類而使電鑛短柱7 具有電容性，因而對傳輸到導體配線的信號會有產生不良 影響之可能性，在配線基板上進行阻抗整合之時，由於該 突部而產生不需要的發射，因此無法獲得本來所需要的阻 抗。並且不需要之發射雜訊亦會造成能量損失。 這種公知的半導體裝置，對於電鍍短柱方面之上述顧慮 至今可說全無對策。 【發明內容】 本發明係爲了解決上述公知之半導體裝置所見之課題而 開發者，其目的在提供一種半導體裝置，其並非以成本爲 重點而係主要在設計上下功夫，除了可防止來自電鍍短柱 之雜訊或從電鍍短柱本身發射之雜訊造成的信號波形扭曲 1245380 以外，同時亦可防止從外部經由電鍍短柱流入的雜訊，結 果可使信號傳輸特性變成優異。 爲了達成此目的，本發明之半導體裝置具有以下之構 成。 本發明之半導體裝置，其特徵爲：具備有：具有複數個 電極之半導體元件、連接到上述半導體元件之電極的複數 條導體配線、附著於上述導體配線上之電鍍短柱、及在基 材上形成有複數層之配線層，附著於第1導體配線上之電 鍍短柱、及附著於與上述第1導體配線相鄰之單數或複數 之第2導體配線上之電鍍短柱，係存在於不同的導體配線 層中。 依照該構成之時，傳輸信號的導體配線及電鍍短柱，與 相鄰的導體配線之電鍍短柱分離，因此可防止從電鍍短柱 流入之雜訊。 第1導體配線較佳爲接地或連接到電源者。 依照該構成之時，可防止電鍍短柱對接地或連接到電源 的第1導體配線產生不良影響。 依照本發明，傳輸到第1導體配線的信號較佳係爲數位 信號。 依照該構成之時，可有效地防止上述雜訊。 依照本發明，上述數位信號之頻帶爲100MHZ以上較佳。 依照該構成之時，可有效地防止上述雜訊。 依照本發明，附著於第1導體配線上之電鍍短柱，與附 著於第2導體配線上之電鍍短柱之間的距離，係比和附著 於第1導體配線上之電鍍短柱及附著於第2導體配線上之 1245380 電鍍短柱爲同一配線層上存在的其它之電鍍短柱的最小配 線間隔更大較佳。 依照該構成之時，加上上述雜訊之對策之時，可更有效 地防止電鍍短柱彼此之干擾。 本發明之另一實施形態，其特徵爲：具備有：具有複數 個電極之半導體元件、連接到上述半導體元件之電極的複 數條導體配線、附著於上述導體配線上之電鍍短柱、及在 基材上形成有複數層之配線層，上述導體配線係跨複數個 配線層而形成，上述電鍍短柱係從導體配線朝向基材之周 邊部而形成，同時根據導體配線之配置而形成於可將上述 電鍍短柱之長度做成最小的配線層上。 本發明之更另一實施形態，其特徵爲：具備有：具有設 置於基材上之電極的半導體元件、連接到上述半導體元件 之電極的複數條導體配線、附著於上述導體配線上之電鍍 短柱、及在基材上形成有複數層之配線層，上述導體配線 從電極朝向與基材中設置半導體元件之面爲相反側的面上 跨過複數個配線層，並且從上述電極朝向基材之周邊部而 形成，上述電鍍短柱係在上述相反側之面的配線層中從導 體配線朝向基材的周邊部而形成。 本發明之更另一實施形態，其特徵爲：具備有：具有設 置於基材上之電極的半導體元件、連接到上述半導體元件 之電極的複數條導體配線、附著於上述導體配線上之電鍍 短柱、及在基材上形成有複數層之配線層，上述導體配線 從電極朝向與基材中設置半導體元件之面爲相反側的面上 跨過複數個配線層，並且從基材之周邊朝向中央部而形 1245380 成，上述電鍍短柱係在上述半導體元件側之面的配線層中 從導體配線朝向基材的周邊部而形成。 依照這些構成之時，可使電鍍短柱之長度爲最短，因此 可以有效地防止來自電鍍短柱之電氣發射或雜訊、及電鍍 短柱彼此之電氣干擾。並且，在配線基板上之阻抗整合變 成容易，亦可降低信號的扭曲。

本發明之更另一實施形態，其特徵爲：具備有：具有複 數個電極之半導體元件、連接到上述半導體元件之電極的 複數條導體配線、及附著於上述導體配線上之電鍍短柱， 上述電鍍短柱之線寬係形成爲比上述導體配線之線寬更 小。 在此情況中，附著於第1導體配線同時配置成與第2導 體配線相鄰的電鍍短柱之線寬，較佳爲形成比上述第1及 第2導體配線之線寬更小。

本發明之更另一實施形態，其特徵爲：具備有：具有複 數個電極之半導體元件、連接到上述半導體元件之電極的 複數條導體配線、及附著於上述導體配線上之電鍍短柱， 附著於相鄰的導體配線且相鄰之電鍍短柱之線間隔係形成 比相鄰導體配線之線間隔更大。 在此情況中，附著於第1導體配線同時配置成與第2導 體配線相鄰的電鎪短柱與上述第2導體配線之線間隔，較 佳爲形成比上述第1導體配線及第2導體配線之線間隔更 大。 依照該構成之時，可以有效地防止來自電鍍短柱之電磁 發射或雜訊之影響、及電鍍短柱彼此之電氣干擾。 -10- 1245380 依照如以上所述之本發明之時，可防止由電鍍短柱引起 的電磁發射或雜訊，並且亦可降低電鍍短柱彼此之電氣干 擾，因此可提供電氣性能優異的半導體裝置。 【實施方式】 第1實施例 第1圖係本發明之半導體裝置的第1實施例中配線基板 的平面圖。第2A圖係第1圖之半導體裝置的一部分之放大 圖，爲第1圖之配線基板被單片化的部分之表層的圖型 例，而且在第1圖所示的4方向內，僅以一個方向做爲代 表而顯示圖型。第2B圖係下層之圖型例。 第1圖中，半導體元件1具有電極端子2。在此處，雖然 半導體元件1載置於配線基板上，然而顯示尙未進行樹脂 封裝的狀態。但是，與上述公知例之情形同樣地，在封裝 後進行焊錫球之組裝之後，結果在虛線所示的各邊切斷位 置3上進行切斷。 在第2A及2B圖中，51係形成於表層的配線層，52係形 成於下層的配線層。配線基板係由線4等而與半導體元件1 做電性連接，在配線基板上具有導體配線5、使不同的配 線層之導體配線朝向垂直方法連接之中繼點6、及附著於 導體配線之電鍍短柱7。電鍍短柱7在基板之切斷前係與 第1圖之電鍍引線8連接，因此可使用其等進行電解電鍍， 在設置於第2圖中導體配線5之連接端的接墊9以外，以 焊阻劑等遮蔽之後進行電解電鍍的話，僅接墊9被電鍍， 故可保護線4與導體配線5之連接用之界面。導體配線5 爲銅材質之情況，電鍍之時一般係在電解鎳之電鍍後進行 1245380 電解金之電鍍處理。並且在此處，半導體元件1與配線基 板之連接構造上之一例方面，雖然係以線4連接，但是連 接方法或材質等沒有特別限定，只要可使兩者達成電性連 接的話即可。以上所述之各部的構成及其關係，在以後所 有的實施例中均爲相同，因此以後有關的詳細說明均予省

在該第1實施例中，與半導體元件1之類比端子相連的 導體配線5之電鍍短柱7，和相鄰的導體配線1 〇及1 1之電 鍍短柱1 2及1 3，並非與電鍍短柱7在同一之配線層5 1上， 而係設置在另一個配線層52上。在該情況下，不論係設置 於正下方之層、或係2層下方之層之時，只要係不同的配 線層即可。再者，若配線基板之全體的層數爲複數的話， 亦在本第1實施例之範疇中。1 4係下層之導體配線，24係 焊錫球。

依照本第1實施例之時，至少相鄰的導體配線1 0、5、1 1 之電鍍短柱1 2、7、1 3存在另一層的話即可，極端的話如 第3A及3B圖所示，亦可爲除了導體配線5以外之其餘的 導體配線之電鍍短柱爲不同的配線層。但是，無論如何， 電鑛短柱之形成係與通常各層中導體配線之圖型化同樣地 以一次進行，因此工程數方面與不採用本實施例之情況相 同。亦即，如本實施例之情況，在下層設置有類比之導體 配線5之兩個相鄰之導體配線1 〇及1 1之電鍍短柱1 2及1 3 之情況中，僅預先準備如第2B圖所示，做爲下層52之圖 型的一部分之電鍍短柱12及13，然後與導體配線14之圖 型化的同時進行而已。因而將電鍍短柱12、13設置在表層 -12- 1245380 以外的配線層5 2之情況下，這些電鍍短柱1 2、1 3在第1 圖之連結基板的狀態中係經由中繼點6而與電鍍引線8相 連。 實現本第1實施例之半導體裝置的製造方法上，係完全 爲公知技術的範圍，僅在是否將電鍍短柱設置在任何一層 之點上不同。第4A-4F圖係顯示本第1實施例中配線基板 之製造方法例。細節上，首先在第4A圖所示之附有銅箔的 絕緣層1 5上，以如第4B圖所示的光阻劑1 6而實施圖型 化’如第4C圖所示將內層銅箔17之不需要的部分除去。 如第4C圖所示，兩面之圖型化完成的話，如第4d圖所示 將外層用附有銅箔的絕緣層1 8壓住於上面，如第4E圖所 示以鑽孔機開出貫通孔1 9，如第4F圖所示在該部分上進 行銅電鍍20，而與最上層的外層銅箔21做電性導通。並 且，如第4G圖所示將最上層及最下層，與早先之內層同樣 地進行圖型化即可。22係最下層之外層銅箔。 雖然以上係代表性的4層基板之製造方法，該製造方法 到底只是一例而已，在本第1實施例中，於進行各層之圖 型化之時，只要將電鍍短柱1 2及1 3設爲目的之層即可。 例如，僅對第4G圖之最下層的外層銅箔22實施如第2B 圖所示的圖型化之時，即使其它以外之層只做與上述同樣 的圖型化之時，亦與本第1實施例相當。 依照以上構成之時，傳送類比信號的導體配線5之電鍍 短柱7，及至少兩相鄰之導體配線1 0及1 1的電鍍短柱1 2 及1 3係分別爲不同的配線層，因此該等電鍍短柱彼此的間 隔很寬，並且電鍍短柱1 2及1 3和導體配線5之間的距離 1245380 變大，因此，即使從電鍍短柱1 2及1 3引起電磁發射或雜 訊之時，亦可防止對傳送類比信號的導體配線5產生不良 影響。 從而，可提供雜訊少、且類比信號傳送波形扭曲少的半 導體裝置。 (第2實施例）

第5A及5B圖係本發明之半導體裝置的第2實施例中配 線基板之配線圖型例。圖中的符號，除了導體配線25以 外，均與第1圖、第2A及2B圖所使用者相同。本第2實 施例與第1實施例，係在該導體配線，即與相鄰的導體配 線在配線層爲不同的情況而形成之特定的導體配線之傳輸 信號，係爲接地或電源之方面相異。亦即，第5A及5B圖 中，特定的導體配線25係接地或連接到電源者。

依照以上構成之時，接地或電源之導體配線25的電鍍短 柱7至少與兩相鄰之導體配線1 0及1 1的電鍍短柱1 2及 1 3，在配線層5 1、5 2相異，因此，電鍍短柱彼此不相鄰， 電鍍短柱彼此之間隔很寬，並且電鍍短柱1 2及1 3與導體 配線25的距離亦變大。因此，即使從電鑛短柱1 2及1 3引 起電磁發射或雜訊之時，亦可防止對接地或電源之導體配 線25產生不良影響。 從而，可提供對接地或電源之雜訊少的半導體裝置。 (第3實施例） 第6圖係顯示本發明之半導體裝置的第3實施例中配線 圖型例。圖中的符號，除了導體配線26以外，均與第1圖、 第2A及2B圖所使用者相同。本第3實施例與第1實施例 -14- 1245380 係在該導體配線2 6之傳輸信號，係爲數位信號方面相異。 依照以上構成之時，數位信號之導體配線2 6的電鍍短柱 7，至少與兩相鄰之導體配線1 〇及1 1的電鍍短柱1 2及1 3 (圖 示省略），在配線層方面相異，因此，兩者並不相鄰，兩者 的間隔很寬，並且從導體配線1 〇、1 1之電鍍短柱到導體配 線2 6之距離亦變大。 數位信號含有高調波成分，實際上具有名義上之頻率數 的數倍到1 0倍之高調波成分。在產生雜訊之時，該高調波 成分對雜訊很敏感，因此結果對信號的影響很大。但是， 由於上述之構成，即使從導體配線1 〇、11之電鍍短柱引起 電磁發射或雜訊之時，亦可防止對傳送數位信號之導體配 線26產生不良影響。 從而，可提供雜訊少、且數位信號傳送波形扭曲少的半 導體裝置。 以上，雖然第1、2、3實施例係將信號的種類分別說明， 但是這些第1、2、3實施例之本質，以至少一條導體配線 之電鍍短柱及其兩相鄰之電鍍短柱而實現的話即可，本發 明係包含，一個半導體裝置之各個導體配線中，將上述第 1、2、3實施例同時實現者。 (第4實施例） 第7A及7B圖係顯示本發明之半導體裝置的第4實施例 中之配線圖型例。本第4實施例與第3實施例係在傳送的 頻帶爲100MHZ以上之點相異。在100MHZ以上之數位信號 中，雜訊的影響特別大。因此，僅選擇附著於傳輸數位信 號中100MHZ以上之部分的導體配線27上之電鍍短柱7、 1245380 及附著於該兩相鄰之導體配線10、π的電鍍短柱12、13, 而成爲設置於不同的導體配線層51、52上之構成。 依照以上構成之時，傳輸數位信號中之100ΜΗΖ以上之 部分的導體配線27上之電鍍短柱7，與該兩相鄰之導體配 線1 0、1 1的電鍍短柱1 2、1 3，在配線層方面相異，因此， 這些電鍍短柱並不相鄰，這些電鍍短柱的間隔很寬，並且 導體配線27與兩相鄰之導體配線1 0、1 1之電鍍短柱1 2、 1 3的距離亦變大。

成爲100ΜΗΖ以上之筒速信號的話，考慮將做爲其高調 波成分之約1 GHz的信號進行傳輸之情形，必須以雜訊對策 爲優先。該情況下，係對數位信號之中限定上述100MHZ 以上之信號而採取導體配線間隔之故，因此可說係比上述 第3實施例爲更有效果的對策。

即，與第6圖之配線圖型例比較，第7圖之配線圖型中， 僅將100MHZ以上之信號的導體配線27之電鍍短柱7設置 在不同的配線層上。因此，即使從另外之電鍍短柱1 2及1 3 引起電磁發射或雜訊之時，亦可防止對傳輸100MHZ以上 之信號的導體配線27產生不良影響。 從而，可提供雜訊少，且數位信號傳送波形扭曲少的半 導體裝置用之配線基板。 (第5實施例） 第8 A-8C圖係顯示本發明之半導體裝置的第5實施例中 配線圖型例。在本第5實施例中，其與第1實施例到第4 實施例之相異點係如下所述。即，導體配線5之電鍍短柱 7，與附著於導體配線5之兩相鄰導體配線1 〇及1 1且存在 •16· 1245380 於不同的配線層之電鍍短柱2 9 A及2 9 B之距離，係爲比從 導體配線5之電鍍短柱7，到形成導體配線5之同一配線層 內之另一導體配線所附著之電鍍短柱28 A或28B之最小間 隔爲更大之構成。

亦即，電鍍短柱7與不同配線層52之電鍍短柱29A、29B 之間隔3 1，係構成比和導體配線5爲同一配線層5 1內從電 鍍短柱7到電鍍短柱2 8 A或2 8 B之最小間隔3 0更大。在此 處導體配線5係不管類比、數位、電源及接地等、傳輸信 號的種類。

依照以上構成之時，導體配線5之電鍍短柱7係與兩相 鄰導體配線10、1 1之電鍍短柱29A及29B的配線層相異， 加上到達此處之距離，係比到達同一配線層內最接近之電 鍍短柱28A或28B之距離更大，因此該兩相鄰導體配線 10、11之電鍍短柱29A及29B，係位於從導體配線5之電 鍍短柱7離開充分的距離之處。因此，即使從電鍍短柱29A 及29B引起電磁發射或雜訊之時，亦可防止對導體配線5 產生不良影響。 從而，可提供雜訊少，且傳送波形扭曲少的半導體裝置 用之配線基板。 (第6實施例） 第6實施例亦與上述第1 _4實施例僅在配線圖型上相 異，說明將限定於此部分。第9圖係顯示本發明之半導體 裝置的第6實施例之剖面圖，1係半導體元件、5係導體配 線、4係線、6係中繼點。 箭頭4 8顯示一連串之信號經路，該信號經路4 8從半導 -17- 1245380 體元件1朝向線4，再數次經由中繼點6而到達焊錫球24。 半導體元件1係以樹脂49而進行封裝。23係焊阻劑。本第 6實施例中，係構成以4層基板形成的電路。 然後在本第6實施例中，係使電鍍短柱7之長度L成爲 最短的方式，而選擇做爲電鍍短柱7存在的配線層之第4 層。亦即，在第2層設置以虛線顯示之暫定的電鍍短柱3 5 之情況中，其長度係爲從配線基板外周到中繼點6爲止之 距離，設置在第4層之情況的電鍍短柱7之長度L係爲從 配線基板外周到中繼點6爲止之距離，明顯地變短。 在本第6實施例中，附著於所有的導體配線之電鍍短柱 方面，係各個均採用此選擇方法。第10圖係本半導體裝置 之剖面圖，其係顯示各個設置有最短的電鍍短柱之例。在 導體配線5A中第3層上設置有電鑛短柱7A，在導體配線 5B中第4層上設置有電鍍短柱7B。層數或配線數比其更 多的話，雖然其選擇肢增加，但是處理方法與上述相同。 依照以上之構成時，電鍍短柱7、7A、7B，係以最短的 長度附著在各導體配線5上，從電鍍短柱7、7A、7B之電 磁發射及雜訊等之電氣的影響變成最小限度。並且，在進 行阻抗控制之時，亦可忽略電鍍短柱7、7A、7B之電氣的 影響，因此可以容易地實現。 從而，可提供雜訊或電磁發射少，且能量損失少的半導 體裝置。 (第7實施例） 第11圖係顯示本發明之半導體裝置的第7實施例之剖面 圖。 1245380 本第7實施例中，導體配線5係將配線基板朝向其外部 而依照信號經路之箭頭4 8的一方向進行配線。6係中繼 點。即，從與半導體元件1之電極端子2相連的接墊9到 相反側之焊錫球2 4爲止，係以最短距離而進行配線。並且 在此處，將電鍍短柱7C以最短距離而連到最下層之導體配 線端。因此，例如與連到其它之配線層的配線端的情況比 較，電鍍短柱7C係爲最短。L係其長度。這些係在至少一 條導體配線5中實現。 依照以上之構成時，電鑛短柱7C成爲以最短長度而附著 於各導體配線上，可使導體配線中電鍍短柱之影響變成最 小限度，以此效果對兩相鄰之電鍍短柱之影響亦變少。尤 其電鑛短柱，相對於傳輸的頻率數或波長，配線長做成長 之時，會一方面具有電容性，一方面具電感性而附著，而 對導體配線有電氣的影響，因此信號變成高速之時，波長 變短，相對地電鍍短柱之配線長度之影響變大，因而恐有 助長其影響之虞。亦即，本來須有的傳輸波形會扭曲。本 第7實施例具有防止這些不良影響之作用。並且，在進行 阻抗控制之時，可忽略電鍍短柱之電氣的影響，因此可以 容易地實現。 從而，可提供傳輸信號之時傳輸波形之扭曲少的半導體 裝置。 (第8實施例） 第12圖係顯示本發明之半導體裝置的第8實施例中配線 圖型的剖面圖。圖中的符號完全與第1 1圖中所使用者相 同。本第8實施例中，導體配線5經由中繼點6而朝向配 -19 - 1245380 線基板之中心以箭頭48顯示的一方向進行配線。即’從中 繼點6到焊錫球24爲止係以最短距離進行配線。在此處’ 係將電鍍短柱7C以最短距離而連到最上層之導體配線 上。因此在此處，例如與連到其它之配線層的配線端的情 況比較，電鍍短柱7C亦爲最短。這些係在至少一條導體配 線中實現。 由此形成的作用，與早先第7實施例之情況同樣地’從 電鍍短柱7C對其所附著之導體配線5本身之影響’或者對 兩相鄰之電鍍短柱的影響可被降低。並且，在進行阻抗控 制之時，可忽略電鍍短柱7C之電氣的影響’因此可以容易 地實現。 從而，可提供傳輸信號之時傳輸波形之扭曲少的半導體 裝置。 (第9實施例） 第1 3圖係顯示本發明之半導體裝置的第9實施例中配線 圖型。 在本第9實施例中，電鍍短柱7之配線寬係比其所附著 之導體配線的配線寬更小。9係設置於導體配線5之連接 端上的接墊。如上述，不改變配線寬而單純只將配線間隔 擴大之時，雖然在擴大側與相反側的配線間隔會產生變成 狹窄的情況，但是在電鍍短柱7之配線寬做成更小的情況 則無此顧慮，僅將該配線寬做成小，因而有其兩側之配線 間隔可擴大之優點。其後，可將線寬做成狹窄，而可將電 鍍短柱7之部分的電阻値提高。電鍍短柱本身並非信號之 經路，因此該電阻値與傳輸到導體配限的信號沒有直接關 -20- 1245380 係。 依照此構成之時，相鄰電鍍短柱7彼此之配線間隔被擴 大，相鄰電鍍短柱7與導體配線5的距離亦變寬。並且’ 電鍍短柱7之配線寬變小，因此該部分之電阻變大’即使 雜訊電壓從外部流入之時’對所附著的導體配線產生的電 流之絕對量變小。故，從兩相鄰導體配線通過電鍍短柱7 之雜訊，及相反地從電鍍短柱7通過兩相鄰之電鍍短柱而 流入導體配線的發射或雜訊可被降低。

從而，可提供傳輸信號之時傳輸波形之扭曲少的半導體 裝置。 (第10實施例）

第14圖係顯示本發明之半導體裝置的第1〇實施例中配 線圖型。在本第1 〇實施例中，與第9實施例比較，電鍍短 柱之配線寬係受限於與導體配線5並列的電鍍短柱39 ’因 而該電鍍短柱39比所附著的導體配線之配線寬更小之點 相異。電鍍短柱39與相鄰之導體配線5大致並列設置之情 況中，雖然來自該導體配線5的雜訊進入電鍍短柱39中， 因而會對該電鍍短柱39所附著的導體配線產生信號波形 紊亂之不良影響的可能性增大’但是電鑛短柱3 9利用與該 電鍍短柱39並列之導體配線5而將線寬做成狹窄之時，可 將其不良影響有效地降低。並且，半導體元件之端子數變 多之時，配線變成更高密度，因此使上述課題變成更明顯， 雖然有牽連到信號之誤動作，但是此現象可被防止。 依照此構成時，從兩相鄰之導體配線5、5通過電鍍短柱 39之雜訊，或相反地從電鍍短柱39朝向相鄰之導體配線 -21- 1245380 5、5的發射或雜訊可被降低。 從而，可提供傳輸信號之時傳輸波形之扭曲少的半導體 裝置。 (第1 1實施例） 第15圖係顯示本發明之半導體裝置的第11實施例中配 線圖型。在本第1 1實施例中，相鄰之電鍍短柱7、7之配 線間隔4 1係比其所附著的導體配線5、5之配線間隔40更 大。通常配線中接墊9之間距爲導體配線中最小，越朝向 基板外周時配線空間變成越大，因此電鍍短柱7、7之配線 間隔4 1可以比導體配線5、5之配線間隔40吏寬。因此， 接受來自電鍍短柱7之雜訊的可能性降低。例如，雖然來 自兩相鄰之導體配線或兩相鄰之電鍍短柱的雜訊流入電鍍 短柱7上，因而會對其所附著的導體配線5產生信號波形 紊亂之不良影響的可能性，但是電鍍短柱配線間隔做成寬 之時，可將其不良影響降低。並且，半導體元件之端子數 變多之時，配線變成更高密度，因此使上述課題變成更明 顯，雖然有牽連到信號之誤動作，但是此現象可被防止。 從而，可提供傳輸信號之時傳輸波形之扭曲少的半導體 裝置。 (第12實施例） 第16圖係顯示本發明之半導體裝置的第12實施例中配 線圖型。在本第1 2實施例中，與第1 1實施例比較，電鍍 短柱與導體配線5之配線間隔受限於與導體配線5並列的 電鍍短柱39，因而該電鍍短柱39比所附著的導體配線5 與另外之導體配線5的配線間隔更大之點相異。 -22- 1245380 電鍍短柱3 9與相鄰之導體配線5大致並列設置之情況 中，來自該導體配線5的雜訊進入電鍍短柱39中，會對該 電鍍短柱3 9所附著的導體配線產生信號波形紊亂之不良 影響的可能性增大。但是將電鍍短柱3 9之配線間隔4 1做 成比其所附著的導體配線5與另外之導體配線5之間隔40 更大之時，可將其不良影響有效地降低。並且，半導體元 件之端子數變多之時，配線變成更高密度，因此使上述課 題變成更明顯，雖然有牽連到信號之誤動作，但是此現象 可被防止。 依照此構成時，從兩相鄰之導體配線5、5通過電鍍短柱 3 9之雜訊，或相反地從電鍍短柱3 9朝向導體配線5的發射 或雜訊可被降低。 從而，可提供傳輸信號之時傳輸波形之扭曲少的半導體 裝置。 【圖式簡單說明】 第1圖係本發明之半導體裝置的第1實施例中配線基板 的平面圖； 第2A及2B圖係顯示本發明之半導體裝置的第1實施例 中配線基板之配線圖型的圖； 第3A及3B圖係顯示本發明之半導體裝置的第1實施例 中配線基板之另一配線圖型的圖； 第4A-4G圖係顯示本發明之半導體裝置的第1實施例中 配線基板之製造方法例之圖； 第5A及5B圖係顯示本發明之半導體裝置的第2實施例 中配線基板之配線圖型的圖； •23- 1245380 第6圖係顯示本發明之半導體裝置的第3實施例中配線 圖型的圖； 第7A及7B圖係顯示本發明之半導體裝置的第4實施例 中配線圖型的圖； 第8 A_8C圖係顯示本發明之半導體裝置的第5實施例中 配線圖型的圖； 第9圖係顯示本發明之半導體裝置的第6實施例中配線 圖型的圖； 第1 0圖係顯示本發明之半導體裝置的第6實施例中配線 基板之另一配線圖型的圖； 第11圖係顯示本發明之半導體裝置的第7實施例中配線 圖型的圖； 第12圖係顯示本發明之半導體裝置的第8實施例中配線 圖型的圖； 第13圖係顯示本發明之半導體裝置的第9實施例中配線 圖型的圖； 第14圖係顯示本發明之半導體裝置的第10實施例中配 線圖型的圖； 第15圖係顯示本發明之半導體裝置的第11實施例中配 線圖型的圖； 第16圖係顯示本發明之半導體裝置的第12實施例中配 線圖型的圖； 第17圖係公知的半導體裝置之配線基板的平面圖； 第18A及18B圖係顯示公知的半導體裝置之配線圖型的 圖。 -24- 1245380 【主要元件符號說明】 1···半導體元件 2···電極端子 3···各邊切斷位置 4…線 5，5A，5B，10，11，1 4，2 5，2 6，2 7 …導體配線 6…中繼點 7，7A，7B，7C, 12，1 3,2 8 A，2 8 B，2 9 A，2 9 B , 3 9 …電鍍短柱 8…電鍍引線 9…接墊 1 5、1 8…附有銅箔的絕緣層 1 6…光阻劑 17…內層銅箔 1 9…貫通孔 20…銅電鍍 21，22···外層銅箔 24…焊錫球 3 0，3 1…間隔 40, 41…配線間隔 48…信號經路 49…樹脂 5 1，52…配線層 -25-

Claims (1)

1245380 第9 3 1 1 62 89號「半導體裝 (2005 年 06 戶 十、申請專利範圍： 1· 一種半導體裝置，其中具備有：基 之半導體元件；連接到上述半導體 _胃配線；附著於上述導體配線上 述基材上形成有複數層之配線層， 附著於第1導體配線上之電鍍短 第1導體配線相鄰之單數或複數之 鑛短柱，係存在於不同的導體配線 2. 如申請專利範圍第1項之半導體裝 體配線係爲接地或連接到電源者。 3. 如申請專利範圍第1項之半導體裝 導體配線傳輸的信號係爲數位信號 4. 如申請專利範圍第3項之半導體裝 號之頻帶爲100MHz以上。 5. 如申請專利範圍第1項之半導體裝 第1導體配線上之電鍍短柱與附著 上之電鍍短柱的距離，係比該附著 上之電鍍短柱與和附著於上述第] 柱爲存在於同一配線層上的其它之 線間隔還大。 6. —種半導體裝置，其中具備有：具 具有電極之半導體元件；連接到上 的導體配線；附著於上述導體配線 置」專利案 丨10日修正） 材；具有複數個電極 元件之電極的複數條 之電鍍短柱、及在上 且 柱、及附著於與上述 第2導體配線上之電 層中。 置，其中上述第1導 置，其中在上述第1 〇 置，其中上述數位信 置，其中附著於上述 於上述第2導體配線 於上述第1導體配線 導體配線上之電鍍短 電鍍短柱間的最小配 備有周邊部之基材； 述半導體元件之電極 上之電鍍短柱；及在 1245380 上述基材上形成有複數層之配線層，且上述導體配線係 跨複數個配線層而形成， 上述電鍍短柱，係從導體配線朝向基材之周邊部而形 成，同時根據導體配線之配置而形成於可將上述電鍍短 柱之長度做成最小的配線層上。 7. —種半導體裝置，其中具備有：具備兩個面及周邊部之 基材；在上述基材之一方的面上所設置之具有電極的半 導體元件；連接到上述半導體元件之電極的導體配線； 附著於上述導體配線上之電鍍短柱、及在基材上形成有 複數層之配線層， 上述導體配線從電極朝向與基材中設置有半導體元件 之面爲相反側的面上跨過複數個配線層，並且從上述電 極朝向基材之周邊部而形成， 上述電鍍短柱係在上述相反側之面的配線層中從導體 配線朝向基材的周邊部而形成。 8. —種半導體裝置，其中具備有：具備兩個面及中央部及 周邊部之基材；在上述基材之一方的面上所設置之具有 電極的半導體元件；連接到上述半導體元件之電極的導 體配線；附著於上述導體配線上之電鑛短柱；及在基材 上形成有複數層之配線層，而上述導體配線從上述電極 朝向與基材中設置有半導體元件之面爲相反側的面而跨 過複數個配線層，並且從基材之上述週邊部朝向上述中 央部而形成， 上述電鍍短柱係在上述半導體元件側之面的配線層中 從導體配線朝向基材的上述周邊部而形成。 1245380 9. 一種半導體裝置，其中具備有：具有複數個電極之半導 體元件；連接到上述半導體元件之電極的複數條導體配 線；及附著於上述導體配線上之電鍍短柱，而上述電鍍 短柱之線寬係形成比上述導體配線之線寬更小。 10. 如申請專利範圍第9項之半導體裝置，其中具備有第1 導體配線；第2導體配線；及附著於上述第1導體配線 之電鑛短柱’ 上述第1導體配線及電鍍短柱係配置成與上述第2導 體配線相鄰， 上述電鍍短柱之線寬係形成比上述第1導體配線或第2 導體配線之線寬更小。 11· 一種半導體裝置，其中具備有：具有複數個電極之半導 體元件；連接到上述半導體元件之電極的複數條導體配 線；及附著於上述導體配線上之電鍍短柱， 附著於相鄰導體配線之相鄰電鍍短柱之線間隔，係形 成比相鄰導體配線之線間隔更大。 12·如申請專利範圍第1 1項之半導體裝置，其中具備有第1 導體配線；第2導體配線；及附著於上述第1導體配線 之電鍍短柱， 上述第1導體配線及電鍍短柱係配置成與上述第2導 體配線相鄰， 上述電鍍短柱與上述第2導體配線之線間隔，係形成比 上述第1導體配線與上述第2導體配線之線間隔更大。