TWI245345B - Method of forming a wear-resistant dielectric layer - Google Patents

Description

1245345 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製作介電層之方法，尤指一種利用南 頻-低頻電漿交錯方式進行電漿輔助化學氣相沉積製程，以 製作耐磨耗介電層之方法。 • 【先前技術】 於半導體元件與微機電元件的製作上，介電層主要係用 以提供絕緣與保護等功能，因此隨著用途不同，介電層之 選擇必須考慮到介電常數的大小、結構強度以及介電層本 身與其他材質之應力問題等。一般常作為介電層之材質主 φ 要包含有氧化矽與氮化矽等，其中氧化矽由於介電常數較 高，且氧化矽與半導體材質-(例如矽基底）之間的應力較 • 小，因此常用作強調介電特性之閘極介電層之材質，而另 一方面，氮化矽由於本身材質結構較緻密，常用作為半導 體元件與微機電元件之保護層之用，因此對於耐磨性與親 水性之要求亦較高。 然而由於氮化矽與半導體材質之應力較高，因此利用沉 積製程製作之氮化矽層的厚度具有一定的限制，否則極易 1245345 一般而言，氮化矽 即高於lOOOMPa， 產生龜裂(⑽Gk)❹i落(peeling)等問蹲 層之厚度一旦大於數微米以上，其應力 因此-般氮化矽層之厚度均⑹於1微米 由於氮化矽層之高應力問題為氮 古服从叫Hg你从 匕夕沉積製程中亟待 經驗 克服的問4^於此，申請人根據多年 擬提供一種耐磨耗介電層之勢作太、^ 、衣狂心 μ 狀衣作方法，以有效降低介電層 之應力，亚同時增加介電層之耐磨性與親水性。 【發明内容】 因此’本發明之主要目的在提供—種製作耐磨耗介電層 的方法，以克服習知技術無法解決之難題。 根據本發明之申請專利範圍，係一種耐磨耗介電層之製 作方法，包含有下列步驟。首先提供一基底，該基底包含 有複數個元件，以及複數個連接墊設置於該基底之表面並 與該等元件電連接。接著至少進行一電漿辅助化學氣相沉 積（plasma enhanced chemical vapor deposition，PECVD)製 程，以於該基底之表面沉積一介電層，且該電漿辅助化學 氣相沉積製程係利用一高頻-低頻電漿交錯方式進行。最後 :於該介電層之表面形成一遮罩圖案，並進行一非等向性|虫 1245345 刻製程，以於該介電層中形成複數個對應於該等連接墊之 開口，該等開口曝露出該等連接墊，且各開口之侧壁係呈 向外傾斜狀。 由於本發明利用高頻-低頻電漿交錯方式進行電漿輔助 化學氣相沉積製程，因此沉積出高硬度與低應力之介電 層。同時更進一步於介電層中形成具有向外傾斜侧壁之開 鲁口，藉以提升後續擴散阻絕層與晶種層之階梯覆蓋性，進 而製作出結構良好之覆晶凸塊，故可有效提升後續封裝製 程之良率與可靠性。 為了使貴審查委員能更近一步了解本發明之特徵及 技術内容，請參閱以下有關本發明之詳細說明與附圖。然 而所附圖式僅供參考與輔助說明用，並非用來對本發明加 • 以限制者。 【實施方式】 請參考第1圖至第8圖。第1圖至第8圖為本發明之一 較佳實施例耐磨耗介電層之製作方法的示意圖。如第1圖 所示，首先提供一基底10，且基底10包含有複數個元件 12，以及複數個連接墊14設置於基底10之表面，並分別 1245345 利用一插塞16斑亓A，0 ^ 一兀件12笔連接，其中元件12係為半導體 兀件或微機電元件笪...^ ♦體 件寺。此外，基底10之表面另包含有—# 面介電層18〇接著料本品人+ 又 I輯表面介電層18 it行-表面處理製程， )去除表面介電層18上附著之有機污染物與微粒等，同日士 ::加表面”電層18與後續形成之介電層(圖未示)之間的附 者力。於本實施例中，表面處理製程包含有下列步驟： ㈠進行-清洗製程，初步去除表面介電層18上之有 染物與微粒； )進打-電聚清洗(plasmacleaning)製程，進一步去除 機污染物； (二）進打一電漿餘刻（Plasma etching)製程，增加表面介電層 18之表面潔淨度與表面粗糙度；以及 曰 (四）進行電漿表面處理 提升表面介電層18之活性，以增加後續介電層之附著 性。 如第2圖所示，進行一沉積製程，以於表面介電層μ 與連接墊14之表面形成一第一氧化矽層2〇，其中第一氧 化砍層20係為一應力緩衝層。如第3圖所示，接著進行一 電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程，以於第一氧化矽層20之表面沉 1245345 和鼠化石夕層22 ’其中電漿辅助化學氣相沉積製程係利用 一_-_電漿交錯方式進行，且於本實施财 助化學氣相沉積製程之高頻電_係為13 56mh二 低頻電漿之頻率則介於⑼至4_z之間。藉 頻電聚交錯方式所形成之氮切層22由於含氫量較少，在 厚度達到2至3微米以上的情況下，其應力仍可維持於 lOOMPa之下’同時並具有高硬度與耐磨耗的特性。此外， 為1曰加親水性，可依需要於氮化梦層2 2之表面再形成一第 ，一乳化梦層24，盆中楚一各儿〜讲 ^弟一乳化矽層24可利用沉積、塗佈 或浸泡等方式形成。 本發明之方法於利用高頻-低頻電漿交錯方式進行電货 辅助化學氣相沉積製程，以於表面介電層18上形成氮化石夕 層22,错以提升氮化石夕層22之硬度並降低應力，同時於 上述實施财，氮切層22之下包含有第—氧切層2〇， 且亂化石夕層22之上方另包含有第二氧化石夕層％，然雨本 發明之方法並不_於此。舉例來說，基底ig之表面亦可 不設表面介電層18，而將第—氧化梦層2()可直接形成於 基底10之表面’或是由氮化梦層22構成—單—介電層， 並直接將氮化梦層22設置於基底1G或表面介電層18上， 而不設置第一氧化秒層20。 1245345 上述為本發明耐磨乾介電層之製作方法之較佳實施 例，本發明更進-步提供後續製作介電層開口與覆晶凸塊 之方法。如第4圖所心於第二氧化石夕層24之表面形成_ 遮罩圖案26，例如-光阻圖案。如第5圖所示，接著進行 -非等向性侧製程’例如—乾_製程，去除未被遮罩 圖案26之第二氧化石夕層24、氮化石夕層22與第一氧化石夕層 2〇 ’以形成複數個開口 28，藉以曝露出連接替14。值得注 鲁意的是遮罩圖案26之厚度係取決於第一氧化石夕層％、氮 化石夕層22#第二氧化石夕層24之厚纟，以避免造成過度蝕 刻或敍刻不足的問題。另外，透過製程參數的控制，例如 蝕刻氣體的流量與組成，以及電壓等參數的控制，開口 28 之側壁係為外向傾斜狀，以提升後續薄膜之階梯覆蓋性， 同時於本實施例中，側壁傾斜角度係介於6〇度至9〇度， 並以介於60度至80度為較佳。 如第5圖所示，接著去除遮罩圖案（圖未示），並更進一 步進行一表面活化製程，例如一氧氣電漿處理製程，以提 高第二氧化矽層24表面之親水性。如第6圖所示，於第二-氧化矽層24、開口 28之侧壁與連接墊14上形成一凸塊底 層金屬層（under bump metallurgy layer, UBM layer)30，其中 凸塊底層金屬層30包含有一擴散阻絕層（diffusion barrier 11 1245345 layer)32與一晶種層（seedlayer)34。於本實施例中，擴散阻 絕層32與晶種層34係利用濺鍍方式形成，但不限於此。 另外，擴散阻絕層32可為一單層結構或一雙層結構，其材 質可視阻隔效果選用鎢（W)、鎢化鈦(TiW)、钽/氮化钽 (Ta/TaN)與鈦/氮化鈦(Ti/TiN)等材質。隨後於於晶種層34 之表面形成一遮罩圖案36，例如一光阻圖案。其中遮罩圖 案36曝露出開口 28與開口 28邊緣位置，藉以定義出覆晶 • 凸塊（圖未示）的位置。 如第7圖所示，接著利用鍍膜技術，例如進行一電鍍製 i或#電錢製程’於未被遮罩圖案36覆蓋之晶種層34 成長出複數個覆晶凸塊38。如第8圖所示，最後去 ^遮罩圖案36 ’並去除未被覆晶凸塊％覆蓋之晶種層34 共擴散阻絕層32。 將述可知’本發明利用高頻·低頻電滎交錯方式進行電 L夕/學氣相沉積製程，可沉積出高硬度與低應力之氮 屠，同時爭、隹一 ^ pe 、 V於氮化矽層形成具有向外傾斜側壁 性，、隹」 續擴散阻絕層與晶種層之階梯覆蓋 封I制_ 再艮好之後曰日凸塊，故可有效提升後續 衣衣裊之良率與可靠性。 12 1245345 相較於習知技術，本發明具有如下優點： (一） 利用高頻-低頻電漿交錯方式進行電漿輔助化學氣相 沉積製程，可有效降低氮化矽層之含氫量，藉此增加 耐磨性並降低應力。 (二） 介電層之開口具有向外傾斜側壁之開口，故後續擴散 阻絕層與晶種層具有良好的階梯覆蓋性。 • 以上所述僅為本發明之較佳實施例，凡依本發明申請 專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範 圍。 13 1245345 【圖式簡單說明】 第1圖至第8圖為本發明之一較佳實施例耐磨耗介電層之 製作方法的示意圖。 【主要元件符號說明】 10 基底 12 元件 14 連接墊 16 插塞 18 表面介電層 20 第一氧化砍層 22 氮化矽層 24 第二氧化矽層 26 遮罩圖案 28 開口 30 凸塊底層金屬層 32 擴散阻絕層 34 晶種層 36 遮罩圖案 38 覆晶凸塊

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Claims (1)

1245345 十、申請專利範圍： 1· 一種耐磨耗介電層之製作方法，包含有： 提供一基底，該基底包含有： 複數個元件，設置於該基底中； 複數個連接塾設置於該基底之表面並與該等元件電 連接；以及； _ 一表面介電層，設於該基底之表面並曝露出該等連接 墊； 進行一表面處理製程，且該表面處理製程至少包含有一 電漿姓刻（plasma etching)製程； 至少進行一電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程，以於該表 面介電層之表面沉積一介電層，且該電漿辅助化學 氣相沉積製程係利用一高頻-低頻電漿交錯方式進 行；以及 於該介電層之表面形成一遮罩圖案，並進行一非等向性 姓刻製程，以於該介電層中形成複數個對應於該等 連接墊之開口，該等開口曝露出該等連接墊，且各 開口之侧壁係呈向外傾斜狀。 15 1245345 2. 如申請專利範圍第1項所述之方法，其中該表面處理製 程另包含有於該電漿银刻製程之前依序進行一清洗製 程與一電漿清洗(plasma cleaning)製程。 3. 如申請專利範圍第1項所述之方法，其中該表面處理製 程另包含有於該電漿蝕刻製程之後進行一電漿表面處 理(plasma surface treatment)製程。 4. 如申請專利範圍第1項所述之方法，其中該介電層係為 一氮化矽層。 5. 如申請專利範圍第1項所述之方法，其中該介電層係為 一複合介電層。 • 6.如申請專利範圍第5項所述之方法，其中該複合介電層 包含有一氮化矽層與一氧化矽層，且該氮化矽層係藉由 該電漿輔助化學氣相沉積製程並利用該高頻-低頻電漿 交錯方式所形成。 7.如申請專利範圍第5項所述之方法，其中該複合介電層 由下至上依序包含有一第一氧化石夕層、一氮化砍層與一 16 1245345 第二氧化矽層，且該氮化矽層係藉由該電漿輔助化學氣 相沉積製程並利用該高頻-低頻電漿交錯方式所形成。 8. 如申請專利範圍第1項所述之方法，其中各該開口之侧 壁之傾斜角度係介於60至90度。 9. 如申請專利範圍第1項所述之方法，另包含有於形成該 § 等開口後對該介電層進行一表面活化製程。 10. 如申請專利範圍第1項所述之方法，另包含有於形成該 等開口後製作複數個覆晶凸塊(solder bump)之步驟。 11. 如申請專利範圍第10項所述之方法，其中製作該等覆 晶凸塊之步驟包含有： 春於該介電層表面形成一凸塊底層金屬層（under bump metallurgy layer, UBM layer); 於該凸塊底層金屬層之表面形成一遮罩圖案，該遮罩圖 案曝露出該等開口； 利用電鍍方式長出該等覆晶凸塊；以及 去除該遮罩圖案與未被該等覆晶凸塊覆蓋之該凸塊底層金 屬層。 17 1245345 12·如申請專利範圍第11項所述之方法，其中該凸塊底層 金屬層包含有一擴散阻絕層（diffusion barrier layer)與一 晶種層（seed layer)。 13· —種耐磨耗介電層之製作方法，包含有： 提供一基底； 進行一表面處理製程；以及 進行一電漿辅助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程，以於該基 底之表面沉積一氮化矽層，且該電漿輔助化學氣相 沉積製程係利用一高頻-低頻電漿交錯方式進行。 14·如申請專利範圍第13項所述之方法，其中該基底之表 面另包含有一表面介電層。 15·如申請專利範圍第13項所述之方法，其中該表面處理 製程包含有包含有下列步驟： 進行一清洗製程； 進行一電漿清洗(plasma cleaning)製程； 進行一電浆钱刻（plasma etching)製程；以及 進行一電槳表面處理(plasma surface treatment)製程。 18 1245345 16·如申請專利範圍第13項所述之方法，另包含有沉積該 氮化矽層之前先於該基底之表面形成一第一氧化矽層。 17.如申請專利範圍第13項所述之方法，另包含有於沉積 該氮化矽層後，於該氮化矽層之表面形成一第二氧化矽 層0 _ 18.如申請專利範圍第13項所述之方法，其中該基底另包 含有複數個元件，以及複數個連接墊設置於該基底之表 面並與該等元件電連接。 19. 如申請專利範圍第18項所述之方法，另包含有於形成 該氮化矽層後，於氮化矽層中形成複數個對應於該等連 接墊之開口之步驟。 20. 如申請專利範圍第19項所述之方法，另包含有於形成 該等開口後進行一表面活化製程。 21. 如申請專利範圍第19項所述之方法，其中形成該等開 口之步驟包含有： 於該氮化矽層之表面形成一遮罩圖案，該遮罩圖案曝露 19 1245345 出相對應於該等連接墊之該氮化矽層；以及 進行一非等向性蝕刻製程，去除未被該遮罩圖案保護之 該氮化矽層以形成該等開口，以曝露出該等連接 墊，且各開口之侧壁係呈向外傾斜狀。 22. 如申請專利範圍第19項所述之方法，其中各該開口之 侧壁之傾斜角度係介於60至90度。 23. 如申請專利範圍第19項所述之方法，另包含有於形成 該等開口後製作複數個覆晶凸塊(solder bump)之步驟。 十一、圖式： 20