TWI244755B - Semiconductor memory device and manufacturing method for the same - Google Patents

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1244755 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置及其製造方法，且咩 言之，本發明係關於一種半導體記憶裝置及其製造方法， 其中該半導體記憶裝置包括-具有-電荷儲存層及一控制 閘極之記憶電晶體。 【先前技術】 由一 NAND型快閃記憶體代表之非揮發性記憶體可用於 各種領域，諸如用於電腦、通信、量測—儀器、自動控制 設備、個人使用之消費型電子設備及其類似物來作為具有 大容量之壓縮資料記錄媒體。因此，對低成本條件下之具 有大容量的非揮發性記憶體的需求量非常大。 然而，所謂平面型記憶體（其中記憶體單元形成於一半導 體基板上之-平面中）之容量受到了為光微影技術之解析 度限制的最小處理尺寸（特徵尺寸）的限制。於該等情形下， 在不依賴於改良光微影技術之前提下，需要使一記憶體單 元之夕值技術及二維技術分別成為能在下一代中達成—體 S化的技術。 一 將多值記憶體單元粗略分為一臨限值控制型及一電荷儲 存區域分割型，其中在該臨限值控制型中，使一記憶體單 兀具有三個或三個以上的臨限值，在該電荷儲存區域分割 型中’在-記憶體内對一用於容納(h〇ld)電荷的區域進行八 割使得每一分割區域能獨立地储存電荷。舉例而言，^ 動閘極型包括於前面的臨限值控制型中，而一刪以型(： 93435-940624.doc 1244755 例:二，苓見日本未經檢查的專利公告第2001-77220號）' 刀f子動間極型（舉例而言，參見2〇〇〇年在仙台召開的關 :口〜衣置及材料的2〇〇〇國際會議的擴充摘要，第ML283 頁及日本㈣案第287G478號）及其類似物通稱為後者電荷 儲存區域分割型的實例。 圖⑸中展示7_NRGM型記憶體單元（電荷儲存區域分 :型)。在本文之圖153中，將半導體基板指示為卜將元素 :離區域心不為5G ’將元素區域指示為Μ，—雜質擴散層 、曰不為12 ’將二氧化石夕薄膜指示為18，將氮化石夕薄膜指示 為將一氧化矽薄膜指示為20，並將控制閘極指示為6〇。 在此5己憶體單元中，雷共 + p 電何儲存層由氧化物薄膜/氮化物薄膜 /氧化物薄膜_〇薄膜)形成，且藉此在一記憶體單元中產 Ϊ.了兩個電荷容納區’使得在—記憶體單元中儲存兩位元 貧料成為可能之事。 另卜圖154及圖155展示了浮動閘極分割型記憶體單元 (其為—電荷儲存區域分割型）。在圖154及圖155中，將半導 ，基板指不為1，將元素隔離絕緣薄膜指示為2，將第一擴 放區各：為3 ’將第二擴散區指示為4 ’第一絕緣薄膜指示 為6’將弟-浮動閘極指示為7，將第二浮動閘極指示為以， 將第膜指示為8,將控制間極指示為9且將絕緣薄 腰指不為1〇。在本文中，圖⑸展示了沿圖154之m_IV的一 記憶體單元的橫截面。在此等記憶體單元中，冑一記情體 早-中，浮動問極分為第一浮動問極7及第二浮動間極 7a’且精此在一記憶體單元中儲存兩位元資料成為可能之 93435-940624.doc 1244755

因此，可在任一上述多值技術中保證具有相同處理尺寸 之一大於平面型記憶體之容量的容量，以便克服由於光微 景夕技術之解析度限制而引起的容量限制。 另一方面，根據一記憶體單元之三維技術，在一垂直於 基板之方向上來置放一 §己憶體單元，且藉此以與多值技術 相同的方式來建構具有相同處理尺寸的一大於平面型記憶 體之容量的容量。在本文中，根據此三維技術，用於控制 電荷量所需的精確度與平面型記憶體相同，但增加了對準 於與基板垂直之方向上的記憶體單元的數目，且藉此可建 構容量之增加。 根據上述記憶體單元之多值技術，一臨限值控制型記憶 體單元中：儲存的資料量越大’則電荷量控制技術所需的 精確度越高。m此，運作速度得以降低。另外，電荷儲存 區域分割型存在-問題，即不能在—記憶體單元中儲存超 過兩位7G的#料。此外’位元線及源線分別由電荷儲存區 域分割型中之雜質擴散層形成’且因此，當各個雜質擴散 層之間的距離減小連同製造過程甲之最小處理尺寸減小或 者由於製造過程中之設計規則減少時，可將現象中之、、中孔 (punch)引人平面單轉列中。此降低了積體規模且不適於 提高一體化。 ' 另外’在三維技術中，—記憶體單元之層的數目增加^ 越多’則製造步驟之數目越多，從而導致製造成心加： 用於製造之時間的週期增加並使產量降低。此外， 已 9343 5-940624. doc 1244755 製造好的兄憶體單兀中’由於在每一階段處之熱滯後會導。 致穿隧薄膜之薄膜質量不同且由於雜質擴散層之分佈不 同，所以在單元特徵中出現了不均勻。 【發明内容】 黎於上述問題而產生了本發明，且本發明之一目標係提 供低成本下之一具有高容量的半導體記憶裝置及其製造方 法’其中許多問題已得以解決，諸如由於多值而引起的運 作度IV低由於尺寸減小（scaling down)而引起的危害效 應、由於二維結構而引起的單元特徵不均勻、製造成本的 _ i曰加、用於製造之時間週期增加、產量的減小以及過程控 制的困難度。 根據本發明，-半導體記憶裝置，其中每個記憶體單元 由包荷儲存層、—控制閘極以及一形成於該突出之半導 體層之刀中的第二導電類型之雜質擴散層形成，並將 該等複數個記憶體單元對準於至少-預定方向，及 放置被對準於该預定方向的複數個記憶體單元之控制閘 極以便使其相互分離。 鲁 匕卜根據本發明’ 一種半導體記憶裝置之製造方法， 其包含以下步驟： (a)在第|電性類型之半導體基板上形成一個或多個突 起； (bl)藉由將該笑空i 、犬起用作一遮罩來執行挖掘半導體基板 之步驟'次，彳楚^ * 半導體基板上形成一個或多個突出的 半導體層； 93435-940624.doc 10- 1244755 (c) 形成絕緣薄膜之側壁間隔片以便覆蓋該等突出之半導 體層的側面； ' (d) 以一相對於側壁間隔片之自對準之方式在突出之半導 體層的一部分角或全部角中引入第二導電類型的雜質； ⑷形成電荷儲存層以便在移除了側壁間隔片後能覆蓋突 出之半導體層的側面；及 、 (f)形成第一導電性薄膜以便覆蓋電荷儲存層； 藉此’在形成於第一導電類型之半導體基板上的一個或 多個突出之半導體層的表面上形成了由電荷儲存層、控制 閉極及第：導電類型之雜質擴散層組成的複數個記憶體單 元0 此外，根據本發日月，一種半導體記憶裝置之製造方法， 包含以下步驟·· ' ’ 個或多個突 ⑷在第-導電性類型之半導體基板上形成 驟而在半導體基板上形成 (b)藉由一次或多次執行以下步 呈階梯形式的突出之半導體層 間隔 • Ο在Θ等大起之側面上形成絕緣薄膜之第-側壁 片；及土 (11)藉由將第一側壁間隔片用作一遮罩來挖 體基板； (c2)形成絕緣薄膜之第二側壁間隔片以便 側壁間隔片之後能覆蓋該等突出 夕 掘該半導 除了第一 之半導體層的侧面； 93435-940624.doc -11 - 1244755 ⑷以-相對於第二侧壁間隔片之自對準的方式在 半導體層的一部分角或全部角中 質； 示等包頰型之雜 ⑽形成電荷儲存層以便在移除了第二側 覆蓋突出之半導體層的側面；及 (0形成第一導電性薄膜以便覆蓋電荷儲存層， 藉此，在形成於第-導電類型之半導體基板上的— 夕们大出之半‘體層的表面上形成了由電荷儲存層、控制 閘極及第二導電類型之雜質擴散層組成的複數個記情體軍 疋。此外，根據本發明，—種半導體記憶裝置之製造方法， 其包含以下步驟： ⑷在第-導電類型之半導體基板上形成—個或多個突 ， ⑻藉由—次或多次執行以下步驟而在半導 呈階梯形式的突出之半導體層： 七成 ⑴在产起之側面上形成絕緣薄膜之側壁間隔片；及 …)错由將側壁間隔片用作一遮罩來挖掘該半導體基 板， (:成電荷儲存層以在移除了側壁間隔片之後能覆蓋該 寻犬出之半導體層的側面； ⑴：成第—導電性薄膜以便覆蓋電荷儲存層；及 將行料向性關，在突出之半導體層的側面上 ： V屯性薄膜處理成側壁間隔片的形式， 猎此，在形成於第一導電類型之半導體基板上的一個或 93435-940624.doc -12- 1244755 多個突出之半導體層的表面上形成 土 v田包何儲存層及 控制閘極組成的複數個記憶體單元。 【實施方式】 憶 在下文中，將參照圖式詳細描述根據 裝置及其製造方法。 本發明之半導體記 圖1係一平面圖，其展示了根據本發 Μ 月之弟一至第九實施 例之半導體記憶裝置的一記憶體陣列。 、 圖2至1 0分別係沿圖i之線υ，之根 佩罘至第九實施例 的半導體記憶裝置之橫截面圖。另外，圖μ 19分別係沿 圖2至10之線H-n·的半導體記憶裝置之橫截面圖，而_ 至28分別係沿圖2至i 〇之線m_m,的帛導體記憶裝置之橫 截面圖。 〃 圖2、11及2G展* 了第-實_之半導體記憶裝置，且在 此情形中’至少-個或多個突出之半導體層⑽被對準平行 於記憶㈣列中之p型石夕基板1〇〇,其中該（等）至少_個或多 個突出之半導體層11G水平方向上之橫截面的形狀為帶狀。 在一記憶體單元中，將突出之半導體層11〇的一表面用作 活f生區域表面，並經由一電荷儲存層而使控制閘極形 成於此活性區域表面±，該電荷儲存層可由氧化物薄膜/氮 化物薄膜/氧化物薄膜（例如，所謂的二氧化矽薄膜52〇/氮化 矽薄膜530/二氧化矽薄膜51〇之〇N〇薄膜）製成，且此外，提 i、了形成於犬出之半導體層110上表面的雜質擴散層72〇 以及一形成於矽基板100(其為突出之半導體層11〇之間的 93435-940624.doc -13 · 1244755 半體基板）表面上的雜質擴散層7〗Q以形成記憶體單元。 、經由形成於突出之半導體層11G上表面的雜質擴散層720 、及形成於矽基板100表面上的雜質擴散層7丨〇來逐次對準 〇己t思體早元’同時以—遠續夕古"y*正—认《tf丄 連、、、貝之方式在平仃於其中將記憶體 早凡逐次連接之方向上來形成控制閘極5〇〇。另外，將至少 一個或多個二氧化矽薄膜400(其為元素隔離薄膜）形成於雜 貝擴政層71 0及720上以便置放於於各個記憶體單元之間。 圖3、12及21展示了根據第二實施例之半導體記憶裝置， 且在此情形中，突出之半導體層11〇在水平方向（平行於基 板平面的方向）上之橫截面的區域作為在垂直於矽基板的 方向上的與矽基板100之間的距離而相對於矽基板1〇〇逐步 臺小或以一連續方式逐步變小。換言之，在垂直於石夕基板 100之平面的方向上的突出之半導體層110的橫截面中之形 式係一具有兩個階梯或多個階梯之一階梯形成。 圖4、13及22展示了根據第三實施例之半導體層i 1〇，且 在此情形中’突出之半導體層11〇水平方向上的橫截面的區 域相對於石夕基板1 〇 〇逐步變小或以一連續方式逐步變小，使 得突出之半導體層110上部分由能形成一銳角之兩個平面 形成。 圖5、14及23展示了根據第四實施例之半導體記憶裝置， 且在此情形中，突出之半導體層110水平方向上的橫截面的 區域作為在垂直於石夕基板的方向上的與石夕基板1 00之間的 距離而相對於矽基板1 00逐步變大或以一連續之方式逐步 93435-940624.doc -14- 1244755 變大 圖6、15及24展示了根據第五實施例之半導體記憶裝置， 且在此情形中，突出之半導體層丨1〇的上部分由曲面形成。 圖7、16及25展示了根據第六實施例之半導體記憶裝置， 且在此情形中，由位於突出之半導體層11〇上的電荷儲存層 及控制閘極形成的記憶體單元表面呈凹狀。 圖8、17及26展示了根據第七實施例之半導體記憶裝置， 且在此情形中，其上形成有記憶體單元的表面呈凸狀。在 本文中，只要記憶體單元具有所要的功能，那麼凹陷及凸 出之形式或程度便不會受到限制。 圖9、18及27展示了根據第八實施例之半導體記憶裝置， 且在此情形中，能形成電荷儲存層的二氧化矽薄膜52〇、氮 化矽4膜530及二氧化矽薄膜51〇之薄膜厚度以及控制閘極 50〇之薄膜厚度不同於圖2、1丨及2〇中所示之半導體記憶裝 置的彼等薄膜厚度。 圖9中所示之以、d2、d3以及d4分別指示了二氧化矽薄膜 52二、氮化矽薄膜53〇、二氧化矽薄膜51〇以及控制閘極5〇〇 ::薄膜厚度。在本文中，只要記憶體單元可具有所要的功 月b，那麼各個薄膜52〇、53〇、51〇及5〇〇之薄膜厚度在尺寸 上便不g又到限制，且各個薄膜中之兩個或多個薄膜的薄 膜厚度可相等。 圖10、19及28展示了根據第九實施例之半導體記憶裝 置，且在此情形中，在與圖2、11及20不同的突出之半導體 層110中提供了三個記憶體單元。更詳言之，具有—個階梯 93435-940624.doc -15- 1244755 的突出之半導體層（意即，其中用於形成記憶體單元之_側 由一平坦表面形成的突出之半導體層）可具有至少兩個 兩個以上的記憶體單元並且可具有如s 5 ^负如圖1 〇所不之三個或三 個以上的記憶體單元。 一 圖29係一平面圖，其展示了根據本發明之第十至第二十 二實施例之半導體記憶裝置的一記憶體陣列，且圖係一 根據第十實施例之記憶體陣列的透視圖。另外，圖Μ中所 示之記憶體陣列的等效電路圖展示於圖74與圖乃中。 圖31、44及57展示了根據第十實施例之半導體記憶装置 且在此情形中，將至少-個或多個突出之半導體層ιι〇對準 於-記憶體中，其中該(等)至少一個或多個突出之半導體層 Π0在相對於？型矽基板1〇〇之方向上的橫截面中之形狀= 帶，且其具有四個階梯。在第十實施例中，記憶體陣列之 組態（除組態之上述部分以外）大體上與第一實施例令之組 態相同。纟本文巾，只要可形成具有所要之功能的記憶體 單7^，那麼大出之半導體層110的階梯之數目便不會受到限 制。 囷 及5 8展示了根據第十一實施例之半導體記憶裝 置，且在此情形中，突出之半導體層110之各個階梯的高度 互不相同。 圖33、46及59展示了根據第十二實施例之半導體記憶裝 置’且在此情形中，突出之半導體層110的各個階梯之寬度 互不相同。圖33中所示之S1及S2分別指示階梯寬度。在本 文中〃要七丨思體單元可具有所要之功能，那麼各個階梯 93435-940624.doc -16- 1244755 之寬度便不會在尺寸上党到限制’且各個階梯之兩個或多 個寬度可彼此相等。 圖34、47及60展示了根據第十三實施例之半導體記憶裝 置且在此If开> 中，大出之半導體層工工〇之各個階梯的高度 亚不致。在本文中，只要記憶體單元可具有所要的功能， 那麽各個階梯之高度在尺寸上便不會受到限制，且兩個或 更多個各個階梯可具有相等的高度。 圖35 48及61展不了根據第十四實施例之半導體記憶裝 置，且在此情形巾，對記憶體單元之控制閘極500進行填充 直至階梯之角最接近於突出之半導體層11〇的矽基板1〇〇的 深度。 圖36、49及62展示了根據第十五實施例之半導體記憶裝 置’且在此情形中’對記憶體單元之控制閘極5⑼進行填充 直至突出之半導體層11〇的整個深度。在本文中，只要記憶 體單元具有所要的功能，那麼相對於已填充之控制閘極500 的突出之半導體層丨10的深度便不會受到限制。 圖37、50及63展示了根據第十六實施例之半導體記憶裝 置，且在此情形中’ f己憶體單元之控制閘極5〇5由金屬或合 金形成。在本文中’包括諸如銘、鶴或銅之元素的金屬或 合金可引用為用於控制閘極5G5的材料。降低字元線之電阻 變得可能#由使用控制極之金屬或合金來抑制導線延 遲變得可能。 圖38 5 1及64展不了根據第十七實施例之半導體記憶裝 置’且在此情形中，由：氧切薄膜52g/氮切薄膜侧 93435-940624.doc 17 1244755 2氧切薄膜51〇形成之電荷儲存層的薄膜厚度變得大於 突出之半導體層11〇的各個階梯的寬度。只要電荷儲存層可 回應於電荷條件來維持或改變該條件，那麼電荷健存層之 薄膜厚度便不會受到限制。另外，只要記憶體單元呈㈣ 要之功能’那麽各個階梯之二氧切薄膜52G、氮切薄膜 530、二氧切薄膜51G及控制閘極_的各個薄膜厚度便可 相同或互不相同。 圖39、52及65展示了根據第十八實施例之半導體記憶裝 置，且在此情形中，提供了浮動閑極以作為電荷儲存層。 …將多晶體之石夕薄膜560(浮動間極)經由穿隨氧化物薄 膜550而置放於突出之丰莫f爲 大®您牛V體層110的活性區域表面，且此 外將控制問極500經由層間絕緣薄膜57〇(例如，⑽〇 Z置放於該等多晶體薄膜560之至少若干部分上。於此結構 中’已將多晶體石夕分割成複數個（舉例而言，至少兩個或兩 區域以便成為浮動閉極，且藉此，-記憶體單元之 1值受為可能。在本文中，可藉由提供三種或三種 型的臨限值來建構一記憶體單元之多值。 圖40 53及66展不了根據第十九實施例之 置，且在情形中，裎极T A k 6 ^ ^ /、了匕括示米晶體矽之至少—個或多 固絕緣賴580以作為電荷儲存層，且接著置放控 在其中將包括奈米晶體石夕之絕緣薄 存層的結構中m 乍毛何錯 能，絕緣薄膜中之太半曰^ L體早70之所要的功 是絕缘的分佈便不會受到限制，但 m輪中之近似—致的分佈仍為 93435-940624.doc -18- 1244755 圖41、54及67展示了根據第二十實施例之半導體記憶裝 置，且在此情形中，在平行於字元線方向上，例如，在平 行於與犬出之半導體層11〇延伸的方向相垂直的方向上，將 氮化矽薄膜530及二氧化矽薄膜5丨〇形成於二氧化矽薄膜 4〇〇(元素隔離薄膜）上。 另圖42、55及68展示了根據第二十一實施例之半導體記憶 裝置，且在此情形中，氮化矽薄膜530及二氧化矽薄膜51〇

在平行於雜質擴散層71〇、72〇及突出之半導體層ιι〇延伸的 方向（位元線方向）上形成。 壯圖43、56及69展示了根據第二十二實施例之半導體記憶 裝置’且在此情形中’形成於突出之半導體層110的雜質擴 散層720及形成於梦基板刚中的雜質擴散層川具有相對 於電荷儲存層的偏移結構。

另外’在根據本發明之一半導體記憶裝置中，諸如⑽) 平面之晶體平面方向用於—突出之半導體層的至少—個活 性區域表面，其中形成了電荷儲存層，且藉此，與使用另 -平面方向使得可增加驅動功率並可建構一高速運作之情 形比較’電子遷移率很大且介面狀態密度很小。 月 圖29之記憶體陣列與成為如圖7〇至圖w其為沿圖μ之 ΙΙ-ΙΓ的記憶體陣列之橫截 - ™盘…… 位元線的雜質擴散 層720與710相接觸。換言之，如圖70中所示，可將觸點910、 912及913連接至突出之半導體層11G的階梯的平面部分或 者，如圖71所示，連接至可在 八在卩白梯角處形成之彼等觸點部 刀。另外’如圖72所示’將絕緣薄膜24〇置放於包括突出之 93435-940624.doc -19- 1244755 半導體層110之階梯的本 的表面上以便防止觸點短路至-區域 或一電極而非預定的雜晳 匕飞 U M FI ’、 、κ放_1官只要絕緣薄膜240之 軸广層間絕緣薄膜_之材料，那麽其材料便不會受 」制’但是相對於層間絕緣薄膜_具有-大的選擇性比 率的材料係較佳的，Λ ^ ^ 為ι緣薄膜24G被用作擋止 -乳化豹請用於層間絕緣薄膜_，且氮化 於絕緣薄膜跡（舉例而言）使得可調整㈣條件，且夢此， 在形=觸點時將層間絕緣薄膜8〇〇與氮化石夕薄膜的曰選擇 生比率δ又疋為一所要的值。 圖73展示了其中側壁間隔片在—具有-階梯結構的突出 之+導體層的側面上由絕緣薄膜241形成之情形下的一實 例:絕緣薄膜241適於由一不同於層間薄膜_之材料的材 料製成’因為其在形成觸點時被用作擔止物，且一相對於 層間薄膜_具有大的選擇性比率的材料係較佳的。、 在圖29之記憶體陣列中，將平行對準之記憶體單元的控 制閘極500在平行於記憶體單元逐次連接之方向上連接以 便形成字元線（WL⑷，WL(n+1), )(_ _整數），如圖叫 75所示。另外，將平行對準之記憶體單元的雜質擴散層在 與記憶體單元逐次連接之方向垂直的方向上連接以便形成 位元線（BL(n)，BL(n+l)，…）。吾人需要每個位元線之至少_ 端具有-選擇電晶體，使得可對位元線進行配置以便連接 至組態中被平行對準的記憶體單元。 視電荷儲存層中所儲存的電荷的條件而定，該半導體記 憶裝置具有-記憶體功能。在下文中’將描述記憶體單元 93435-940624.doc • 20 - 1244755 運作的理論。 首先’將描述一半導體記憶裝置之讀出的一實例，該半 ‘體记憶裝置具有一由0N0薄膜組成之電荷儲存層並具有 作為第一電極之控制閘極的記憶體單元。 在大出之半導體層由？型半導體形成的情形中，如圖76 之時序圖所示，將一讀出電壓Vr(舉例而言，1.5 V)施加至 BL(n)並將一參考電壓（舉例而言，Ο V)施加至BL(n-l)以讀 出圖74所示之選擇位元SB。使BL(n-2)至BL(n-m-2)保持與 BL(n-l)處於相同的電位，而使保持與 BL(n)處於相同的電位。將Vcc(舉例而言，3 v)施加至選擇 位兀的字το線WL(n)，而將參考電壓施加至一非選擇位元的 子疋線WL(m)，且將Vcc施加至SG1與sg2。結果，視電流 之存在而定來確定選擇選擇位元” 〇 ”或”丨，，便成為可能之事。 在本文中，根據上述用於讀出（下文所述之讀出及寫入） 一不同於選擇位元的位元之讀出方法（下文所述之讀出及 寫入方法）來確定”〇”或”Γ，（寫入資料）係可能的。另外，除 了電荷儲存層由ΟΝΟ薄膜形成之記憶體單元之外，在記憶 體單元由多曰曰曰體石夕、奈米晶體石夕及其類似物形成的情形 中，上述頃出（下文所述之讀出、寫入及擦除）係可能的。 接下來，將描述藉由熱電子注入之寫入的一實例。 在大出之半導體層由Ρ型半導體形成的情形中，舉例而 。如圖77之日t序圖所不，將參考電壓（舉例而言，〇 ν)施 加至BL⑻並將中等電壓^^(舉例而言，4·5 v)施加至 BL(n-D以在選擇位元上來執行寫人，舉例而言，如圖观 93435-940624.doc -21 - 1244755 ::==，2)保持〜)處於相同的電 位。將古 L(n+1〇)保持與BL(n)處於相同的電 二二電壓物而言，9V)施加至選⑽ 將Vc二：广!_電壓施加至非選擇位元之字元線乳㈣，且 變得可而5，3V)施加至SG1與⑽。結果，寫入資料 那府 '要改變電荷儲存層中之電荷的條件變得可 V 於改變一電荷儲存層中之電荷的條件的方法便 不於熱電子注人，且舉例而言，可使用？。伽 穿隨電流(下文中稱為F_N穿隨電流)、直接穿隧電流、 P〇〇le-Frenkelt,^^m^^ 〇 ? Λ ^ ^ ^ 將電子/主人-電荷儲存層，而是可藉由將電子自電荷儲存 層釋放或藉由將電洞注入電荷儲存層中來執行，且在該情 形中，使用（舉例而言）熱電洞注入、F_N穿隨電流、直接穿 隧電流、P — 1穿隧電流及其類似物便成為可能之 事。可以相同方式將以上描述應用於下述寫入方法中。 此外，下文將描述藉由熱電子注入之擦除的一實例。 在突出之半導體層由（舉例而言）P型半導體形成的情形 中，如圖78之時序圖所示，將高電壓Ve(舉例而言，9 V)施 加至 BL(n-m_2)、BL(n-m)、BL(n-8)、BL(n_6)、BL(n-4)、 BL(n-2)、BL(n)、BL(n+2)、BL(n+4)、BL(n+6)、BL(n+8) 及BL(n+10)，將Vcc(舉例而言，3 V)施加至BL(n-m-l)、 BL(n-m+l)、BL(n-9)、BL(n-7)、BL(n-5)、BL(n-3)、BL(n-l)、 BL(n+l)、BL(n+3)、BL(n+5)、BL(n+7)及 BL(n+9) ’ 且將參 93435-940624.doc -22- 1244755 考電壓（舉例而言，Ο V)施加至WL(n)及WL(m)，並將Vcc施 加至SG1與SG2，以執行圖74中所示之所有記憶體單元的集 體擦除。 接下來，將 Vcc施力σ 至 BL(n-m-2)、BL(n-m)、BL(n-8)、 BL(n-6)、BL(n-4)、BL(n-2)、BL(n)、BL(n+2)、BL(n+4)、 BL(n+6)、BL(n+8)及 BL(n+10)，將高電壓 Ve 施加至 BL(n-m-l)、BL(n_m+l)、BL(n-9)、BL(n-7)、BL(n-5)、 BL(n-3)、BL(n-l)、BL(n+l)、BL(n+3)、BL(n+5)、BL(n+7) 及BL(n+9)，將參考電壓施加至WL(n)及WL(m)，並將Vcc 施加至SGI與SG2。結果，資料擦除變得可能。 在本文中，可藉由將一高電壓施加至一字元線並使一位 元線保持於參考電位或使基板保持於參考電位來將F-N穿 隧電流用於擦除，以便浮動該等位元線且只要可能，那麽 以此方式用於改變電荷儲存層中之電荷的條件的方法便不 會受到限制。舉例而言，可使用直接穿隧電流、 Pool e-Frenkel穿隧電流及其類似物。另外，可藉由將電子 注入電荷儲存層而非將電子自電荷儲存層釋放或藉由將電 洞注入電荷儲存層來執行上述擦除，且在該等情形中，藉 由使用熱電子注入、F-N穿隧電流、直接穿隧電流、 Poole_Frenkel穿隧電流及其類似物，擦除便成為可能之 事。可以相同方式將以上描述應用於下述擦除。 另外，將描述一半導體記憶裝置之讀出的一實例，其中 形成於突出之半導體層110中的雜質擴散層720及形成於矽 基板100中的雜質擴散層710相對於圖29之記憶體單元陣列 93435-940624.doc -23 - 1244755 中之每一記憶體單元中的電荷儲存層具有-偏移結構，如 圖43及其類似圖式所示。 在突出之半導體層由P型半導體形成的情形中，舉例而 言’如圖79之時序圖所示，將讀出電壓Vr(舉例而言，i 施加至變為選擇單元之汲極的BL⑷，並將參考電壓（舉例 而言0V)施加至變為選擇單元之源極的肌㈣）以讀出_ 中所示之選擇位元SB。將參考電壓施加至BL㈣）至 BL(n+1〇)及BL(n-2)至BL(n_m_2)，將（舉例而言，

施加至選擇位元之字元線WL⑻，將參考電壓施加至_非選 擇位元之字元線WL(m)，並將Vcc施加至S(}1與阳2。結果， 由於存在電流使得確定選擇位元線之"〇”或” i ”變為可二。 如上所述’將讀出電壓Vr施加至變為選擇單元之沒極的 位元線，而使其它位元線保持於參考電壓，且藉此，減小 功率消耗變得可能。 接下來，將描述藉由熱電子注入之寫入的一實例。

…在突出之半導體層一型半導體形成的情形中，舉例而 广如圖80之時序圖所*，將參考電壓(舉例而s，〇 V)施 加至BL(n)’並將中等電壓Vm(舉例而言，ο v)施加至 BL(n 1)以寫入圖75中所示之選擇位元。冑中等電塵ye(舉 例而言’ 4·5 V)施加至叫叫至虹卜叫，將與施加至 虹⑻之電塵相同的電麼施加至机(11+1)至BL(n+⑼，將高 電屡VP(舉例而言，9 V)施加至選擇位元的字元線WL⑻， 將蒼考電>1施加至非選擇位元之字元線，並將 Vcc(舉例而言，3V)施加至仙與脱。結果，資料寫入變 93435-940624.doc -24- 1244755 得可能。 接下來，將描述藉由熱電子注入之擦除的一實例。 在突出之半導體層由P型半導體形成的 情形中，舉例而 言，如圖8 1之時序圖所示，將高電壓Ve(舉例而言，9 V)施 力口至 BL(n-m-2)、BL(n_m)、BL(n-8)、BL(n-6)、BL(n-4)、 BL(n-2)、BL(n)、BL(n+2)、BL(n+4)、BL(n+6)、BL(n+8) 及BL(n+10)，將Vcc(舉例而言，3 V)施加至BL(n-m-l)、 BL(n-m+l)、BL(n-9)、BL(n-7)、BL(n-5)、BL(n-3)、BL(n-l)、 BL(n+l)、BL(n+3)、BL(n+5)、BL(n+7)及 BL(n+9)，並將參 考電壓（舉例而言，Ο V)施加至WL(n)及WL(m)，且將Vcc施 加至SG1與SG2以為了執行圖75中所示之所有記憶體單元 的集體擦除。 接下來，將 Vcc施加至 BL(n-m-2)、BL(n-m)、BL(n-8)、 BL(n-6)、BL(n-4)、BL(n-2)、BL(n)、BL(n+2)、BL(n+4)、 BL(n+6)、BL(n+8)及 BL(n+10)，將高電壓 Ve 施加至 BL(n-m-l)、BL(n-m+l)、BL(n-9)、BL(n-7)、BL(n-5)、 BL(n-3)、BL(n-l)、BL(n+l)、BL(n+3)、BL(n+5)、BL(n+7) 及BL(n+9)，將參考電壓施加至WL(n)及WL(m)，並將Vcc 施加至SGI與SG2。結果，資料擦除變為可能。 圖82係一平面圖，其展示了根據本發明之第二十三實施 例之半導體記憶裝置的一記憶體陣列。 圖83與圖86分別係沿圖82之Ι-Γ與ΙΙ-ΙΓ之記憶體陣列的 橫截面圖。另外，圖84與圖85分別係沿圖83之ΙΙ-ΙΓ與ΙΙΙ-ΙΙΓ 之記憶體陣列的橫截面圖。 93435-940624.doc -25- 1244755 將至少一個或多個突出之半導體層丨丨0(舉例而言）如圖83 至圖86所示彼此平行地置放，其中該（等）至少一個或多個突 出之半導體層110在相對於p型矽基板1〇〇之水平方向上的 横截面呈帶狀。 在一記憶體單元中，將突出之半導體層11〇之一表面用作 一活性區域表面，控制閘極5〇〇經由一由二氧化矽薄膜52〇/ 虱化矽薄膜530/二氧化矽薄膜51〇(〇N〇薄膜）製成之電荷儲 存層而形成於此活性區域表面，且此外，將雜質擴散層75〇 形成於突出之半導體層11〇的上表面，且藉此形《了記憶體 單元。 、、二由Φ成於犬出之半導體層11〇的上表面的雜質擴散層 ，將複數個記憶體單元在平行於突出之半導體層延 伸的方向上逐次放置，且在平行於突出之半導體層ιι〇延伸 的方向上來形成控制閘極5〇〇。將二氧化矽薄膜41〇形成於 雜貝擴散層750上以作為一元素隔離薄膜。另外，在垂直於 記憶體單元被逐次連接之方向的方向上於記憶體單元之間 形成二氧化石夕薄膜410以作為至少一個或多個元素隔離薄 膜。 囷係平面圖，其展示了根據本發明之第二十四及第 只把例之半導體g己憶裝置的一記憶體陣列，且圖99 中展示了圖87中所示之記憶體陣列的一等效電路圖。 »己L體陣列基本上與第三實施例之記憶體陣列相同， 除了至少-個或多個突出之半導體層11〇被彼此平行地放 置之外（舉例而言，如圖88及89所示），該（等）至少一個或多 93435-940624.doc 1244755 個突出之半導體層11()具有四個階梯，且其相對於p型石夕基 板100之水平方向上的橫截面呈帶狀）。在本文中，只要可 形成具有所要之功能的記憶體單元，那麽階梯之數目及形 式便不會受到限制。 控制閘極500的寬度等於或小於圖88中所示之第二十四 實施例的半導體記憶裝置中之突出之半導體層m的各個 階梯寬度。 控制閘極500之寬度大於圖89中所示之第二十四實施例 的半導體記憶裝置之突出之半導體層11〇的各個階梯的寬 度在本文中，只要控制閘極500允許記憶體單元具有所要 是功能’那麼控制閘極500之薄膜厚度便不會受到限制。 在本文中，只要記憶體單元具有所要的功能，上述實施 例之各個構成特性便可以各種方式組合。 在圖87之記憶體陣列中，將觸點925至928連接至變為如 圖叫其為沿圖一的記憶體陣列的橫截面圖 子70線的控制閘極5GG。另外，如圖97所示，可將絕緣薄膜 ⑽包㈣梯的突出之半導體層11()的表面上使得能 防止觸點在一區域或一電極而非預定的雜質擴散層中短 路/巴緣薄膜242可以與上述絕緣薄膜⑽相同之方式而得 =形成198展示了其中側壁間隔片在具有一階梯結構的 大出之半導體層的側面上由絕緣薄膜243形成的情形之一 實例。絕㈣膜243亦可以與絕緣薄膜240相同之方式而得 以形成。 在圖87之記憶體陣列中，將已對準之記憶體單元的控制 93435-940624.doc 1244755 閑極500在平行於記憶體單元被逐次連接之方向上來連接 以便形成字元線（WL(n)，WL(n+l)，"·）(η為一整數），如圖99 所不。另外，將已對準之記憶體單元的雜質擴散層在與記 憶體單元被逐次連接之方向相垂直的方向上來連接以形成 位元線（BL(n)，BL(n+l)，…）。需要使一位元線之至少一端具 有選擇電晶體，使得可形成選擇電晶體以置放並連接至 已對準之記憶體單元。 /亥半V體圮憶裝置具有一基於一電荷儲存層中所儲存的 包荷之i卞件的5己憶體功能。在下文中，將描述記憶體單元 _ 之運作的理論。 首先，將描述一具有記憶體單元之半導體記憶裝置之 出的一實例，該等記憶體單元具有一由ΟΝΟ薄膜製成之 荷儲存層並具有—作為第—電極之控制間極。

丄在突出之半導體層由Ρ型半導體形成的情形中，舉例 =如圖1 00之時序圖所示，將讀出電壓Vr(舉例而言，1乃， 施加至BL(n)，將參考電麼（舉例而言，〇 V)施加至BL(n+ ) 並使BL(m)及bl^」）保持與BL(n+i)處於相同電位，； VCC(舉例而5 ’ 3 V)施加至選擇位元之字元線WL(n)，將^ e、力至非選擇位元之字元線 乳（η+υ至WL(n+13)，並將Vcc施加 至SG1與SG2，以讀έ 選擇位元SB，舉例而言，如圖99中所示。結果，由於存4 電流，使得確定選擇位WTO,,變為可能。 接下來’將描述藉由熱電子注入之寫入的一實例。 在大出之半導體層由p型半導體形成的情形中，舉例而 93435-940624.doc -28- 1244755 言，如圖101之時序圖所示，將參考電壓（舉例而言，0 v) 施加至BL(n)，將中等電壓Vm(舉例而言，4·5 v)施加 BL(n+l)，使扯㈣及叫⑻）保持與叫州）處於相同電 位，將高電壓Vp(舉例而t，9V)施加至選擇位元之字元線 WL⑻’將參考電壓施加至非選擇位元之字元線乳⑹）至 WL(n-m-3)及 WL(n+1@ WL(n+13)，並將 (舉例而言，3 v) 施加至SG1與SG2’以寫入選擇位元，舉例而言，如圖％所 示。結果，寫入資料變得可能。 此外，將描述由於熱電洞注入而引起的擦除運作之一實 例。 、 在突出之半導體層由p型半導體形成的情形中，舉例而 吕，如圖102之時序圖所示，將高電壓％(舉例而言，9 v) 施加至BL⑻及BL(m-l)，將Vcc(舉例而言，3 v)施加至 BL(n+l)及BL(m)，將參考電壓（舉例而言，〇 v)施加至 WL(n-m-3)至 WL(n+13)，並將 Vcc 施加至 SG1 與 SG2，以執 行圖9 9中所示之所有記憶體單元的集體擦除。 接下來，將Vcc施加至BL⑷及BL(m])，將高電壓％施加 至BL(n+l)及BL(m)，將參考電壓施加至WL(n_m_3)至 WL(n+13)，並將Vcc施加至SG1與SG2。結果，資料擦除變 為可能。 接下來，將描述根據本發明之一半導體記憶裝置（第十至 第二十二實施例）的一種製造方法1。 根據一半導體記憶裝置之製造方法，將一半導體基板處 理成具有至少一個或多個階梯的壁形式，且藉此形成了突 93435-940624.doc -29- 1244755 半導體層。接著’將此等突出之半導體層之至少-個 或多偏车工田^ 工7 1固 、1疋為活性區域表面，並使雜質擴散層以—自 八^式形成於此等突出之半導體層的上部分中之若干部 =正個上部分中以及半導體基板中。接下來，由ON〇薄 膜衣成之電荷儲存層同時形成於各個活性區域 形成控制間極(字元線)以便在平行於記憶體單元被逐次： 方向上來對準該等控制閘極，使得記憶體單元被置放 成矩陣形式。 下文中，將參照圖式來描述。 T先，將二氧化矽薄膜21〇(其為變成一遮罩層之第一絕 緣薄膜）沈積於p型發基板⑽（半導體基板）的表面上，以便 具有200至2000 nm的厚度，然後藉由使用抗蚀劑（未圖示） 執行反應式離子㈣（見圖丨〇 3與丨2 G )，來㈣二氧化石夕薄膜 210曰以作為—料’其中該抗㈣已藉由已知之光微影技術 而得以圖案化。只要第—絕緣薄膜之材料未被姓刻或在對 夕基板進行反應式蝕刻的時候其蝕刻速度低於矽的蝕刻速 度，那麼該材料便不會受到特別限制，且可使用諸如氮化 矽薄膜之絕緣薄膜，或一導電性薄膜之單個層或多個層化 薄膜。 將所獲得之二氧化矽薄膜21 〇用作一遮罩，使得可藉由反 應式離子蝕刻將矽基板100蝕刻成5〇至5〇〇〇 nm，且此後， 對矽基板100之已曝露的部分進行熱氧化以形成一厚度為5 至100 nm的二氧化矽薄膜25〇，其變成了第二絕緣薄膜（圖 104及圖 121)。 93435-940624.doc -30- 1244755 接下來，沈積氮切薄膜23〇(其為第三絕緣薄膜）以具有 nm的厚度，且此後，藉由非等向性姓刻來處理氮 化石夕溥膜23G’以形成置放於二氧切薄膜21G及⑪基板1〇〇 之側面上的側壁間隔片’該矽基板1〇〇已經由二氧化矽薄膜 250而被處理形成了壁（圖1〇5及圖丨22)。 隨後，將氮化石夕薄膜230用作一遮罩以便藉由反應式離子 蝕刻來移除二氧化矽薄膜250 ’然後將已曝露之矽基板⑽ U成50至50〇〇 nm，且藉此，處理矽基板⑽以形成壁。 此後’切基板_之已曝露部分上來執行熱氧化’使得形 成之-氧化石夕薄膜25 1(其，變成第二絕緣薄膜）具有5至⑽ nm的厚度（圖106及圖123)。 接下來，沈積氮化矽薄膜231(其為第三絕緣薄膜）以具有 至1000 nm之厚度，且此後，藉由非等向性姓刻方式來處 理鼠化石夕薄膜231，以形成置放於二氧化石夕薄膜21()、氮化 石夕溥膜23G及石夕基板_之側面上的側壁間隔片，碎基板_ 已經由二氧化矽薄膜25丨而被處理形成了壁。 隨後，將氮化石夕薄膜231用作一遮罩以藉由反應式離子敍 刻來移除二氧化㈣膜251，且接著將已曝露之石夕基板ι〇〇 蝕刻成50至5000 nm，且藉此處理矽基板1〇〇以形成壁。此 後，在石夕基板100之已曝露的部分上來執行熱氧化，且藉此 形成之二氧化矽薄膜252(其變成第二絕緣薄膜）具有5至1〇〇 nm的厚度（圖ι〇7及圖124)。 接下來，沈積氮化矽薄膜232(其為第三絕緣薄膜）以具有 1〇至lOOOnm的厚度，且此後，藉由非等向性蝕刻來處理氮 93435-940624.doc 31 1244755 化矽薄膜232，以形成詈淤# —气儿 办成置放於一虱化矽薄膜210、氮化矽薄 細及石夕基板100之側面上的側壁間隔片，石夕基請已經 由二氧化矽薄膜252而被處理形成了壁。 隨後，耗化石夕薄膜232用作一遮罩以藉由反應式離子飯 刻來移除二氧化秒薄膜2 5 ?，妙' 你μ夕 寻胰252然後將已曝露之矽基板100蝕 刻成50至5__，且藉此，處卿基板⑽以形成壁。 根據上述過程，處理石夕基板1〇〇以形成具有階梯之壁，其 為複數個分離的突出之半導體層u〇。 此後，在石夕基板100之已曝露的部分上來執行熱氧化，且 藉此，形成了為第二絕緣薄膜之二氧切薄膜⑸以具有5 至_細的厚度（圖⑽及圖125)。在本文中，第二絕緣薄膜 可精=VD方法形成’或者可形成作為一絕緣薄膜⑼如氮 切㈣）之單個層或多個層。另外，可不必形成為第二絕 緣薄膜之二氧化石夕薄膜253。 隨後，藉由各向同性姓刻來選擇性地移除氮化石夕薄膜 230 231與232以及二氧化梦薄膜25()、251、252與2圖

109及圖 126)。 對所獲得之矽基板100進行熱氧化以便形成厚度為5至 ⑽疆的二氧化石夕薄膜2m(其為第四絕緣薄膜），且在彼頂 f5 積氮化石夕薄膜220(其為第五絕緣薄膜）以具有1〇至 1000 nm的厚度（圖110及圖127)。 、 /匕後，藉由非等向純刻方式來處理氮切薄膜220,以 ^/成置放於⑪基板丨〇〇之側面上的側壁間隔片，其中已對石夕 基板100進行了處理以形成壁（圖ln及圖128)。 93435-940624.doc -32 - 1244755 鼢後將雜質引入突出之半導體層110的一部分上部分或 整個上部分及角中以及石夕基㈣时，以便形成η型雜質擴 放層720及71 〇(圖112及圖！ 29)。可在垂直於基板的方向上來 '至7傾斜角植入具有5至1〇〇 keV之注入能量的砷或燐 離子’來執行此雜質引入’使得劑量變為大約ixi〇lw 至 lxl017/cm2。 此後根據熱氧化方法，將二氧化矽薄膜4〇〇(其為第六 絕緣薄膜）形成於突出之半導體層11〇的一部分上部分或整 们上邛刀及角上以及矽基板1〇〇上，.以便具有⑺至⑼。的 厚度以作為一元素隔離薄膜（圖113及圖130)。在本文中，元 素隔離薄膜可根據任一方法（諸如，CVD方法）而形成。 接下來，藉由各向同性蝕刻，將氮化矽薄膜22〇選擇地移 除至一 a己憶體單元形成區域（圖114及圖131)，以便將該等複 數個記憶體單元對準於突出之半導體層11〇之階梯的一侧 表面的縱向方向。若必要，則可藉由使用一傾斜之離子植 入來執行將一通道離子植入於每個突出之半導體層ιι〇的 側面。可在垂直於基板的方向上5。至45。的傾斜角來執行此 通道離子植入（具有5至100keV植入能量），使得硼的劑量變 為大約lxlOn/cm2至lxl〇13/cm2。較佳在相對於突出之半導 體層110的多個方向上來執行一通道離子植入，以使表面雜 質濃度均一，。可取代通道離子植入的是，可藉由cvd方 法來沈積一包括硼的氧化物薄膜，以便利用硼自此氧化物 薄膜的擴散。在本文中，可在形成突出之半導體層11〇之前 將雜質引入突出之半導體層110，且只要雜質濃度的分佈變 93435-940624.doc -33 - 1244755 為與彼等根據此等方法之分你士 ^ 刀邠相同，那麽其方法及時間便 不會受到限制。 隨後，使用熱氧化方法來形成_作為通道氧化物薄膜之 一氧化矽薄膜520(其為第七絕緣薄膜），以便在每一突出之 半導體層110之周邊的周圍具有大約1〇請的厚度。在此頂 部上，沈積了氮化矽薄膜530以作為第八絕緣薄膜，以便具 有自約5H〇〇nm的厚度，且此外，沈積了二氧化石夕薄膜51〇 以作為第九絕緣薄膜’以便具有自約5至1〇〇 nm的厚度(圖 115及圖 132)。 接下來’藉由反應式離子蝕刻來蝕刻二氧化矽薄膜51〇 及氮化石夕薄膜530，以便使其集體分離從而形成側壁間隔片 (圖116及圖133)。 在本文中，並沒有必要對氮化矽薄膜53〇及二氧化矽薄膜 5 10進行處理以形成側壁間隔片，且此外，可對其進行蝕刻 以獨立地、連續地形成侧壁間隔片。 隨後，沈積一多晶體矽薄膜（控制閘極5〇〇)，以具有大約 20至20〇nm的厚度（圖117及圖134)，該多晶體矽薄膜為第一 導電薄膜。此後，將雜質引入該多晶體矽薄膜中。可藉由 適當地調整雜質濃度以與彼等用於雜質擴散層72〇及71〇之 方式相同的方式來執行此雜質引入。另外，可在沈積多晶 體矽時以其它方式（諸如，固相擴散或原位方式）來執行該雜 質引入。 Λ ” 接下來，將一已根據已知之光微影技術而被圖案化的抗 蝕劑211用作一遮罩（圖118及圖135)，使得藉由反應式離子 93435-940624.doc -34- 1244755 姓刻來餘刻該多晶體矽薄膜，且藉此獲得了控制閘極 5〇〇(字元線）（圖119及圖136)。 隨後，將抗蝕劑211用作一遮罩或在移除了抗蝕劑211後 將控制閘極500用作一硬遮罩，使得可藉由反應式離子蝕刻 來蝕刻二氧化矽薄膜51〇及隨後的氮化矽薄膜53〇。在本文 中，'又必要對二氧化矽薄膜5 1 0及氮化矽薄膜530進行蝕刻。 此後，在根據已知之技術所產生的接觸室及金屬線之處 來形成一層間絕緣薄膜，且藉此，完成了半導體記憶裝置。 在本文中，半導體基板（其為一矽基板）可由元素半導體 (諸如除矽之外的鍺）或者化合物半導體（諸如以以、GaAs) 及其類似物製成。另外’ -p型或__n型單個井可形成於該 半導體基板中，或者可形成不同或相同導電性類型之多個 井（諸如，雙井，三井及其類似物^在該情形中，井較佳包 括大出之半導體層。因而，一半導體記憶裝置可形成於該 2内’或者矽基板與雜質擴散層之電導類型可為相對的導 電性類型。另外，儘管在上面描述中對氮化矽薄膜跡⑶ 及232進行了處理以形成側壁間隔片從而使得將此等側壁 間隔片用作矽基板i 00之一蝕刻罝 ㈣罩以將突出之半導體層110 處理成階梯形式，但是可以一方式 八（具中僅有突出之半導體

^ 10的末端部分被曝露）來填充一 @ @γ I 7个具兄、纟巴緣溥臈或一導電薄 、’使得在此等已曝露部分上來勃 列，與" 刀上耒執仃熱氧化或各向同性蝕 刻，舉例而言，且藉此，突出之 忐 V體層110的末端部分得 以成錐形，且接著可重複此處 层处巧私以便在突出之半導體 与10中形成階梯。在本文中，— 中一虱化矽薄膜、多晶體矽薄 93435-940624.doc -35- 1244755 膜、氮化石夕薄膜或此等薄膜之-層化薄膜可在所要的 中沈積，且自半導體基板之頂面來執行各向同性韻刻了使 得薄膜可被直接填充於此等渠溝中，或藉由（舉例而n ==方法來間接填充該薄膜。此等方法可應用於=製 儘管以上描述展示了半導體記憶裝置具有形成為階梯形 式（具有複數個階梯）的突出之半導體層的情形，但是該等突 出之半導體層可具有一個階梯。下面將描述此情形中乂之: 製造方法。首先，沈積作為第一絕緣薄膜之二氧化石夕薄膜 ㈣以變為P型石夕基板100之表面上的遮罩層，如圖1〇3所 不’其中該p型石夕基板100為一石夕基板，且接著，藉由使用 抗蝴未圖示)執行反應式離子姓刻，來敍刻二氧化石夕薄膜 川以作為-遮罩，其中該抗_已藉由已知之光微影技術 而得以圖案化。 接下來，將所獲得之二氧化石夕薄臈210用作一遮罩，以便 可藉由反應式離子蝕刻來蝕刻矽基板100,且藉此，形成了 突起，並接著，選擇性地移除了二氧切薄膜㈣。此後， 在石夕基板UH)之已曝露的部分上來執行熱氧化，謂此，形 成了二氧切薄膜250,其變為第二絕緣薄膜（見圖1〇句。 接下來，將作為第三絕緣薄膜之氮化石夕薄膜沈積於石夕基 板上。此後’藉由非等向性餘刻來處理氮化石夕薄膜以形成 側壁間隔片’該等側壁間隔片置放於二氧化石夕薄膜以及已 經由二氧化石夕薄膜而被處理成突起之石夕基板的侧面上。在 本文中’沈積氮化石夕薄膜以及藉由非等向性飯刻自氮化矽 93435-940624.doc -36 - 1244755 薄膜形成側壁間隔片從的過程可省略掉。 此後，以相同方#括缺k & 法，將笛-墓h x據如參考圖112至m所描述之方 法 將弟一 ‘ ％性類型之4%暂π ^ 、一 ^ 貝I之雜貝引入突出之半導體層的_部 为角或全部角中，其中該等 大aj之半蜍體層以一相對 述側壁間隔片之自對準的方式具有—個階梯。移側辟 間隔片後’形成-電荷儲存層，以便覆蓋上述突出之半; 地和 ^ 者形成第—半導體薄膜以便覆蓋電荷 儲存層’且猎此，在ρ带士、认企 在已形成於半導體基板中的突出之半導 體層的表面上’複數個記憶體單^電荷儲存層、控制間 極及形成於突出之半導體層的若干部分中的η型雜質擴散 層形成。 接下來，將描述控制閘極（字元線）被置放平行於突出之半 導體層情形中的半導體記憶裝置之製造方法2。 —根據此製造方法’如參考圖lu至128所描述’將氮化石夕 薄膜220(其為第五絕緣薄膜）以側壁間隔片形式置放於已處 理過的矽基板1〇〇之側面上以具有壁形式。此後，將—已2 由已知之光微影技術被圖案化的抗蝕劑212用作一遮罩（圖曰 137以及圖144)，使得氮化矽薄膜22〇藉由（舉例而言）各向同 性蝕刻被選擇性地蝕刻，且藉此，將變成位元線之η型雜質 擴放層750以與製造方法}相同的方式形成於突出之半導體 層的部分中（圖138以及圖145)。 此後，對突出之半導體層11 〇的一部分上部分或整個上部 分及角、雜質擴散層750之表面及矽基板110之表面進行氧 化，使得形成一變為第六絕緣薄膜之二氧化矽薄膜4丨〇以具 93435-940624.doc -37- 1244755 有自約10至500 nm的厚度（圖139及146)。在本文中，可根據 CVD方法及其類似方法來形成二氧化矽薄膜41〇。 接下來，藉由各向同性蝕刻將氮化矽薄膜22〇選擇性地移 除至β己憶體單元形成區域，以便將複數個記憶體單元對 準於突出之半導體層110之階梯的一側表面的縱向方向，且 然後，若必要，則藉由使用一對角離子植入以與第五實施 例之絕緣薄膜相同的方式在每—突出之半導體層11〇的側 面上來執行一通道離子植入。 隨後，藉由使用熱氧化方法，將二氧化矽薄膜52〇形成於 每一突出之半導體層110之周邊的周圍，其中該二氧化矽薄 膜520為第七絕緣薄膜且其變為一厚度約為⑺^^^的通道氧 化物薄膜。 接下來，沈積作為第八絕緣薄膜之氮化矽薄膜53〇以具有 自約5至100 nm的厚度’且然後沈積二氧切薄膜$叫其為 第九絕緣薄膜）以具有一自5至1〇〇 nm的厚度（圖14〇以及圖 147) 〇 接下來，藉由非等向性蝕刻（舉例而言，反應式離子蝕刻） 來蝕刻二氧化矽薄膜51〇及氮化矽薄膜53〇，以便將其集體 分離以形成側壁間隔片（圖141及圖148)。根據如製造方法玉 中所述之另一方法，可執行或可不執行此分離過程。 隨後，沈積一多晶體矽薄膜（控制閘極5〇〇)以具有自約 至200 nm的厚度，其中該多晶體矽薄膜變為第一導電薄膜 (圖142以及圖149)。此後，在多晶體矽薄膜上執行雜質引 93435-940624.doc * 38 - 1244755 '可：與第五實施例相同的方式來執行此引入。 接下來，舉例而言，執行非 晶體矽薄膜以在每—突出之丰，#刻’使得可處理多 -側面上形成侧壁間隔片之且=，層:::每，^ 分離以形成控制閘極(字元 ；夕曰曰體矽溽膜集體 (子兀線）5〇〇(圖143及圖15〇)。 此後’以與製造方法〗相 置 的方式來元成半導體記憶裝 η ^ 接下來，將描述在突出之主道舰s ……… 導體層的活性區域表面及雜 貝擴政層720與710具有偏移結構 裝置之製造方法3。 構之清形中的-半導體記憶 根據此製造方法3，在將雜質擴散層720與710形成於突出 之半導體層u。的一部分上部分或整個上部分及角= 石夕基板100中的過程中，脾啤a * — T將堵如虱化矽薄膜220之絕緣薄膜 或-導電薄膜的側壁間隔片用作一遮罩，使得藉由離子植 入方法在垂直於表面的方向上來以G。傾斜角將具有5至⑽ keV之植人能量料或燐離子植人突出之半導體層—的至 少-個或多個活性區域表面，使得劑量變為大約Μ。"。 至ΐχΐ〇ι W並形成一偏移結構（圖151及圖i52)。在本文 中，除製造方法3中之以上描述之外的過程上基本上與製造 方法1相同。在本文中’根據此製造方法3,由於藉由熱處 理會產生雜質擴散，所以有必要防止突出之半導體層i ι〇與 雜質擴散層720與710彼此重疊。 根據本發明之半導體記憶裝置，半導體基板具有其上形 93435-940624.doc -39- 1244755 成有記憶體單元的突出之半導體層，且藉此，可達成記憶 體單7G之容量在每單位面積上的增加。詳言之，可增加突 出之半導體層的階梯，使得增加一體化的程度變得可能。 另外，電荷儲存層由ΟΝΟ薄膜形成，且藉此，一記憶體 單元儲存2位元資料變得可能。 此外，可充分保證突出之半導體層的階梯的高度，使得 可抑制穿過位元線與源線擴散層之間的一沖孔而不會增加 單元所佔用的面積’且藉此，可獲得一具有高可靠性的半 導體記憶裝置。 另外，根據本發明之半導體記憶裝置的一製造方法，可 主要藉由非等向性㈣來建構在高度方向上之定位及記憶 體單元之在垂直於基板的方向±的隔離（由於對三維記憶 體之製造過程具有低的控制能力，所以上述内容在過去报 難實現）’且藉此，使容易形成三維記憶體單元陣列變得可 能。此外’可以不依賴於光微影技術來使用許多自對準過 私’使得可建構由於簡單的製造過程而導致的製造時間週 期的減少、產量的增加以及防止單元特徵發生不均勻，且 在低成本條件下製造一具有大容量、高可靠性之半導體記 十思ι置k付可能。詳言之，可不依賴於階梯之差異以一集 體方式來形成記憶體單元，使得可限制擴散，且必定可建 構成本之減少、製造之週期時間減少及產量的增加。 【圖式簡單說明】 圖1係-平面圖，其展示了根據本發明第一至第九實施例 93435-940624.doc -40- 1244755 之半導體記憶裝置的一記憶體陣列； 圖2至10係貫穿圖1之截面ι-γ的橫截面圖，其分別展示了 根據第一至第九實施例之半導體記憶裝置； 圖11至19分別為沿圖2至10之線ΙΙ-ΙΓ的半導體記情裝置 的橫截面圖； 圖20至28分別為沿圖2至丨〇之線，的半導體記憶裝 置的橫截面圖； 圖29係一平面圖，其展示了根據本發明之第十至第二十 二實施例之半導體記憶裝置之一記憶體陣列； 圖30係根據第十實施例之一記憶體陣列的透視圖； 圖31至43係貫穿圖29之截面〗·；[，的橫截面圖，其分別展示 了根據第十至第二十二實施例之半導體記憶裝置； 圖44至56分別係沿圖3丨至43之線ΙΙ-Π，的半導體記憶裝置 之橫截面圖； 圖57至69分別係沿圖3 !至43之線m_m，的半導體記憶裝 置的橫截面圖； 圖70至73係貫穿圖29之截面ΙΜΓ的橫截面圖，其分別展 示了半導體記憶裝置之第一至第四觸點結構； 圖74係圖29中所示之記憶體陣列的_等效電路圖； 圖75係圖29中所示之另一記憶體陣列的_等效電路圖； 圖76係-時序圖，其展示了圖74中所示之記憶體陣歹“ 一讀取操作； 圖77係一時序圖 一寫入操作； 其展不了圖74中所示之記憶體陣列的 93435-940624.doc -41 - 1244755 圖78係一g; 一擦除操作； 圖79係一 κ 一讀取操作； 圖80係一日$ 一寫入操作； 圖81係一時 一擦除操作； 時序圖，其展示了圖74中所示 時序圖，其展示了圖75中所示 曰守序圖’其展示了圖75中所示 時序圖，其展示了圖75中所示 之記憶體陣列的 之記憶體陣列的 之記憶體陣列的 之記憶體陣列的 圖82係一平面圖，其展示了根據本發明之第二十三實施 例之半導體記憶裝置的一記憶體陣列； 圖83係沿圖82之線，的半導體記憶裝置之橫截面圖； 圖84係沿圖83之線的半導體記憶裝置之橫截面圖； 圖85係沿圖83之線ΠΙ_ΙΙΓ的半導體記憶裝置之橫截面 圖86係沿圖82之線ΠΙ_ΠΓ的半導體記憶裝置之橫截面 圖87係一平面圖，其展示了根據本發明之第二十四及第 二十五實施例之半導體記憶裝置的一記憶體陣列； 圖88及圖89係貫穿圖87之截面μ，的橫截面圖，其分別展 示了根據第二十四及第二十五實施例之半導體記憶裝置； 圖90及圖91分別係沿圖88及圖89之線ll-π，的半導體記憶 裝置之橫截面圖； 圖92及圖93分別係沿圖88及圖89之線ΙΙΙ-ΙΙΓ的半導體記 憶裝置之橫截面圖； 93435-940624.doc -42- 1244755 圖94及圖95係貫穿圖87之截面ΙΙΙ-ΙΙΓ的橫截面圖，其分 別展不了根據第二十四及第二十五實施例之半導體記憶裝 置； 一圖96至98係貫穿圖87之截面Π-ΙΙ’的橫截面11，其分別展 示了半V體δ己憶裝置之第一至第三觸點結構； 圖99係圖87中所示之記憶體陣列的一等效電路圖； 圖1〇〇係一時序圖，其展示了圖99中所示之記憶體陣列的 一讀取操作； 圖101係一時序圖，其展示了圖99中所示之記憶體陣列的 一寫入操作； Η 02係時序圖’其展示了圖99中所示之記憶體陣列的 一擦除操作； 圖1〇3係一用於解釋本發明之半導體記憶裝置之製造方 法1的步驟的圖，如於圖29之截面，處所見； 圖104至圖119係用於解釋製造方法1之隨後步驟的圖； 圖120至圖136分別係沿圖103至圖119之線ΙΙ-ΙΓ的半導體 記憶裝置的橫截面圖； 圖Π7係一用於解釋本發明之半導體記憶裝置之製造方 法2的步驟的圖，如於圖87之截面卜〗，處所見； 圖138至圖143係用於解釋製造方法2之隨後步驟的圖； 圖144至圖150分別係沿圖137至圖143之線ΙΙ-ΙΓ的半導體 記憶裝置之橫截面圖； 圖1 5 1係一用於用於解釋本發明之半導體記憶裝置之製 造方法3的步驟的圖，如於圖29之截面Ι-Γ處所見； 93435-940624.doc -43- 1244755 圖1 52係沿圖1 5 1之線II-ΙΓ的半導體記情壯 . u衣置之橫截面 件的示意性截 圖153係一習知半導體記憶裝置之基本部 面圖； 圖1 54係另一習知半導體§己憶裝置之一示意性平面圖；及 圖155係沿圖154之線III-IV的半導體記憶裝置之橫截面 圖。 【主要元件符號說明】 1 半導體基板 2 元素隔離絕緣薄膜 3 第一擴散區域 4 弟一擴散區域 6 第一絕緣薄膜 7 第一浮動閘極 7a 苐一浮動閘極 8 第二絕緣薄膜 9 控制閘極 10 絕緣薄膜 12 雜質擴散層 15 元素區域 17 氮化石夕 18 二氧化矽薄膜 20 二氧化矽薄膜 50 凡素隔離區域 93435-940624.doc -44. 1244755 60 控制閘極 100 矽基板 110 突出之半導體層 210 二氧化矽薄膜 211 、 212 抗名虫劑 220 氮化矽薄膜 230 氮化矽薄膜 231 氮化矽薄膜 241 絕緣薄膜 243 絕緣薄膜 250 二氧化矽薄膜 251 二氧化矽薄膜 252 二氧化矽薄膜 253 二氧化矽薄膜 254 二氧化矽薄膜 400 二氧化矽薄膜 410 二氧化矽薄膜 500 控制閘極 505 控制閘極 510 、 520 二氧化矽薄膜 530 氮化矽薄膜 550 穿隧氧化物薄膜 560 多晶體薄膜 570 絕緣薄膜 93435-940624.doc -45- 1244755 580 絕緣薄膜 750 雜質擴散層 710 > 720 雜質擴散層 800 層間絕緣薄膜 910〜917 觸點 925〜928 觸點 dl 二氧化矽薄膜520厚度 d2 氮化矽薄膜530厚度 d3 二氧化矽薄膜510厚度 d4 控制閘極500厚度 SI、S2 階梯寬度 SI > S2 階梯寬度 SB 選擇電壓 Ve 南電壓 Vr 讀出電壓 WL(m)、WL(n) 字元線 93435-940624.doc 46-

Claims (1)

1244755 十、申請專利範圍： 一種半導體記憶裝置，其包含形成於一第一導電性類型 之一半導體基板上的一個或多個突出之半導體層及位於 該等突出之半導體層之表面上的複數個記憶體單元，其中 每個該等記憶體單元由一電荷儲存層、一控制間極以 及一形成於該突出之半導體層之一部分中的一第二導電 類型之雜質擴散層形成，且該等複數個記憶體單元被對 準於至少一預定方向，及 放置被對準於5亥預定方向的該等複數個記憶體單元之 控制閘極以便使其相互分離。 2. 3. 如申請專利範圍第1項之半導體記憶裝置，其中 母-该等突出之半導體層具有至少兩個或更多表面，及 该等複數個記憶體單元形成於該突出之半導體層的至 少兩個或更多表面中的每個表面上。 如申請專利範圍第丨項之半導體記憶裝置，其中

被對準於該預定方向的該等複數個記憶體單元在垂直 於該預定方向的方向上被進一步對準，及 上被對準的該等記憶體單元逐 使在垂直於該預定方向 次互相連接。 4.如申請專利範圍第丄項之半導體記憶褒置，其中 之半導體層在與該半導體基板相關的水平方向 上之一 ^截面中呈一帶狀。 5·如申請專利範圍第3項之半導體記憶震置，其中 形成该突出之丰導轉 、^便具有階梯形式，該等階梯 93435-940624.doc 1244755 形式在垂直於該半導體基板之表面的方向上的橫截面中 具有兩個或更多階梯，其中將一電荷儲存層及一控制問 極置放於呈该階梯形式的該突出之半導體層的每個階梯 的一側面上，及 該第二導電性類型之該雜質擴散層形成於呈該階梯形 式的该突出之半導體層之一部分角或全部角中，且料 此，使形成於該突出之半導體層的各個階梯之側面上的 該等複數個記憶體單元逐次連接。 6 ·如申請專利範圍第3項之半導體記憶裝置，其中 該等複數個突出之半導體層以預定間隔形成於該半導 體基板之表面上且該第二導電性類型之該雜質擴散層進 一步形成於鄰近的突出之半導體層之間的該半導體基板 之表面上，且藉此，使形成於該等鄰近的突出之半導體 層中的記憶體單元逐次連接。 7·如申請專利範圍第3項之半導體記憶裝置，其中 在逐次連接記憶體單元之一方向上來置放一個或多個 元素隔離薄膜以便形成一柵欄形狀。 含·如申請專利範圍第3項之半導體記憶裝置，其中 在5己憶體單元逐次連接之方向上提供一位元線且在該 位元線之至少一端處提供一選擇閘極使得該選擇閘極連 接至該等記憶體單元。 9·如申請專利範圍第3項之半導體記憶裝置，其中 在該等記憶體單元逐次連接之方向上，使該等記憶體 單元中之該等控制閘極彼此連接以便形成一字元線。 93435-940624.doc 1244755 ιο·如申請專利範圚笛 ^ …圍弟1項之半導體記憶裝置，苴中 δ亥弟 導電性_荆丄 i A i之該雜質擴散層相對於咳等兩4 存層處於偏移位置。 …哀寺包何儲 請專利範圍第1項之半導體記《置，盆中 該電荷錯存層由二氧化石夕薄膜/氮化膜 薄膜形成。 寻腰/一乳化矽 12·如申請專利範圍第1項之半導體記憶裝置，其中 ::荷儲：層由—浮動閘極或奈求晶體石夕形成。 13 ·如申研專利範圍第1 固罘1項之+導體記憶裝置，其中 形成該電荷儲存層的該突出之半導體層之、 面具有一晶體平面方向， 夕個表 高的少數載流子之遷移率。 中八有一 1 4 ·如申睛專利範圍繁]YS jr ^ 靶国弟1項之+導體記憶裝置，其中 該等控制閘極由一金屬形成。 1 5 · —種用於一半導體却陰 千蛤體。己/·思裝置之製造 驟： /、匕祜以下步 個或 ⑷在-第-導電性_之_半導體基板 多個突起； 队 由將該等突起用作—遮罩來執行挖 個或多 基板之步驟-次，從而在該半導體基板上形成 ^ 個突出之半導體層； 之半 ⑷形成絕緣薄膜之側壁間隔片以便覆蓋該等突出 導體層的側面； (d)以一相對於該等側壁間 該 土間隔片之自對準的方式，在 93435-940624.doc 1244755 等突出之半導體層的-部分角或全部角中引人-第二導 電性類型的雜質； T形成電荷儲存層以便在移除了該等側壁間隔片後能 覆蓋該等突出之半導體層的側面；及 (W成—第一導電性薄膜以便覆蓋該等電荷儲存層； 精此，在形成於該第-導電性類型之該半導體基板上 的-個或多個突出之半導體層的表面上形成了複數個記 ’fe體早凡’其由該等電荷儲存層、控制閘極及該第 電性類型之雜質擴散層組成。 16 種用於一半導體記憶裝置之製造方法，其包括以下步 驟： 乂 ⑷在-第-導電性類型之—半導體基板上形成一 多個突起； / ⑻藉由〜欠或多次執行以下步驟而在該半導體基板上 形成呈階梯形式的突出之半導體層 ⑴在該等突起之側面上形成絕緣薄膜之第—侧壁間 隔片；及 (π)藉由將該等第一側壁間隔片用作一遮罩來挖掘該 半導體基板； ⑹形成絕緣薄膜之第二側壁間隔片以便在移除了嗜 等第一側壁間隔片之後能覆蓋該等突出之半導體層的側 面； ⑷以-相對於該等第二側壁間隔片之自對準的方式在 凌等突出之半導體層的一部分角或全部角中引入一第二 93435-940624.doc 1244755 導電性類型的雜質； 02)形成電荷储存層以便 片後能覆蓋該等突出之丰—7β亥寺第二側壁間隔 / 寻大出之+導體層的側面；及 成第‘電性薄膜以便覆 藉二，她第—導電性類型之該半=上 Γ或多個突出之半導體層的表面上形成了複數㈣ 思體早疋’其由該等電荷儲存層、控制閉極及該第二導 電性類型之雜質擴散層組成。 17·如中請專利範圍第！5項或第16項之用於半導體記憶裝置 的製造方法，其中 在步驟（a)中，該等突出之丰宴鲈 ▼人印 < 千V體層以預定間隔形成於 该半導體基板之表面上，及 在步驟⑷中’該第二導電性類型之雜質擴散層在該等 突出之半導體層之一部分角或全部角中以及在鄰近的突 出之半導體層之間的該半導體基板之表面中形成，並相 對於該等電荷儲存層處於偏移位置。 18. —種用於一半導體記憶裝置之製造方法，其包括以下步 ' 驟： (a) 在一第一導電性類型之一半導體基板上形成一個或 多個突起； (b) 藉由一次或多次執行以下步驟而在該半導體基板上 形成呈階梯形式的突出之半導體層： (i)在該等突起之側面上形成絕緣薄膜之側壁間隔 片；及 93435-940624.doc 1244755 體基Γ错由將該等側壁間隔片用作一遮罩來挖掘該半導 荷儲存層以便在移除了該等側壁間隔片之後 月匕覆息该寻突出之半導體層的側面； —成第$電性薄膜以便覆蓋該等電荷儲存層；及 (g)精由執行非等向性㈣而在該等突出之半導體層的 側面上將該第—導電性薄膜處理成側壁間隔片的形式曰， Z此’在形成於該第—導電性類型之該半導體基板上 的，或夕個大出之半導體層的表面上形成了複數個記 憶體早兀，其至少由該等電荷儲存層及控制閘極袓成。 19.如申請專利範圍第17項之用於半導體記憶裝置的製造方 法，其中 在步驟⑷中，該等突出之半導體層以預定間隔形成於 該半導體基板的表面上，且另外；及 在步驟（b)與（e)之間，步驟（b)中所形成的該等側壁間隔 片被#除’侧壁間隔片係位於該等突出之半導體層的側 面上之新形成之絕緣薄膜或導電薄膜；執行藉由將該側 壁2隔片料H之離子植人並執行熱處理，以在該 ^ 之半‘體層的一部分角或全部角中以及在鄰近的 突2半導體層之間的該半導體基板之表面中形成一第 W !·生頒型之雜質擴散層，並使其相對於該等電荷儲 存層處於偏移位置。 20.如申請專利範圍第15、“及以項任一項中之用於半導體 93435-940624.doc 1244755 記憶裝置的製造方法，其中 將'寺側壁間隔片選擇性地移除至一記憶體單元形成 區域’以便在该預定方向上形成該等複數個記憶體單元。 21.如申請專利範圍第15、16及18項任一項中之用於半導體 記憶裝置的製造方法，其中 在步驟（a)中，沿該半導體基板之表面來形成呈稜鏡形 式的該等突起。 93435-940624.doc