TWI240375B - Integrated circuit structure and method of fabrication - Google Patents

Description

1240375 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一積體電路，且特別是有關於一種利 用虛擬圖案來形成積體電路。較特別的是本發明係有關於 一種形成積體電路之方法，其不具有虛擬圖案所產生之寄 生電容。 【先前技術】 化學機械研磨法（Chemical Mechanical Polish，CMP)係 為一種用以平坦化半導體晶圓之製程。CMP採取物理上及 化學上兩者協同作用的力量以平坦化晶圓。當晶圓被支撐 於墊上時，藉由施加一負載力量至晶圓後方來完咸之。當 含有研漿料及易反應的化學物之研漿通過下方時，墊和晶 圓兩者接著被依相反方向旋轉。CMP係為一種真正達到整 個底材上整體的平坦化之方法。 藉由CMP製程來研磨薄膜甲存在的圖案效應己廣為人 知。由於不同的圖案密度及圖案尺寸一致性的降低，將出 現一種微負載效應（micro-loading effect)問題。此微負載效 應有關的現象係發生於同時地钱刻或研磨高圖案密度及低 圖案密度之區域。由於從一區域至另一區域之薄臈上不同 的蝕刻/研磨率，藉由蝕刻/研磨製程，大量的反應產生將形 成局部地密集或稀疏，並且反應物品的大量對流將造成名虫 刻率的不一致性。有效圖案密度中之大量變動已顯示將會 導致顯著且不想要的後研磨（post-polish)薄膜厚度變動。特 1240375 別的是，此不一致性造成了盤凹（dishing)效應於電路的表面 上。盤凹是指在低圖案密度位置的表面所被研磨的速度比 高圖案密度的表面快，因此形成一盤形表面。 為了消除此種盤凹效應，有兩種傳統上用來均等有效 圖案密度的方法。第一種方法係為製程步驟，如習知的反 向回蝕，其包含利用一罩幕以回蝕凸起區域。第二種方法 係為佈局設計步驟，如習知的虛擬充填，其修改電路佈局 並於具有低圖案密度之處加入虛擬圖案。虛擬圖案的加入 有助於達到整個晶圓有效圖案密度的一致性，也因此避免 盤凹之問題。 一般來說，這種虛擬圖案在執行完化學機械研磨法後 皆會留在原處。此虛擬圖案係有傳導性，會形成具有内層 金屬線路的寄生電容。寄生電容由於充放電的時間而造^ 了阻容遲滯（RC_delay)。内層介電層（Inter-Level Dielectrk， ILD)之比例概圖和先進製程的高操作頻率將由於寄生電容 問題而造成嚴重的效能下降。在現階的積體電路技術發展 中，利用數位積體電路來作為快速切換電路的需求不斷地 增加。隨著積體電路已進入高頻率的切換需求，因寄生電 容所引起的低效能問題將逐漸增加。 【發明内容】 本發明係用以解決上述寄生電容之問題，因此本發明 之目的在於提供-種_ CMP平坦化製程來製造積體電路 之方法，其並不會於金屬線路與虛擬圖案之間伴隨增加一 1240375 寄生電容。 前述已依序地概述本發明相當廣泛之特徵及技術優 點，為讓人易於明白’其細節說明描述於下。本發明額外 的特徵及優點亦將說明於下’其為本發明專利範圍之主 題。藉由那些技術中的技巧將可體會到所揭露的觀令及特 定實施例可作為修改、設計其它結構或製程的基礎:以完 成本發明之相同㈣。在不脫離本發明之精神和範圍内， 當可作各種之更動與潤飾’因此本發明之保護範圍當視後 附之申請專利範圍所界定者為準。 【實施方式】 本較佳實施例之製造及使用詳細說明於下。將可體會 本發明提供許多可實施的發明觀念，其可於具體内容之: 種更動與潤飾來具體化。此特定實_僅說明以特定 的方法製造及使用本發明，而㈣以限制本發明之範圍。 一種新的形成積體電路之方法將於此說明。此方法解 決了由虛擬圖案寄生電容所產㈣阻容遲滞（Rc_deiay)問 題。 第1圖係緣示傳統的積體電路。隔離場區域4係形成 於底材2中。此隔離場區域4隔離且定義了主動區域。依 主動區域所坐落的位置，可稱為一般主動區域，其具有實 際元件形成於其中，或稱為虛擬底材區域，其不是且有虛 擬圖案就是不具有元件形成於其中。金氧半（Μ_ 〇χ: Semiconductor，M0S)電晶體6係為實際元件。元件8係為 1240375 虛擬圖案。矽化金屬14係形成於虛擬底材區域中。此矽化 金屬14係與金氧半電晶體6之源/汲極區域一起顯影。於 内層介電層（Inter_Level Dielectric，ILD)16沈積後，金屬插 塞（metal plug)20係形成穿過内層介電層16，並且接著沈積 與圖案化金屬線路18。值得注意的是虛擬圖案8並未被移 除。電容12係存在於虛擬圖案8與金屬線路a之間，並 且介於石夕化金屬14與金屬線路18之間。這些電容12促成 了電路品質的下降。 第2圖係繪示依照本發明之一實施例所形成的積體電 路。比較第1圖與第2圖，可注意到虛擬圖案8已從電路 中被移除’並且由原本的矽表面形成嵌壁式的虛擬矽底材 圖案14。據此，可消除一重要部份的寄生電容。 第3圖至第11圖係繪示本發明之一較佳實施例，在第 3圖中’底材100係為一較佳的半導體或絕緣體。底材1 〇〇 最好係由一批次石夕晶圓所形成。在另一實施例中，底材i 可為由其它半導體或絕緣材料包含如石夕、碳、鍺、鎵、坤、 說、銘、銦以及磷所形成。底材丨〇〇可為單一晶體或複合 物的形式。為了改善元件的效能，底材1〇〇最好能具有張 力。在其它實施例中，無張力材料同樣可被使用。 隔離場區域1〇2係形成於底材1〇〇上，在一較佳實施 例中’隔離場區域102係為淺溝渠隔離（Sall〇w Trench Isolations，STI)。最好是藉由蝕刻底材1〇〇中的淺溝渠以形 成乂溝渠隔離區域102，並且利用如氧化矽之絕緣體來充填 肩1渠° STI絕緣體之介電常數約在0.05〜50的範圍中，並且 1240375 較佳約為〇_〇5〜4的範圍。在一較佳實施例中，STI係為_ 應力片區域，即STI材料之結構於周圍的矽區域上造成廣、 力。在另一實施例中，STI區域係由批次材料所形成。為了 有效地隔離主動區域’此隔離場區域具有一最小深产約為 30〜650 nm且較佳約為50〜450 nm. 在另一實施例中’隔離區域102係藉由區域碎氧化法 (Localized Oxidization of Silicon，LOCOS)所形成。一較佳 的LOCOS製程係為預# (pre-etch)主動區域，接著形成一氮 化石夕（S^N4)層以覆蓋主動區域。接著執行一氧化步驟。當 暴露出來的區域形成氧化矽（si〇2)層時，具有氮化石夕（Si3N4) 所覆蓋的區域可免於被氧化。 在又一實施例中，隔離區域102係由空氣隔離區域所 形成。底材100中的深處或凹處之圖案係被蝕刻。許多凹 處係由蝕刻所形成，其係利用標準微影積體電路製造技術 所形成的二氧化矽/氮化矽之傳統光罩。此光罩具有複數個 對應於凹處圖案之孔隙形成。接著可於傳統方法中穿過定 義於一氧化石夕光罩中之孔隙以颠刻此底材。 如第3圖所繪示’形成隔離區域1 〇2以隔離主動區域。 主動區域109係為一般主動區域。底材區域1〇8係為虛擬 底材區域。主動區域及虛擬底材區域可為各種形狀，像是 方形、矩形以及L形等等。主動/非主動底材及主動/非主動 區域係由隔離場區域102區隔開約lnm〜1〇|Llm，並且具有一 典型尺寸約為0·0001μιη2〜1〇〇〇〇μιη2。 為了便於說明本發明，相同的參考號係用來提及主動 1240375 2nm〜500nm，且較佳約為1〇nm~2〇〇nm。因選擇性钱刻的使 用’故外尺寸1G8巾的損失與隔離區4 1()2巾的損失係為 不同。隔離場區域1G2中的損失約為H)〜3_m，且較佳約 為10〜100nm。在另一眘a μ山 上 貫細*例中’虛擬電閘極1 係於間隙 壁112形成後移除（請參照第7圖）。 一在軏佳實施例中，虛擬底材1〇8係與虛擬圖案1〇6 同時被钱刻，在另一實施例中，虛擬底材1〇8可於閉電極 1〇4形成前、閑電極104形成後或間M U2形成後予以移 除。 如第7圖所繪示，光阻110已被移除。如同習知技術 中，光阻可於氧氣電漿中的隨穿反應器裡予以移除。一對 間隙J 112係形成於沿著該閘電極1〇3與該閉介電層⑽ 相對邊Ji % 5兒明於下文之水揚酸化扣。製程 令，間隙壁U2可作為自對準光罩之用。可藉由習知的方 法來:¾/成間隙壁112,像是以毯覆性沈積—介電層於整個區 域上，此區域包括底材1〇〇及閘電極1〇4， 性靖介電層由水平表面予以移除，並且留下= 112 〇 第8圖係繪示源極與汲極區域之形成。如一凸起的源/ 沒極MOS概圖，帛導體113係蟲晶沈積至一厚度約為· 埃（angstrom，A)〜600埃。半導體113形成了源極與沒極以 供產生刪電晶體，故此為可供選擇地稱作源極與沒極區 域113。形成半導體i丨3之較佳方法係為選擇性磊晶。二氧 化石夕（si〇2)層係形成覆蓋於底材100上。穿過二氧化石夕（Si〇2) 1240375 應之金屬所形成一矽化金屬。 在一較佳實施例中，金屬丨14係為一矽化金屬。此矽 化金屬可採用過渡金屬之矽化金屬形式或可包含一種以上 之過渡金屬。在-較佳實施例中，金屬層114係藉由首先 沈積-薄金屬複合層，如鈦、鈷、鎳、鎢或其他類似之物 具有氮化鈦（TiN)覆蓋以覆蓋於元件上，包括半導體^所 暴露出的表面及閘電極104。此元件接著藉由回火以形成矽 化金屬於所沈積的金屬與下方暴露出矽區域（特別是源/汲 極區域及多晶矽閘電極1〇4)之間。此矽化金屬區域之結果 如同繪示於第8圖中之金屬層114。儘管所希望的厚度係為 設計之題材選擇，但此矽化金屬層114之結果最好在5〇 A 至5〇〇 A的厚度範圍中。在另一實施例中，矽化金屬層ιΐ4 可藉由矽化金屬之沈積來形成，如矽化鈷或矽化鎳直接沈 積於源極和汲極區域上，以及閘電極1〇4係利用習知的沈 積技術如CVD來形成。 此矽化金屬114係與矽化金屬π 6同時形成，矽化金 屬Π6同樣形成於虛擬底材區域中的外尺寸1〇8上。在前 面的步驟中，虛擬底材108已被置入凹進處，增加了石夕化 金屬與金屬線路間的距離，因此，降低了矽化金屬與金屬 線路間的電容。 如第9圖所繪示，一内層介電層（inter_level dieleetdc， ILD)118如同習知的金屬化前介電層（Pre-Metal Dieleetric， PMD)或内金屬介電層（Inter_Metal Dielectric，iMD)係沈積 覆蓋於電路表面。内層介電層118係為傳統的氧化矽，其 13 1240375 可利用下面幾種方法來沈積，如化學氣相沈積法（Chemical Vapor Deposition，CVD)、旋塗式塗佈（Spin-on Coating)、電 漿加強式化學氣相沈積法（Plasma Enhanced Chemical Vapor Deposition，PECVD)、高密度電漿化學氣相沈積法（High Density Plasma Chemical Vapor Deposition，HDPCVD)、低 壓化學氣相沈積法（Low pressure Chemical Vapor Deposition，LPCVD)或其它習知的沈積技術。此内層介電層 包含傳統的矽曱烷基底（silane-based)氧化矽、SiON、SiN、 SOG、摻雜氧化矽或乙基烷氧化矽基底（TEOS-based)之氧化 矽。内層介電層亦最好包含低k值材料，如氟化矽玻璃 (Fluorinated Silicate Glass, FSG)、聚亞醯胺（Polyimides)、 氫石夕酸鹽（Hydrogen Silsesquioxane，HSQ)、甲醇石夕酸鹽 (Methylated Silsesquioxane，MSQ)、甲醇石夕土（Methylated Silica)、敗化非晶碳（Fluorinated Amorphous Carbon)、聚四 氟乙烯（鐵弗龍）以及有機孔和無機孔（乾凝膠，矽土模板）。 此内層介電層118將提供電晶體與隨後形成的下方金屬線 路之間的絕緣。一光阻材料（未繪示）將形成且圖案化以覆蓋 於内層介電層118上，以使開口能與源極、汲極和閘介電 層接觸。 第10圖係繪示内層介電層118所暴露出的部份經蝕刻 後之積體電路，因此，開口接觸了内層介電層中之開口。 第11圖係繪示金屬插塞（metal plug)已形成於接觸開口 後的元件。金屬插塞（metal plug) 120可由鶴、紹、銅或其 它習知可供選擇之物來形成。金屬插塞（metal plug) 120同 1240375 6 :金屬半電晶體 12 :電容 16 :内層介電層 20 ··金屬插塞 102 :隔離場區域 104 :閘電極層 108 :虛擬底材區域 110 :光阻 113 :半導體 116 :矽化金屬 120 :金屬插塞 虛擬圖案 矽化金屬 金屬線路 :底材 :閘介電層 :閘電極層 •主動區域 :間隙壁 :矽化金屬 :内層介電層 :金屬線路薄膜 16

Claims (1)

1240375 十、申請專利範圍： 1·一種積體電路結構，至少包含： 一半導體底材，具有上表面； 一隔離場區域，形成由該底材之該上表面延伸進入該底 材， 一虛擬底材區域，藉由該隔離場區域分開，其中該虛擬 底材區域具有一由該底材上表面凹入之上表面； 一通常的主動區域，藉由該隔離場區域分開，其中該通 常主動區域具有一實質上與該底材之上表面成共面之表 面； 一閑介電層，形成於該底材之上表面上，以及該通常主 動區域中；以及 一閘電極形成於該閘介電層上。 2·如申請專利範圍第1項所述之積體電路結構，更包含： 一對間隙壁係形成於沿著該閘電極與該閘介電層之相 對邊牆上； 一源極區域和一汲極區域形成於一鄰接該閘電極之該 通常主動區域中； 17 1240375 半導體底材係為一複合物 碳、鍺、鎵、砷、氮、鋁 所組成之群組。 至少包含一材科選自於由矽、 銦、含磷物以及其結合體實質 7·如申4專利範圍第1項所述之積體電路結構，其甲 該半導體底材係為一種選自 ’ 於由早曰曰體、多晶矽晶體以及 非晶體所組成之群組。 _8·如中請專利範圍第1項所述之積體電路結構，其中 該隔離場區域係為淺溝渠隔離。 士申明專利㈣第8項所述之積體電路結構，其中 該淺溝渠隔離係以-材料充填，該材料至少包含選自㈣ 石夕n以其結合物實f組成之群組’#中該淺溝渠隔 離具有一介電常數約介於〇 〇5至。 丨〇.如申請專利嶋"員所述之積體電路結構，其中 該隔離場區域係藉由區域矽氧化法所形成。 u·如申請專利範圍第1項所述之積體電路結構，其中 該隔離場區域係為一空氣隔離區域。 1240375 底材區域； 選擇性地蝕刻未被光阻覆蓋之該閘介電層和閘電極； 選擇性蝕刻未被該光阻覆蓋之該底材區域；以及 移除該光阻。 16.如申請專利範圍第15項所述之方法，更包含·· 形成一對間隙壁，沿著一未經蝕刻之閘電極和閘介電層 之相對邊牆上； 形成源極和汲極區域於該未經蝕刻之閘電極和閘介電 層之相對邊牆上； 矽化該源極、汲極和末經蝕刻之閘電極； 形成一内層介電層以覆蓋於該未經蝕刻之閘電極和該 源極和汲極上； 形成一開口於該内層介電層中； 形成一傳導插塞於該開口中；以及 形成金屬線路於該内層介電層之表面，以接觸傳導插 塞。 17·如申凊專利範圍第15項所述之方法，因光阻完全 地被移除，故其中該閘電極並未受到保護。 21 1240375 1 8 ·如申凊專利範圍第1 5項所述之方法，因光阻部份 地被移除’故其中該閘電極並未受到保護。 19·如申晴專利範圍第丨5項所述之方法，其中該未經 14刻之問電極的厚度約小於5〇〇 nm。 20.如申請專利範圍第ι5項所述之方法，其中蝕刻一 未被忒光阻覆蓋之該底材區域，使其凹入一深度約2 至 500 nm 〇 21.如申睛專利範圍第15項所述之方法，其中該光阻 延伸超出各別該選擇之閘電極約1〇11111至l〇pm。 22·如申請專利範圍第15項所述之方法，其中該選擇 性地㈣未被光阻保護之該閘介電層和閘電極之步驟係藉 由乾式餘刻。 23_如申請專利範圍第22項所述之方法，其中該乾式 蝕刻至少包含一氣體，該氣體係選自於由HBr、〇2、ci 、 及其結合體實質上所組成之群組。 22 1240375 24.如申請專利範圍第15項所述之方法， Γ⑽綱極編濕式 5·如申凊專利範圍第24項 貞所述之方法，其中該濕式 韻刻溶液係為KOH。 26.如申請專利範圍第15項所述之方法，其中該隔離 場區域係選自於由淺溝渠隔離、區域石 夕氧化法以及空氣隔 離法所組成之群組。

23 ηή ι240ψ 日岱替換頁 區域及其外尺寸兩者。此外尺寸109係為一般主動區域ι〇9 之表面。外尺寸108係為虛擬底材區域1〇8之表面。 第4圖係繪示閘極之形成。一閘介電層1〇3係形成於 底材1〇〇上，緊接著為一閘電極層104。閘介電層1〇3最好 包含Si02、氮氧化物、氮化物或其它高k值材料。儘管閉 電極層104可由金屬或一包含金屬、半導體、氧化金屬或 石夕化金屬之複合結構所形成，但最料多晶⑪。閘電極層 具有一功函數約在25〜6〇電子伏特（ev)。接著圖案 化閘介電層及閘電極’並利用微影技術以形成閘極。閉電 極可形成於—般主動區域、虛擬底材區域以及隔離場區域 之中。形成於虛擬底材區域108或隔離場區域1〇2中之閘 電極係為虛擬圖案。第4圖㈣示為形成於隔離場區域1〇2 中的閘電極106。 如第5圖所緣示，形成一光阻n〇以保護一般主動區 域。為能有效免除主動區域被過度蝕刻，光阻更往金氧半 電晶體之處延伸約1()ηηι〜1()μηι，且較佳約為2〇nm〜3叫。 光阻110具有一厚度介於約Μ，—，且較佳約為 5 Onm〜5 μηι 〇 第6圖係繪示虛擬圖案經移除後的積體電路橫剖面 圖。在-較佳實施例中，藉由一使用K〇H姓刻溶液之濕式 钱刻’虛擬圖t 1G6能被較佳的選擇性移除。在另一實施 例中，乾式钱刻可於周圍充填著HBr+cl2+〇2之環境中實 =因外尺寸⑽並無光阻所保護，所以其下方材料係被 非專向性㈣。外尺寸⑽係被㈣至—深度約為 乂年6月y日修®正替換頁 |___，rwiii 111 —-I _ — - r 1— ----------------.▲办，·蓋了 *** · 以暴露出源/汲極區域來形成一開口。半導體113接著係磊 晶長成。雖然其它的沈積技術包括化學氣相沈積法 (Chemical Vapor Deposition, CVD)、極高真空化學氣相沈積 法(Ultra High Vacuum Chemical Vapor Deposition， UHVCVD)、原子層化學氣相沈積法（Atomic Layer Chemical Vapor Deposition，ALCVD)或有機金屬化學氣相沈積法 (Metal Organic Chemical Vapor Deposition, MOCVD)同樣可 使用，但最好能利用分子束磊晶沈積法（Molecular Bean Epitaxy，MBE)來形成半導體113。較佳的沈積發生在溫度 為300°C〜950°C的範圍内，且最好在450°C〜850°C的範圍 内，以及低於100毫托耳（mTorr)之壓力。半導體113係磊 晶地成長於所暴露出的單一晶體底材區域中。形成一多晶 矽晶體於二氧化矽層上。此多晶矽晶體及二氧化矽層接著 被蝕刻，僅留下源極、汲極以及多晶矽閘極區域，源/汲極 區域最終係藉由植入及熱回火而定義出來。 如第8圖所繪示，矽化金屬114係形成且覆蓋於源極 和汲極上，並且最好也覆蓋於閘電極104上。矽化金屬1 η 之厚度最好小於約500 A。矽化金屬114可為一過渡金屬或 金屬複合物如鎳、鈦、始、鶴或相似物，或其它藉由化學 氣相沈積法（Chemical Vapor Deposition，CVD)、物理氣相沈 積法（Physical Vapor Deposition，PVD)或其它可供選擇的方 法所沈積之適當的傳導材料。在接續的討論中，層114可 替換地稱為金屬層或矽化金屬層。根據本實施例可瞭解到 層114不是一金屬層就是一會與下層半導體區域進行内反 12 I2403j?5-~

(?千年4 2可為複合結構，包括像是由鈦/氮化鈦或氮化鈕以及其 它層所形成的埋入層與附著層。 至屬線路薄膜122係藉由濺鍍以形成於内層介電層 的表面上。此濺鍍沈積了一鈦/鎢薄膜之厚度介於2〇nm至 〇nm之間，且較佳約為3〇〇nm。接著利用微影技術及反 應丨生離子蝕刻（Reactive I〇n Etching，RIE)來圖案化金屬線 路 122 〇 雖然本發明已以一較佳實施例揭露如上，然其並非用 乂限疋本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例 能更明顯易懂，所附圖式之詳細說明如下·· 第1圖係緣示具有虛擬圖案的部份傳統積體電路之橫 剖面圖； 第2圖係繪示依照本發明一較佳實施例所製造的積體 電路之一部份的橫剖面圖。 第3圖至第11圖係繪示積體電路之製造期間階段的橫 剖面圖，其使得本發明之優點特徵更為具體化。 【主要元件符號說明】 2 :底材 4 :隔離場區域 15 1240375r

一石夕化金屬層形成於該源極區域、該汲極區域、該閘極 區域以及該虛擬底材區域之該凹入表面上方； 一内層介電層形成於該通常主動區域、虛擬底材區域以 及隔離場區域上方； 一傳導插塞形成於該内層介電層中且接觸該閘電極；以 及 一金屬線路層形成於該内層介電層上方。 3 ·如申請專利範圍第1項所述之積體電路結構，其中該 半導體底材係選自於由絕緣層上覆石夕（Silicon On Insuiat0r， SOI)與半導體塊材所組成之群組。 4·如申請專利範圍第1項所述之積體電路結構，其中該 虛擬底材區域之該凹入表面係由該底材之上表面凹進約 2nm 至 500nm。 5_如申請專利範圍第丨項所述之積體電路結構，其中該 虛擬底材區域之該凹入表面係由該底材之上表面凹進約 10nm 至 200nm。 6·如申請專利範圍第1項所述之積體電路結構，其中該 124037

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12·如申請專利範圍第1項所述之積體電路結構，其 該主動區域及該虛擬底材區域被隔開約i 11111至i 該主動區域具有一尺寸約介於〇 〇〇〇1 μιη2至ι〇〇⑻ μιη2 ;以及 該虛擬底材區域係凹入約介於211111至5〇〇nm。 13. 如申請專利範圍第2項所述之積體電路結構，其 "亥矽化金屬層具有—功函數約介於2 5至6 〇電子伏特。 14. 如申請專利範圍第丨項所述之積體電路結構，其 該閘電極至少包含—材料，該材料係選自於由半導體、氧 化金屬、魏金屬以及其結合物實f上組成之群組，並= 其中該閉電極具有一功函數約介於2.5至6〇電子伏特。 15.—種形成積體電路之方法，至少包含： 且由該底材之表面 形成隔離場區域於一半導體底材上， 延伸進入該底材； 形成閘介電層於該底材表面上； 形成閘電極於該閘介電層上； 電極與所選擇之該 形成一光阻以覆蓋於所選擇之該閘 20