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TW464876B - Synchronous DRAM having posted CAS latency and method for controlling CAS latency - Google Patents

Synchronous DRAM having posted CAS latency and method for controlling CAS latency Download PDF

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TW464876B
TW464876B TW089101813A TW89101813A TW464876B TW 464876 B TW464876 B TW 464876B TW 089101813 A TW089101813 A TW 089101813A TW 89101813 A TW89101813 A TW 89101813A TW 464876 B TW464876 B TW 464876B
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TW
Taiwan
Prior art keywords
clock
signal
access command
rcd
sdram
Prior art date
Application number
TW089101813A
Other languages
English (en)
Inventor
Jung-Bae Lee
Choong-Sun Shin
Dong-Yang Lee
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
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Description

464876 五、發明說明（l) 發明背景 發明領域 本發明一般相關於同步的DRAM(SDRAM)，並更特定於具 有行存取選通（C AS)延遲的SDR AM以及控制此C AS延遲的方 法。 . 相關技藝的說明 大體上，SDRAM與自外部輸入的時脈信號同步而其讀取 與寫入的動作受到控制《圖1 3說明從施加列存取命令或行 存取命令到資料輸出間的延遲。 從施加列存取命令到第一資料輸出的外部時脈信號的時 脈週期數目稱為RAS延遲（RL)。從施加行存取命令到第一 資料輸出的外部時脈信號的時脈週期數目稱為CAS延遲 (CL )。從施加列存取命令到施加相對同一記憶庫的行存取 命令的外部時脈信號的時脈週期數目稱為RAS_CAS延遲 (RCD)。顯示在方程式！中的關連建立在“!）、RL ACL間。 RL = RCD + CL (1 ) 當特定外部時脈信號頻率的最小值RAS延遲為RLmin，此 RL必須滿足方程2。 R L ^ RLm i η (2) 當特定外部時脈信號頻率的最小值CAS延遲為cLmin， RCDmin表示為如方程式3所示。 RCDmin = RLniin-CLini n (3) ,. 在使用SDR AM的系統中，一般的輸出資料功能即使是在 RCD<RCDmin的情形丁，就是在後加的CAS延遲，是需要的
464876 五、發明說明（2) 以便改善系統的效能。這就是說，R L 2 RLm i η，這是一產 品的規格，即使是在R C D < R C D m i η的情形也必須滿足。為了 要滿足在此後加的CAS延遲中的RL 2 RLmi η Γ此CAS延遲cl 必須滿足方程4。 CL>CLmin+(RCDmin-RCD) (4) 在根據傳統技術的SDRAM中，因為RCDmin-RCD<0是必要 的，其足以決定CL，其藉由模式暫存器集合（MRS)命令保 證最小的CAS延遲CLmin。然而，在後加的CAS狀態令，可 以輸入CAS命令（包含行位址命令），其控制適當的延遲時 間及資料路徑的延遲，只有在方程式4中的每個值， (RCDmin-RCD)及CLmin為已知的 ° 發明概要 本發明之一目的在提供一同步dram(sdram)，藉之可以 執行後加的行存取選通（cAS)命令。 本發明的另一個目的在提供一方法來利用SDRAM輸出資 料。 - 因此，要達到第一個目的，提供一 SDRAM，其包含有配 置成列及行的複數個記憶體細胞之一記憶庫以及一用來選 擇此記憶庫的列的行解碼器。此SDRAM與一時脈信號同步 的動作。此根據本發明之較佳具體實例的SDRAM包含適當 裝置來延遲在後加的CAS狀態中的CAS命令。就是，提供決 定tRCDm in-tRCD結果的一方法及藉由此決定結果延遲在此 記憶體中的C AS命令的方法。根據本發明的SDRAM包含一 行位址輸入蟑’用來輸入選擇此記憶庫的行之行位址，—
第7頁 464876 五、發明說明（3) 第一移位暫存器，用來將行位址延遲_ 〜 此行解瑪m預定數目的延遲時脈週冑，址輪入淳與 取命令到記憶體細胞資料輸出所需要時脈信號== 週期數目RLm in為RLrain時，及當從施加杆卢 &刀σ仃存取命令到 體細胞資料輸出所需要時脈信號的最少時脈週期數目心 時，一計數器，用來感測從施加列存去命令到施加 相對同一記憶庫的行存取命令間時脈信號的時脈週期數目 KCD並提供具有RCD與（RLmin-CLmin)間差異的資吼之第一 延遲時脈控制信號到第一移位暫存器。此延遲時°脈的數目 由SDRAM的外部加以程式或在SDRAM内決定，回應於RCD與 (RLmin-CLmi η)間的差異。當延遲時脈週期的數目是在 SDRAM決定時則包含一預定的計數器。 根據本發明SD R A Μ的計數器可以提供第一延遲時脈控制 信號’其有RCD與RSE之間差異的資訊，到第—移位暫% 器’藉由感測從施加列存取命令到施加相對同一記憶庫的 行存取命令之時脈信號的時脈週期數目RCD以及從施加列 存取命令到感測放大器被致能的時間點的時脈信號的時脈 週期數目RSE。 要達到第二個目的’提供有一方法控制SDRAM的c AS延 遲，包含步驟有從SDRAM的外部輸入RLmin-CLmin，比較 RCD與RLmin-CLmin，決定CAS延遲’其為從施加行存取命 令到資料輸出所需要的時脈信號的時脈週期數目，當RCD 小於RLmin-CLmin時為RLmin-RCD，並決定此CAS廷遲當RCD 不小於RLmin-CLmin 時為 CLmin。
464876 五、發明說明（4) 提供有另一個方來控制SDRAM的CAS延遲，包含的步驟有 感測時脈週期數目RCD，感測時脈週期數目RSE，比較RCD 與RSE，決定出CAS延遲，其為從施加行存取命令到資料輸 出所需要的時脈信號的時脈週期數目，當RCD小於RSE而且 RCD與RSE的差異不小於預定參考時脈週期的數目時，以及 決定CAS延遲為CLmin當RCD不小於RSE或者RCD與RSE的差異 小於參考時脈。 根據本發明再另一個控制C AS延遲的方法，内部C AS命令 的延遲藉由從外部程式數值（RCDmin-RCD)來控制。在此方 法中’感測外部RC D的處理從上述的方法中忽略掉。 根據本發明的SDRAM及控制此CAS延遲的方法，後加的 CAS延遲動作及—般的CAS延遲動作可由SDRAM適當的執 行:而不需要模式暫存器集合（MRS)命令。 圖示簡i求 本發明的上述目的及優點將藉 說明而變得更明顯，.參考隨附圖示，其中： 圖1為概要地顯示根據本發明第一具體實例具有後加行 存取選通（CAS)延遲之同步DRAM(SDRAM)的方塊圖； 圖2為顯不圖1之計數器的詳盡電路圖； ®3為顯不圖1緩衝器控制器的詳盡電路圖； 圖4為根據第 SDRAM的主要端 圖ο為根據第 SDRAM的主要端 〜具體實例處於後加C AS命令模式中之 子的時序圖； -具體實例處於一般CAS命令模式中之 子的時序圖；
第9頁 464876 五、發明說明（5) 圖6為說明利用根據第—具體實例的SDRAM控制CAS延遲 的方法之流程圖； 圖7為概要地顯示根據本發明第二具體實例具有後加C AS 延遲之SDRAM的方塊圖； 圖8為顯示圖7的計數器的詳盡電路圖： 圖9為顯示圖8的第一感測信號產生器的詳盡電路圖； 圖10為顯示圖8的第二感測信號產生器的詳盡電路圖： 圖11為顯示圖7計數器的另一個詳盡電路圖； 圖12為說明利用根據第二具體實例的SDRAM控制c AS延遲 的方法之流程圖；以及 圖13為從施加一般列存取命令或一般行存取命令到資料 輪出之延遲的說明圖。 較佳具體實例的說明 現在本發明將參考隨附圖示做更完整的說明，其中顯示 了本發明的較佳具體實例^不同圖示中的相同參考號碼代 表相同的元件。 相關於從一般同步DRAM (SDRAM)的資料輸出之結構元件 及資料的輸出動作如下。此SDRAM有複數個記憶庫。每個 包含複數個配置成列及行的記憶體細胞。包含一選擇列的 列解碼器及選擇行的行解碼器以便在包含一記憶庫中的複 數個記憶體細胞中選擇出特定的記憶體細胞。由列解碼器 選定列的記憶體細胞之資料輸出到一對的位元線。此輸^ 貧料由感測放大器放大。這對對應到選定行之位元線的放 大貧料透過傳輸開關輸出到資料輸入及輸出線。此時，傳
第10頁 /1648 7 6 五、發明說明（6) 輸開關由解碼的行位址輸入透過行解碼器做選擇性 通《輸出到輸入及輸出線的資料透過輸出緩衝器 面。SDRAM的輪出動作被控制盘來自卜 。’ n刺，、求自外面的時脈信號輸入 pj 0 第一具體實例 圈i為概要顯示根據本發明第一具體 # ^ ^ mCAS) ^.SDRAM , , 〇 7 的凡件二參考圖1根據本發明第-具體實例的咖 ^ 一 厅位址出入埠N102、第一蔣仿斬左哭1n<3 矛 計數器U5及記憶體細胞庫1〇5暫存心3、行解碼器…、 乂由複數個配置成列及行的記憶體細 胞.，且成。在本規砣十只有顯示一個記憶庫。行解 選擇記憶體細胞庫;I 0 5的一行。 … -行位址CA來選擇記二二址輸入物02接收 經由.—办认 心庫0 5的仃。第一移位暫存器1 0 3將 认輸入埠N102的此行位址CA輸入延遲一個數目 匕，延遲時脈週期的數目TD i滿足方程式5 ^ TDl = (RLmin-CLiain)-RCD (5) 胞ί:上min代表從施加列存取命令到資料從記憶體細 ΞΪΓ:ί ΐ小數目的時脈信號CU的時脈週期。“一 = : 令到資料從記憶體細胞輸出所需要的 信號CU的時脈週期。㈣代表從施加列存 CU時脈週期^對於相R記憶庫的行存取命令的時脈信號 464876 五、發明說明（7) -- j? il第、移&暫存器1〇3 &含複數個暫存器103a、103b、 卜虫及多工器103x。此暫存器103a、103b&103c為彼 串連連結並回應於時脈信號ακ依序地傳送行位址CA。 此仃位址CA在時脈信號CLK的每個時脈週期傳送到下一個 存h器。此多供器1〇 3X提供一選擇的信號回應於從計數器 5輸出的第一延遲時脈控制信號DRC])，到解碼器丨〇9， =用此行位址輸入埠N102及暫存器1〇3a、1〇儿及l〇3c的輸 信號做為輸入信號。可以增加包含在第一移位暫存器 1 y 3的暫存器數目。然而，在本規範中只有顯示三個暫存
器°根據第一具趙實例’此暫存器j 〇3a、1 〇3b及丨〇3c為D 型正反器。 此計數器1 15感測R AS-C AS延遲（RCD)並提供第一延遲時 脈控制信號DRCD，其包含RCD與（RLmin_CLmin)間差異的資 说’到第一移位暫存器i 〇3的多工器1〇3χ。（RLmin_CLmin) 的值可以透過MRS命令從SDRAM外面輸入。計數器115的結 構與動作將參考圖2做詳細的說明。 顯示在圖1辛根據第一具體實例的SDRAM還包含一感測放 大器1 〇 7 ’用來控制資料從記憶體細胞輸出的傳輸，第二 移位暫存器1 11以及緩衝器丨丨3。 此感測放大器1 〇 7放大記憶體細胞的資料，其經由一對 位元線輸出。 第二移位暫存器1U藉由CLmin延遲資料細胞的輸出資料 益提供此延遲的輸出資料到緩衝器〗丨3。因為此第二移位 暫存器1 11與第一移位暫存器1 〇 3有相同的結構及動作，其
第12 I 46 48 7 6 五，發明說明（8) - 詳細的說明在本發明中省略。第二移位暫存器丨丨丨的多工 器1 1 lx由CLm in控制。 此緩衝器1 1.3緩衝第二移位暫存器n】的輸出信號π ( 2並 將此第二移位暫存器1Π的輸出信號以12延遲一個數目的 延遲時脈週期TD 1，回應於第二延遲時脈控制信號？了以丁。 根據第一具體實例的此SDRAM還包含一缓衝器控制器u 7， 用來產生第二延遲時脈控制信號PTRST以控制緩衝器〗〗3。 緩衝器控制器1 1 7的結構與動作將參考圖3做詳盡的說明。 MD閘丨1 9由下面有圖2中說明的一計數停止信號qrcd2e致 能並回應時脈信號CLK產生行控制信號？(；；1)£^。此行控 號PCDEN控制解碼器1〇9。 口 參考圖2，此 時脈控制器 圖2為顯示圖1之計數器115的詳盡電路圖 計數器115包含向下計數器2(π、暫存器2〇3 205、邏輯單元2 〇7以及RCD測量單元2〇9。 此向下计數器201接收值為（RLmin-CLmin)的RCDmin，並 產生輸出信號QRCD，其值由RCDmin減1而得，回應於第一 時脈控制信號CKCON1，其為時脈控制器2〇5的輸出信號。 此暫存器203儲存向下計數器2〇1的輸出信號qRCD，回應於 第二時脈控制信號CKC0N2，其為邏輯單元207的輸出，…並、 提供此第一延遲時脈控制信號DRCD到第一移位暫存 1 03 (參考圖1 )。 =時脈控制器205藉由產生列存器命令而致能並提供第 一％脈控制信號CKCON1 ’其回應於時脈信號clk ,到向下 計數器201。此時脈控制器2 05在向下計數器2〇ι的輸出信 Η
第13頁
46 48 7 五、發明說明（9) 號QRCD的值對應為〇時禁能。此時脈控制器2〇5最好由一反 $器20 5a及一 AND閘205b組成。此反相器2〇5a在向下計數 器2 0 1的輸出信號q rCd的值對應至„ 〇 "時將驅動為,，高電位,, 的4數停止信號qrcdzE反相。此AND閘2 0 5b對列存取信號 PR、時脈信號CLK ’以及反相器2〇5a的輸出信號N206執行 AND動作並產生第一時脈控制信號CKC〇N1。在此，當列存 取命令產生時此列存取信號PR被驅動為”高電位,，β因此， 在列存取命令產生後’此第一時脈控制信號CKC〇N1回應於 時脈信號CLK。然而，在向丁計數器2〇1的輸出信號qRCD對 應為後此第一時脈控制信號CKC〇N1維持在，，低電位"。 當列存取命令產生時，重置控制器2n的輸出信號pRSET 被驅動而向下計數器2〇i重置。接著，第一時腋控制信號 CKCON1再次的回應於時脈信號CLK。 此RCD測量單元2 〇9接收列存取信號pr及行存取信號pc並 產生RCD測量信號RCDET，其為邏輯單元207的輸出。在 此’當存取命令產生時，此行存取信號代被驅動為邏輯" 高電位"。此RCD測量信號RCDET由列存取命令的產生所驅 動而由行存取命令的產生所禁能。 根據第一具體實例，此D測量單元2 0 9由兩個反相器 20 9a及2 0 9d與兩個NAND閘20 9b及20 9 c所組成。此反相器 209a將行存取信號pc反相。這兩個NAND閘2 0 9b及2 0 9c分別 接收列存取信號PR以及反相器2 〇 9a的輸出信號當做輸入信 號’並且彼此互相連結。反相器 209d將NAND閘 2 09b的輸出 信號反相並產生RCD測量信號RCDET。因此，此RCD測量信
第14頁 4 6 4 8 7 五、發明說明（ίο) 號RCDET由列存取命令的產生所驅動並由存取命令的產生 所禁能。 此邏輯單元20 7對第一時脈控制信號CKCON1及RCD測量信 號RCDET做OR動作來產生輸出信號CKCON2，其被提供到暫 存器20 3的時脈埠《此邏輯單元2 〇7係以NOR閘實做。 圖2中顯示的計數器丨15接收RCE>min、列存取命令PR、行 存取信號PC以及時脈信號CLK並產生具有（RCDmin〜RCD)資 訊的第一延遲時脈控制信號DRCD。在此，當（RCDmin_RCD) 小於11 0"時’此第一延遲時脈控制信號帅⑶的資訊與 (RCDmin-RCD)為的情況是相同的。 圖3為顯示圖1之緩衝器控制器117的詳盡電路圖。參考 圖3 ’此緩衝器控制器117包含第一暫存器3(Π以及第二暫 存器303 。 此第一暫存器301將此行存取命令pc延遲丁!^個數目的延 •脈週期個數並輸出此延遲的行存取信號，回應於時脈 Is號CLK。此第一暫存器3〇1可回應於内部的時脈信號pCLK 而取代時脈信號CLK。此内部時脈信號pCLK的產生回應於 k脈L號CLK的上升緣。第一暫存器3〇1的結構與動作與圖 1的第一移位暫存器1〇1相同。第一暫存器3〇1與第一移位 暫存H 1 01的差異為此第—暫存器3C) i將行存取信號pc延遲 丁D1個數目的延遲時脈週期，而第一移位暫存器1〇3將行位 址CA延遲TD1個數目的延遲時脈週期。 此第一暫存器30 3將f —暫存器3〇1的輸出信號N;m延遲 Lm in個延遲時脈週期並輸出延遲的輸出信號。此第二
第15頁 4648 7 6 五，發明說明（11) 暫存器303的結構與動作與圖1的第二移位暫存器相同。第 二暫存器303與第二移位暫存器hi的差異為此第二暫存器 303將第一暫存器301的輸出信號N302延遲了 CLm in，而第 二移位暫存器1 1 1將記憶體細胞的輸出資料延遲CLm i η。 圖4為根據第一具體實例SDRAM的主要端子中後加CAS命 令的時序圖。圖4中，RCDmin為4，CLmin為4而RCD為2。當 RCD小於RCDmin時，此CAS延遲CL改變為6 ^因此，完成一 適當的資料輸出動作。 圖5為根據第一具體實例SDRAM的主要端子中一般C AS命 令的時序圖。在圖4中，RCDmin為4，CLmin為4，而RCD為 6。當RCD大於RCDmin ’此CAS延遲CL變成4，其等於 CLm i η。因此，完成一適當的資料輸出動作，並且沒有失 去CAS延遲。 圖6為說明利用根據第一具體實例的SDRAM控制CAS延遲 的方法的流程圖。控制C AS延遲的方法將參考圖6加以說 明。R C D m i η係從S D R A Μ外面接收（步驟6 1 0 )。接著，測量 RCD (步驟603)。接下來，RCD與RCDmin比較（步驟607)。當 RCD小於RCDmin ’CL在步驟609中被決定為（RLmin-RCD)。 當RCD不小於RCDmi η，CL在步驟3 11中被決定為CLmi η。 第二具體實例 圖7為概要顯示根據本發明第二具體實例具有後加C A S延 遲的SDRAM的方塊圖。有關本發明的元件顯示在圖7中。在 圖7的第二具體實例中，相同的參考號碼將會給執行與圖1 第一具體實例中對應信號相同功能的信號使用。顯示在圖
第16頁 五、發明說明（12) -- 7中的第二具體實例的結構與動作與圖1的第一具體實例相 同。因此，為了便於解釋，在第二具體實例中，只有結 構及動作與第.一具體實例的對應部份的結構與動作不同的 部份會加以說明。在圖7的第二具體實例中，用來產生第 一延遲時脈控制信號DRCD的計數器715與圖1的計數器115 不同^ 此計數器715感測RCD及資訊RSE並提供具有RCD與資訊 RSE差異資訊的第一延遲時脈控制信號DRCD到第—移位暫 存器703的多工器7 03x。此第一延遲時脈控制信號可直接 的經由例如MRS的裝置從外面施加。資訊RSE為從施加列存 取命令到感測放大器707被致能的時間點間之時脈信號CLK 的時脈週期數目。RSE係在SDRAM内測量。 延遲時脈週期數目TD2係藉由第一暫存器7〇3將行位址以 延遲而產生。延遲時脈週期數目TD2必須滿足6。 TD2=RSE-RCD (6) 計數器的結構與動作將參考圖8到丨丨詳盡的加以說明。 圖8為顯示圖7的計數器715的詳盡電路圖。參考圖8，此 。十數器715包含第一計數電路801、第二計數電路8〇3以及 減法器8 0 5。 此第—計數電路801計數RSE並產生第一時脈週期數目 Cfl第一计數器803 st數RCD並產生第二時脈週期數目 CNT2 減法器8 05以第二時脈週期數目CNT2減去第一時脈 遇朗數目CNT1並產生第一延遲時脈控制信號肿⑶^然而， 畜第二時脈週期數目CNT2小於第一時脈週期數目⑶口時，
第17頁 4~Μι 8 7 6-—_____ 五、發明說明（13) 此第一延遲時脈控制信號D R C D的資訊為，，〇"。 第一計數電路8 01包含邏輯栓鎖單元及計數器8〇ic ^根 據第二具體實例’此邏輯栓鎖單元係以NAND閘8〇13及8〇11) 實做的。此NAND閘80 la及80 lb分別利用列感測信號/PRD及 感測放大器感測信號/?代〇做為輸入。此1^心閘801&及 8 01 b彼此互相連結。在此，列感測信號/pRD是以脈波形式 產生’回應於列存取信號PR的上升轉變.感測放大器感測 信號/PRCD是以脈波的形式產生，回應於感測放大器致能 信號P S E，其指示感測放大器7 〇 7 (參考圖7 )致能。因此， 邏輯栓鎖單元的輸出信號N801由列存取命令的產生所驅動 而由感測放大器致能信號PSE的驅動而解驅動。 此計數器8 01 c在一段期間内致能，期間NAND閘8 〇丨a及 8〇lb的輸出信號N801驅動，計算在此驅動期間内所產生的 時脈信號CLK的時脈週期數目，並提供第一時脈週期數目 CNT1給減法器80 5。因此，第一時脈週期數目CNT1為從施 加列存取命令到感測放大器7 〇 7致能的時間點間時脈信號 CLK的時脈週期數目RSE。 第一計數電路803包含一邏輯栓鎖單元及一計數器 8〇3c。根據此較佳具體實例，此邏輯栓鎖單元係wNAND閘 8 0 3a及803b來實做的。此NAND閘8 0 3 a及8 0 3b分別利用列感 測信號/PRD及行感測信號/PCD做為輸入信號。此NAND問 8 0 3 a及8 0 3 b彼此互相連結。在此，此行感測信號/ p c d以脈 波的形式產生，回應於行存取信號P C的上升轉變。因此， 邏輯栓鎖單元的輸出信號N8 03由列存取命令的產生而驅動
第18頁 464876 五、發明說明（14) * 並依據行存取信號PC的驅動而解驅動。 此計數器8 03c在一段期間内致能，期間邏輯栓鎖單元 803a及803b的輸出信號N8〇3為驅動的，計數在此驅動期 間内所產生時脈信號CLK的時脈週期數目，並提供第二時 脈週期的數目CNT2給減法器805。因此，第二時脈週期數 目CNT2為從施加列存取命令到施加行存取命令於相關之同 一記憶庫之間時脈信號CLK的時脈週期數目RCD。 圖8的第一感測信號產生器80 7為用來產生列感測信號 /PRD或行感測信號/PCD來回應列存取信號pR或行存取信號 PC的電路。第一感測信號產生器8〇7的詳細結構將參考圖9 做說明。圖8的第二感測信號產生器8 〇 9為用來產生感測放 大器感測信號/PRCD以回應於感測放大器致能信號pSE的電 路。此第二感測信號產生器8〇9的詳細結構將參考圖丨〇做 說明。 圖9為顯示圖8第一感測信號產生器80了的詳盡電路圖。 參考圖9，此列感測信號/PRd或行感測信號/pCD以脈波方 式產生回應於列存取信號PR或行存取信號PC。 圖10為詳盡地顯示圖8信號產生器809的電路圖。參考圖 1 0 ’此感測放大器感測信號/PRCD以脈波方式產生，回應 於感測放大器致能信號p S E °然而’感測放大器感測信號 /PRCD對感測放大器致能信號？5£的響應藉由延遲器1〇〇1延 遲了 一段延遲時間TDEL。此延遲時間TDEL最好是從行存取 命令的產生到π導通"用來傳輸此對位元線的資料到輪入及 輸出線之傳輸開關所花的時間。此延遲時間TDEL為產生參
第19頁 464876 五、發明說明（15) 考時脈週期T1數目之時脈信號CLK所花的時間。 圖11為圖7的計數器715的另一個詳盡電路圖。圖η的計 數器715包含邏輯單元1101以及計數器11〇3。 此邏輯單元11 01包含三個NAND閘1101 a、11〇 lb及 1101c。此NAND閘1101a產生一由列存取命令及行存取命令 的產生而驅動的輸出信號N1 101。此NAND閘11 01 b及110 lc 分別利用NAND閘11 Ola的輸出信號N1 101以及感測放大器感 測信號/PRCD做為輸入。此NAND閉1 1 〇lb及1 1 01c彼此互相 連結。因此，邏輯單元1101的輸出信號N11〇2驅動以回應 於存取命令的產生而解驅動來回應感測放大器致能信號 PSE 〇 計數器1 1 0 3計數在輸出信號Nl 1 02驅動期間所產生的時 脈信號PCLK的時脈週期數目。 圖11的第一與第二感測信號產生器Π 〇 7以及丨丨0 9可以用 圖8的第一與第二信號產生器8〇7及8 〇9來實做。因此，圖 1 1的第一與第二信號-產生器1107及丨109的詳盡說明在本規 範中省略。 圖1 2為顯示利用根據第二具體實例的SDRAM控制CAS延遲 的方法之流程圖。參考圖12，控制CAS延遲的方法說明如 下。RCD及RSE係在SDRAM内測量（步驟1 203 )。RCD與RSE比 較（步驟1 20 5 ) 如果RCD小於RSE而且RCD與RSE間的差異不 小於參考時脈週期數目T1，此CAS延遲CL在步驟1 2 0 7中被 決定為（RLmin-RCD)。如果RCD不小於RSE或i?CD與RSE間的 差異小於參考時脈週期數目T1，此C A S延遲C L被決定為
第20頁 4648 五、發明說明（16) CL min(步驟 1209)。 根據本發明第一具體實例的SDRAM從SDRAM外面透過MRS 接收RCDmin ’比較RCD與RCDmin並根據比較結果控制CAS延 遲CL。根據第二具體實例的SDRAM與根據第一具體實例的 SDRAM不同之處在SDRAM測量RCD及RSE並比較RCD與RSE而 根據比較結果控制CAS延遲CL。 ' 藉由根據本發明的SDRAM及控制CAS延遲的方法 完成後加的CAS延遲動作及一般的CAS延遲動:的 雖然本發明已藉由參考其較佳的具體實例加：/ 示及說明’對熟習本技藝的人可以理解”的顯 不同改：可在不背離本發明後附申請專 上的 神與範疇中做到。 &又義的精
第21頁

Claims (1)

  1. 4 6 4 L 六、-- !·—種同步DRAM(SDRAM) ’其包含有配置成列及行的複 數個記懷體細胞之記憶庫以及用來選擇此記憶庫的行之行 ，碼器，其中此SDRM與一時脈信號同步的動^，mSDRAM 包含： .—行位址輸入槔’用來輸入選擇此記憶庫的行之行位 址， 一第一移位暫存器’用來在行位址輸入埠與行解碼器 之間將此行位址延遲一預定數目的延遲時脈週期數目.^ 及 / 一計數器’當從施加列存取命令到記憶體細胞的資料 輸出間此時脈信號的最小數目時脈週期RLm i D為RLm i η時且 從施加行存取命令到記憶體細胞.的資料輸出間此時脈信號 的最小數目時脈週期為CLni i η時，該計數器用來感測從施 加列存取命令到施加相關同一記憶庫之行存取命令間時脈 週期數目RCD的時脈信號並提供具有!^!)與（RLmin-CLmin) 間差異資訊的第一延遲時脈控制信號到此第一移位暫存 器； 其中延遲時脈週期的數目被決定出來，以回應R c D與 (RLmin-CLnii η)間的差異。 2.如申請專利範圍第1項的SDRAM，其中該第一移位暫存 器包含·· 複數個彼此互相串連結的暫存器，用來連續性的傳送 行位址，以回應於每個週期的時脈信號；以及 一多工器’用來選擇性的在暫存器的輸出信號間提供
    第22頁 464&
    一個信號到該行解碼器。 3.如申請專利範圍第2項的SDRAM，其中此暫存器為〇型 正反器。 4.如申請專利範圍第1項的SDRAM，其中此計數器包含 一向下計數器’用來回應於該時脈信號將 RLmin-CLmin 減少1 ; 一暫存器，用來提供第一延遲時脈控制信號DRCD， 在行存取命令產生時有儲存如向下計數器輸出值的輸出值 資訊，或在列存取命令產生後提供值為〇的向下計數器 出值到第一移位暫存器； 一時脈控制器，其在向下計數器的輸出值為〇時被禁 能，用來提供第一時脈控制信號，其由列存取命令的產7"生 所致能’並回應於時脈信號，到向下計數器；以及 一邏輯單元，其被行存取命令的產生所禁能，用來提 供第二時脈控制信號’其由列存取命令的產生所致 應於第一時脈控制信號。 卫口 一 5·如申請專利範圍第4項的SDRAM，還包含RCD測量單 元，其用來提供由列存取命令所驅動並由行存取令 生所禁能的輸出信號到邏輯單元。 ' 6.如申請專利範圍第1項的SDRAM，還包含： 一第二移位暫存器，用來將記憶體細胞的輸出資 遲C L m 1 η ;以及 、 鳆衝器 用來缓衝此第二移位暫存器的輸出信號並 ^ 一移位暫存器的輸出信號延遲此數目的延遲時脈週
    第23頁 -64^7 ^ 六、申請專利範圍 期，回應於第二預定的延遲時脈控制信號。 7.如申請專利範圍第6項的SDRAM，還包含一缓衝器控制 器’用來產生.第二延遲時脈控制信號以控制該緩衝器， 其中該緩衝器控制器包含： 一第一暫存器，用來將行存取命令延遲此數目的延遲 時脈週期並在時脈信號的每個週期輸出此延遲的行存取命 令；以及 一第二暫存器，用來將第一暫存器的輸出信號延遲 CLmiη並產生第二延遲控制信號來控制緩衝器。 8· —種同步DRAM (SDRAM) ’其包含有：配置成列及行的複 數個記憶體細胞之記憶庫；用來選擇此記憶庫的行之行解 碼器；一對位元線，用來從選定的記憶體細胞輸出資料； 以及感測放大器，用來放大位元線的資料，其中該SDR AM 與一時脈信號同步運作，該SDRAM包含： 一行位址輸入埠，用來輸入選擇該記憶庫的行之行位 址； 一第一移位暫存器，用來在行位址輸入埠與行解碼器 之間將此行位址延遲一預定數目的延遲時脈週期數目；以 及 ^计數器，當從施加列存取命令到施加相關同一記憶 庫之行存取命令間時脈週期數目RCD以及從施加列存取命 令到感測敌大器被致能的時間點之間時脈信號的時脈週期 數目RSE決定時，用來提供具有RCD與SSE間到此第一移位 暫存器的差異資訊的第一延遲時脈控制信號；
    第24頁 4 6 4 8 7 ---- =、申請專利範圍 其中延遲時脈週期的數目回應於RCD及RSE間的差異而 決定出來。 、 9,如申請專利範圍第8項的SDRAM，其中該第一移位暫存 器包含： _ 複數個彼此互相串連結的暫存器，用來在時脈信號的 母個週期連續地傳送行位址；以及 —& 一多工器’用來在暫存器的輸出信號間選擇性的提供 ^號到此行解碼器，回應於RCD與RSE之間的差異。 如申請專利範圍第9項的SDRM，其中該暫存器為ρ型 正反器。 Π·如申請專利範圍第8項的SDRAM，其中該計數器包 含： —第一計數電路’用來計數RSE並產生第一時脈週期 的數目； —第二計數電路，用來計數RCD並產生第二時脈週期 的數目；以及 " 一減法器1藉由以第二時脈週期的數目減去第一時脈 週，的數目並在第一時脈週期數目大於第二時脈週期的數 目時利用0做為第三時脈週期的數目，用來計算第三時脈 週期的數目。 12.如申請專利範圍第u項的SDRam，其中該第一計數 路包含： 一邏輯栓鎖單元，用來產生由列存取命令產生而驅動 且由感測放大器致能信號的驅動而解驅動的輸出信號：以
    第25頁 $ '中請專織E _ '〜— 及 m —計數器，其在—段期間内致能，在此期間該邏輯拾 疋的輸出信號被驅動，用來計數在這段期間内產生 號的時脈週期數目並產生這個數目的第一時脈週期。 13·如申請專利範圍第12項的s〇ram ’其中此第二計 路包含： 电 邏輯检鎖單元，用來產生由此列存取命令之產生驅 動而由行存取命令之產生解驅動的輸出信號；以及 错留I計數器，其在一段期間内致能，在此期間該邏輯栓 π的輸出信號被驅動，期間此邏輯栓鎖單元的輸出信 =1驅動’用來計數在這段期間内產生時脈信號的時脈週 歎目並產生這個數目的第二時脈週期。 含：4.如申凊專利範圍第8項的Sj)RAM，其中該計數器包 取么:用來產生輸出信號的邏輯單元，該信號回應於行存 的產生而驅動以及回應於感測放大器致能信號而解 驅動，用來致能該感測放大器；以及 脈週：2 Ϊ ^二用來計數在一期間内產生之時脈信號的時 1 η ^ ’在此期間該邏輯單元的輸出信號被驅動。 _如申請專利範圍第8項的SDRAM，還包含： 朐眘制第一移位暫存器’當從施加行存取命令到記憶體細 時用：輪出所需要時脈信號的最少時脈週期數目為以1111 n 將記憶體細胞的輸出資料延遲CLmin ;以及
    第26頁 4648 六'申請專利範圍 一緩衝器’用來緩衝第二移位暫存器的輸出信號，並 將此第二移位暫存器的輸出信號延遲一個數目的延遲時脈 週期，回應於第二預定的延遲時脈控制信號。 16.如申請專利範圍第15項的SDRAM，還包含緩衝器控制 器，用來產生第二延遲時脈控制信號以控制此緩衝器； 其中該緩衝器控制器包含： 一第一暫存器，用來將行存取命令延遲此數目的第一 延遲時脈週期並輸出此延遲的行存取命令；以及 一第二暫存器，用來產生第二延遲控制信號，俾將第 一暫存器的輸出信號延遲此數目的延遲時脈週期以及在時 脈k被的每個週期控制緩衝器。 17·如申請專利範圍第8項的SDRAM，其中該第一延遲時 脈信號係直接由外面提供。 1 8. —種同步DRAM (SDRAM )，其包含有配置成列及行的 複數個記憶體細胞之記憶庫並讀取選定記憶體細胞的資 料’在行存取命令過.了預定的行存取選通（CAS)延遲後與 一時脈信號同步， ' 其中該CAS的延遲由施加列存取命令到施加相關同— &己憶庫的行存取命令間時脈信號的時脈週期數目決定。 1 9. 一種SDRAM，其包含有複數個配置成列與行之記憶體 細胞的記憶庫並輸出選定記憶體細胞的資料； 當從施加列存取命令到記憶體細胞資料輸出所需要時 脈信號的最少時脈週期數目為RLmU，當從施加行存取命 令到記憶體細胞資料輸出所需要時脈信號的最少時脈週期
    4 6 4 8 ___ 六、申請專利範圍 數目為CLmi η時以及從施加列存取命令到施加相關同一記 憶庫的行存取命令間時脈信號的時脈週期數目為RCD， 其中，當RCD小於RLmin-CLmin時，為從施加行存取命 令到資料輸出所需要時脈信號的時脈週期數目之CAS延遲 被決定出為RLmi n-RCD，而當RCD不小於RLmin-RCD時為 CLm i η 〇 20·如申請專利範圍第19項的SDRAM，其中RLmin-CLmin 是從該SDRAM的外面輸入。 21. —種同步DRAM(SDRAM)，其包含有：複數個配置成列 及行之記憶體細胞的記憶庫，用來選擇此記憶庫的行之行 解碼器，一對用來從選定記憶體細胞輸出資料的一對位元 線’以及用來放大此對位元線資料的感測放大器，其中此 SDRAM與一時脈信號同步運作， 當從施加列存取命令到記憶體細胞資料輸出間所需要 時脈信號的最小時脈週期數目為RLm i η時，從施加行存取 命令到記憶體細胞的赁料輸出間所需要時脈信號的最少時 脈週期數目是CLm i η，從施加列存取命令到施加相關同一 記憶庫的行存取命令間時脈信號的時脈週期數目為RCD， 而從施加列存取命令到感測放大器被致能的時間點間的時 脈信號的時脈週期數目為RS Ε， 其中從施加行存取命令到資料輸出所需要時脈信號的 時脈週期數目的CAS延遲；係由RCD與RSE間的差異決定。 22. 如申請專利範圍第21項的SDRAM，其中CAS延遲在RCD 小於RSE而RCD與RSE間的差異不小於預定數目的參考時脈
    第28頁 464871 六、申請專利範圍 週期時被決定出為RLmin-RCD，並在RCD 與RSE間的差異不大於此數目的參考時用 CLmin ° 23· —種控制SDRAM的CAS延遲之方法 數個配置成列及行的記憶體細胞的記憶 體細胞的資料，與一時脈信號同步的， 從SDRAM的外面輸入RLmin-CLmin， 令到記憶體細胞資料輸出間所需要時脈 期數目為RLmin時，從施加行存取命令j 料輸出間所需要時脈信號的最小時脈週 將RCD與RLmin-CLmin比較，當從施 加相關同一記憶庫的行存取命令間時脈 目為RCD ， 決定CAS延遲，從施加行存取命令至 料輸出間所需要時脈信號的時脈週期數 RLmin-CLmin 時為RLmin-RCD ;以及 以及當RCD不小於RLmin-CLmin 時 CLmin 〇 2 4·—種控制SDRAM CAS延遲的方法， 數個配置成列及行之記憶體細胞的記，隐 步的輸出選定記憶體細胞的資料，其+ 到記憶體細胞資料輸出間所需要時脈信 數目為R L m i η，從施加行存取命令到記七 出間所需要時脈信號的最小時脈週期& 不小於RSE且RCD ^週期時被決定為 該SDRAM包含有複 庫並輪出選定記憶 包含的步驟有： 當從施加列存取命 信號的最小時脈週 J記憶體細胞的資 期數目為CLmin， 加列存取命令到施 信號的時脈週期數 1記憶體細胞的資 目，當RCD小於 i定CAS延遲為 該SDRAM包含有複 庫並與時脈信號同 從施加列存取命令 號的最小時脈週期 體細胞的資料輪 目為CLmin，此方
    第29頁 464876
    六、申請專利範圍 法包含以下步驟： 感測從施加列存取命令到施加行存取命令間時脈信號 的時脈週期數，目RCD ; 感測從施加列存取命令到感測放大器被致能的時間點 間的時脈彳㊁號的時脈週期數目RSE ; 比較RCD與RSE ; 決定出CAS延遲’其為從施加行存取命令到資料輸出 所需要時脈信號的時脈週期數目，當RCD小於KSE而且RCD 與RSE間的差異不小於與定參考時脈週期的數目；以及 當RCD不小於RSE或者RCD與RSE間的差異小於參考時脈 時，決定此CAS延遲為CLmin。
    第30頁
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