DE10125371A1 - Halbleiterspeicher und Verfahren zum Betrieb des Halbleiterspeichers - Google Patents

Abstract

Der Halbleiterspeicher (5) weist einen Takteingang (6), einen Signaleingang (50), einen Datenausgang (60), eine Meßeinrichtung (65), eine Steuerschaltung (66) und eine Latenzzeit (20) auf. Die Latenzzeit (20) verstreicht zwischen dem Aktivieren des Signaleingangs (50) und dem Bereitstehen der zu lesenden Daten an dem Datenausgang (60). Ein Taktsignal (10) wird dem Takteingang (6) zugeführt. Auf Grundlage des Taktsignals (10) ermittelt die Meßeinrichtung (65) einen Wert (15) für die Latenzzeit (20) und die Steuerschaltung (66) konfiguriert den Halbleiterspeicher (5) mit dem ermittelten Wert (15) zum Betrieb des Halbleiterspeichers (5).

Description

Die vorliegende Anmeldung betrifft einen Halbleiterspeicher und ein Verfahren zum Betrieb des Halbleiterspeichers.

Halbleiterspeicher, wie zum Beispiel DRAMs (Dynamic Random Access Memories) bestehen aus einem Zellenfeld und einer An­ steuerungsperipherie, wobei in dem Zellenfeld einzelne Spei­ cherzellen angeordnet sind. SDRAM-Speicher (Synchronous Dyna­ mic Random Access Memories) werden mit einem externen Takt versorgt, um so den Sychronismus des Speichers mit seiner Um­ gebung zu gewährleisten.

Neben SDRAMs betrifft die vorliegende Patentanmeldung eben­ falls SRAMs (Static Random Access Memories) sowie nicht flüchtige Speicher wie ROM (Read Only Memory), EPROM (Elec­ trical Programmable Read Only Memory), EEPROM (Electrical Erasable Programmable Read Only Memories) und weitere Spei­ cher, die eine Latenzzeit beim Auslesen aufweisen beziehungs­ weise eine Wartezeit beim Auslesen benötigen.

Eine Latenzzeit ist üblicherweise eine Wartezeit, die zwi­ schen dem Anlegen eines Ansteuerungssignals an den Speicher und der Beendigung der nachfolgenden Ausführung von Schalt­ prozessen in dem Speicher verstreicht. Siehe Infineon Datas­ heet HYB25D256400/800T/AT 256-Mbit Double Data Rate SDRAM.

Nachfolgend wird das Umfeld der Erfindung mit Bezug auf einen DRAM beziehungsweise einen SDRAM beschrieben, ist jedoch kei­ nesfalls auf ein DRAM oder SDRAM beschränkt. Die Erläuterung des SDRAM dient lediglich zum besseren Verständnis der Erfin­ dung.

Ein SDRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort­ leitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.

Üblicherweise enthält eine Speicherzelle eines SDRAMs einen mit einem Kondensator verbundenen Transistor. Der Transistor wird üblicherweise als Auswahltransistor bezeichnet, ist als Feldeffekttransistor ausgestaltet und umfaßt unter anderem zwei Diffusionsgebiete, die durch einen Kanal voneinander ge­ trennt sind, der von einem Gate gesteuert wird. Eines der Diffusionsgebiete wird als Drain-Gebiet und das andere Diffu­ sionsgebiet als Source-Gebiet bezeichnet.

Eines der Diffusionsgebiete des Transistors ist mit einer Bitleitung, das andere Diffusionsgebiet des Transistors ist mit einem Kondensator und das Gate des Transistors ist mit einer Wortleitung verbunden. Durch Anlegen geeigneter Span­ nungen an das Gate wird der Auswahltransistor so gesteuert, daß ein Stromfluß zwischen den Diffusionsgebieten durch den Kanal ein- und ausgeschaltet wird.

Heutigen DRAM-Speichern wird üblicherweise ein Taktsignal zu­ geführt, so daß diese Speicher als SDRAM (Synchronous Dynamic Random Access Memory) bezeichnet werden. Die übrigen oben ge­ nannten Speicherbausteine sind ebenfalls als getaktete Spei­ cher ausführbar.

Eine typische Latenzzeit eines SDRAMs ist die CAS-Latenzzeit (CAS-latency), die beim Auslesen einer Information aus einem SDRAM zwischen dem Schalten eines Commando-Signaleingangs (CAS-Signaleingang) des SDRAM-Chips und dem nachfolgenden Be­ reitstehen der aus dem SDRAM-Speicher ausgelesenen Daten an den Datenausgängen des SDRAM-Chips verstreicht. Der CAS- Signaleingang dient dabei zum Registrieren und Starten eines Leseprozesses oder eines Schreibprozesses. Üblicherweise wird die CAS-Latenzzeit bei getakteten Speichern in einer Anzahl von Taktzyklen angegeben und liegt typischerweise bei 1 oder 2 oder 3 oder 4 oder 5, wobei ebenfalls gebrochenzahlige CAS- Latenzzeiten wie beispielsweise 2,5 möglich sind. Als bevor­ zugte Latenzzeiten werden 2 oder 2,5 oder 3 verwendet.

Aus dem Stand der Technik ist bekannt, daß die CAS-Latenzzeit des SDRAMs durch Anlegen einer vorbestimmten Adresse und von vorbestimmten Daten während des Mode-Register-Set-Befehls von außerhalb des SDRAM-Chip in dem SDRAM programmierbar ist, wo­ bei die Werte in ein in dem SDRAM-Chip enthaltenes Mode- Register programmiert werden.

Es ist die Aufgabe der Erfindung, einen Halbleiterspeicher und ein Verfahren zum Betrieb des Halbleiterspeichers anzuge­ ben, wobei eine Latenzzeit des Halbleiterspeichers auf ver­ einfachte Weise einstellbar ist.

Bezüglich des Halbleiterspeichers wird die Aufgabe gelöst durch einen Halbleiterspeicher mit:

• - einem Takteingang, an dem ein Taktsignal zuführbar ist;
• - einem Datenausgang, an dem aus dem Halbleiterspeicher aus­ zulesende Daten bereitstellbar sind;
• - einem Signaleingang, an dem ein Steuersignal zuführbar ist, um in Abhängigkeit von einem vorgegebenen Signalzustand des Steuersignals ein Auslesen der Daten zu veranlassen, wobei eine Latenzzeit zwischen dem vorgegebenen Signalzustand des Signaleingangs und dem Bereitstehen der zu lesenden Daten an dem Datenausgang verstreicht;
• - einer Meßeinrichtung, durch die ein frequenzabhängiges Cha­ rakteristikum des Taktsignals ermittelbar ist, und
• - einer Steuerschaltung, durch die in Abhängigkeit von dem frequenzabhängigen Charakteristikum die Latenzzeit steuer­ bar ist.

Hierdurch ist ermöglicht, daß die Latenzzeit in Abhängigkeit von der angelegten Taktfrequenz vom Speicher automatisch und selbständig ermittelbar ist. Nachfolgend ist die Konfigurati­ on des Halbleiterspeichers mit der ermittelten Latenzzeit möglich. Dies ist insofern vorteilhaft, als in der Praxis ei­ ne feste, vorgeschriebene und endliche Zahl unterschiedlicher Taktfrequenzen verwendet wird. Der angegebene Halbleiterspei­ cher ist folglich dazu geeignet, die an den Halbleiterspei­ cher angelegte Taktfrequenz auszuwerten, um sich mit einer geeigneten Latenzzeit zu konfigurieren. Dies kann beispiels­ weise während der Startphase des Speichers durchgeführt wer­ den. Ebenso ist es möglich, die Konfiguration der Latenzzeit während des Betriebs des Speichers in vorbestimmten Zeitab­ ständen zu wiederholen.

Da heutzutage typischerweise lediglich einige fest vorgegebe­ ne und ausgewählte Anzahl von Frequenzen zum Betrieb von Speichern vorgesehen sind, wobei die Frequenzen aufgrund ih­ res großen Frequenzunterschiedes leicht voneinander unter­ scheidbar sind, ist in vorteilhafter Weise eine kostengünsti­ ge Schaltungsanordnung mit begrenzter Genauigkeit geeignet. Hierdurch kann seitens eines Kunden beziehungsweise eines An­ wenders eine Konfiguration des Speichers eingespart werden, was einen Vorteil beinhaltet.

Die Latenzzeit beziehungsweise die CAS-Latenzzeit ist somit ein Maß für die Zeitdauer, die ein Halbleiterspeicher bezie­ hungsweise ein SDRAM-Speicher zum Bereitstellen der zu lesen­ den Daten benötigt.

Eine Ausgestaltung der Erfindung sieht vor, daß

• - das Taktsignal eine Frequenz aufweist,
• - mittels der Meßeinrichtung ein Wert für die Frequenz des Taktsignals ermittelbar ist und
• - die Latenzzeit auf Grundlage des Wertes für die Frequenz des Taktsignals ermittelbar ist.

Hierdurch ist beispielsweise die Ermittlung eines Wertes für die Frequenz des Taktsignals ermöglicht, wobei der Wert für die Frequenz des Taktsignals nachfolgend zur Auswahl eines geeigneten Wertes für die Latenzzeit verwendet wird.

Eine weitere Ausgestaltung des Halbleiterspeichers sieht vor, daß ein Register zur Speicherung eines Werts für die Latenz­ zeit vorgesehen ist. Bei dem Register kann es sich beispiels­ weise um ein sogenanntes Mode-Register handeln, mittels dem der Speicher konfigurierbar ist. In dem Mode-Register wird dabei die aktuelle Konfiguration des Speichers gespeichert.

Die Speicherung des ermittelten Wertes zur Steuerung des Halbleiterspeichers ermöglicht, daß der Halbleiterspeicher mit dem ermittelten zweiten Wert konfiguriert wird, so daß der Halbleiterspeicher entsprechend seiner schaltungstechni­ schen Umgebung, die durch das Taktsignal vorgegebenen ist, betrieben werden kann.

Eine weitere Ausgestaltung des erfindungsgemäßen Halbleiter­ speichers sieht vor, daß

• - mindestens zwei Werte für die Latenzzeit in dem Halbleiter­ speicher gespeichert sind und
• - mindestens einer der zwei Werte als der Wert für die La­ tenzzeit auf Grundlage des Taktsignals auswählbar ist und in dem Register zur Steuerung des Halbleiterspeichers spei­ cherbar ist.

Die Vorgabe von mindestens zwei Werten für Latenzzeiten er­ möglicht, daß sämtliche in Frage kommenden Latenzzeiten in dem Speicher speicherbar sind. In Abhängigkeit der Frequenz des Taktsignals wird nun diejenige Latenzzeit aus der Viel­ zahl von gespeicherten Latenzzeiten ausgewählt, die mit der Frequenz des Taktsignals und den Fähigkeiten des Halbleiter­ speichers korrespondiert. Hierbei ist beispielsweise eine Zu­ ordnung in Tabellenform geeignet. Jeder möglichen Taktfre­ quenz wird dazu eine entsprechende Latenzzeit zugeordnet und in dem Halbleiterspeicher gespeichert.

Eine weitere Ausgestaltung des Halbleiterspeichers sieht vor, daß

• - die Meßeinrichtung einen Generator zur Erzeugung eines Re­ ferenzsignals mit einer Referenzfrequenz umfaßt und
• - die Meßeinrichtung Schaltungsmittel umfaßt, mittels derer der Wert für die Frequenz des Taktsignals auf Grundlage der Referenzfrequenz des Referenzsignals ermittelbar ist.

Mittels des Generators kann ein Referenzsignal mit einer vor­ gegebenen Referenzfrequenz erzeugt werden, wobei das Refe­ renzsignal von dem Halbleiterspeicher zu Ermittlung der Fre­ quenz des Taktsignals verwendet werden kann. In vorteilhafter Weise wird hierbei der Wert für die Frequenz des Taktsignals mit Hilfe einer in dem Speicher erzeugten Referenzfrequenz ermittelt.

Eine weitere Ausgestaltung des Halbleiterspeichers sieht vor, daß

• - die Meßeinrichtung einen ersten Zähler zur Bestimmung einer ersten Periodenanzahl des Taktsignals in Abhängigkeit des Referenzsignals aufweist oder
• - die Meßeinrichtung einen zweiten Zähler zur Bestimmung ei­ ner zweiten Periodenanzahl des Referenzsignals in Abhängig­ keit des Taktsignals aufweist.

Mittels des ersten Zählers kann die Periodenanzahl des Takt­ signals während einer vorgegebenen Zeitspanne ermittelt wer­ den. Ebenso ist es möglich, die Periodenanzahl des Referenz­ signals während einer vorgegebenen Zeitspanne zu ermitteln.

Beispielsweise kann eine Periodendauer oder ein vielfaches der Periodendauer des Referenzsignals dazu verwendet werden, den ersten Zähler zur Bestimmung der Periodenanzahl des Takt­ signals zu starten und zu stoppen. Anhand der Anzahl der Pe­ rioden ist nachfolgend aus der bekannten Frequenz des Refe­ renzsignals die Frequenz des Taktsignals und somit die CAS- Latenzzeit ermittelbar.

Ebenso ist es möglich, daß eine oder eine Vielzahl von Peri­ oden des Taktsignals zur Ermittlung der zweiten Periodenan­ zahl mittels des zweiten Zählers verwendet wird. Hierbei wird der zweite Zähler in Abhängigkeit des Taktsignals gestartet und gestoppt und die Anzahl der vom zweiten Zähler gezählten Perioden des Referenzsignals wird dazu verwendet, die CAS- Latenzzeit zu ermitteln.

Bezüglich des Verfahrens wird die oben genannte Aufgabe ge­ löst durch ein Verfahren zum Betrieb eines Halbleiterspei­ chers mit den Schritten:

• - Bereitstellen eines Halbleiterspeichers, umfassend einen Takteingang, einen Signaleingang, einen Datenausgang, eine Meßeinrichtung und eine Steuerschaltung;
• - Zuführen eines Taktsignals an den Takteingang;
• - Ermitteln eines Wertes für eine Latenzzeit des Halbleiter­ speichers mittels der Meßeinrichtung in Abhängigkeit des Taktsignals;
• - Konfigurieren des Halbleiterspeichers mittels der Steuer­ schaltung mit dem ermittelten Wert;
• - Auslesen von Daten aus dem Halbleiterspeicher, wobei dem Signaleingang ein Steuersignal zugeführt wird, in dessen Abhängigkeit von einem vorgegebenen Signalzustand des Steu­ ersignals ein Auslesen der Daten veranlaßt wird und die La­ tenzzeit zwischen dem vorgegebenen Signalzustand des Si­ gnaleingangs und dem Bereitstehen der zu lesenden Daten an dem Datenausgang verstreicht.

Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah­ rens sieht vor, daß ein Register in dem Halbleiterspeicher angeordnet ist, in dem der Wert für die Latenzzeit gespei­ chert wird.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß

• - mindestens zwei Werte für die Latenzzeit in dem Halbleiter­ speicher gespeichert sind, und
• - mindestens einer der zwei Werte las der Wert für die La­ tenzzeit auf Grundlage des Taktsignals ausgewählt wird und in dem Register zur Steuerung des Halbleiterspeichers ge­ speichert wird.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß

• - die Meßeinrichtung einen Generator enthält,
• - der Generator ein Referenzsignals mit einer Referenzfre­ quenz erzeugt und
• - die Meßeinrichtung den Wert für die Frequenz des Taktsi­ gnals auf Grundlage der Referenzfrequenz des Referenzsi­ gnals ermittelt.

Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Meßeinrichtung einen ersten Zähler ent­ hält, der eine erste Periodenanzahl des Taktsignals zählt und die Meßeinrichtung auf Grundlage der ersten Periodenanzahl den Wert für die Latenzzeit des Halbleiterspeichers ermit­ telt.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Meßeinrichtung einen zweiten Zähler enthält, der eine zweite Periodenanzahl des Referenz­ signals zählt und die Meßeinrichtung auf Grundlage der zwei­ ten Periodenanzahl den Wert für die Latenzzeit des Halblei­ terspeichers ermittelt.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß

• - in dem Halbleiterspeicher eine Vielzahl von Werten für La­ tenzzeiten gespeichert ist und
• - aus der Vielzahl von Werten für Latenzzeiten der Wert für die Latenzzeit auf Grundlage des Taktsignals ausgewählt wird und in dem Register zur Steuerung des Halbleiterspei­ chers gespeichert wird.

Nachfolgend wird die Erfindung anhand von Ausführungsbeispie­ len und Figuren näher erläutert.

In den Figuren zeigen:

Fig. 1 einen Speicher, der eine Schaltungsanordnung zum Einstellen einer Latenzzeit des Speichers umfaßt.

Fig. 2 ein Zeitablaufdiagramm zum Auslesen eines SDRAM- Speichers, aus dem die Zeitdauer der CAS-Latenzzeit hervorgeht.

In Fig. 1 ist ein Halbleiterspeicher 5 dargestellt, der ei­ nen Takteingang 6, einen Signaleingang 50 und einen Datenaus­ gang 60 aufweist. Dem Takteingang 6 wird ein Taktsignal 10 zugeführt. Das Taktsignal 10 weist eine Frequenz 35 auf, wo­ bei ein Wert 40 die Frequenz 35 des Taktsignals 10 charakte­ risiert. Der Signaleingang 50 dient beispielsweise bei einem SDRAM dazu, die an Adreßleitungen anliegenden Adressen für gültig zu erklären und in den Halbleiterspeicher 5 zu über­ mitteln. Beispielsweise werden bei einem Leseprozeß Daten aus dem Speicher 5 an dem Datenausgang 60 bereitgestellt.

In dem Halbleiterspeicher 5 ist eine Meßeinrichtung 65 und eine Steuerschaltung 66 angeordnet. Die Meßeinrichtung 65 ist zur Ermittlung des Wertes 40 für die Frequenz 35 des Taktsi­ gnals 10 in Abhängigkeit der Frequenz 35 des Taktsignals 10 geeignet. Die Meßeinrichtung 65 umfaßt einen Generator 70, der zur Erzeugung eines Referenzsignals 76 mit einer Refe­ renzfrequenz 75 geeignet ist. Weiterhin umfaßt die Meßein­ richtung 65 Schaltungsmittel 80, denen sowohl das Taktsignal 10 als auch das Referenzsignal 76 zugeführt wird. Die Schal­ tungsmittel 80 umfassen beispielsweise einen ersten Zähler 85, dem das Taktsignal 10 zugeführt wird und einen zweiten Zähler 95, dem das Referenzsignal 76 zugeführt wird. Der er­ ste Zähler 85 ist dazu geeignet, eine erste Periodenanzahl 90 zu ermitteln. Der zweite Zähler 95 ist dazu geeignet, eine zweite Periodenanzahl 100 zu ermitteln. Der Speicher 5 umfaßt zusätzlich einen Speicherbereich 30, in dem eine Vielzahl von vorgegebenen Latenzzeiten 105 gespeichert ist. Die Meßein­ richtung 65 und die in ihr enthaltenen Schaltungsmittel 80 sind dazu geeignet, aus der Vielzahl von vorgegebenen Latenz­ zeiten 105 einen Wert 15 für eine Latenzzeit 20 auszuwählen und in ein Register 25 zu speichern, welches den Speicher 5 konfiguriert. In dem Register 25 wird der erste Wert 15 für die Latenzzeit 20 gespeichert.

In Fig. 2 ist ein Zeitablaufdiagramm zum Auslesen eines SDRAM-Speichers dargestellt, das aus dem Stand der Technik bekannt ist. In dem oberen Diagramm von Fig. 2 ist das Aus­ lesen von Daten aus dem SDRAM-Speicher mit einer CAS- Latenzzeit von 2 dargestellt und in dem unteren Diagramm ist das Auslesen von Daten aus dem SDRAM-Speicher mit einer La­ tenzzeit von 2,5 Perioden dargestellt. Durch einen vorgegebe­ nen Signalzustand 110 wird bei einer ansteigenden Flanke des Taktsignals CK durch ein Lesesignal auf der Signalleitung 50 ein Lesevorgang ausgelöst. Nach 2 beziehungsweise 2,5 Takten stehen die Daten an dem Datenausgang 60 bereit.

Bezugszeichenliste

5

Halbleiterspeicher

6

Takteingang

10

Taktsignal

15

Wert für Latenzzeit

20

Latenzzeit

25

Register

30

Speicherbereich

35

Frequenz des Taktsignals

40

Wert für die Frequenz des Taktsignals

50

Signaleingang

60

Datenausgang

65

Meßeinrichtung

66

Steuerschaltung

70

Generator

75

Referenzfrequenz

76

Referenzsignal

80

Schaltungsmittel

85

erster Zähler

90

erste Periodenanzahl

95

zweiter Zähler

100

zweite Periodenanzahl

105

Vielzahl von vorgegebenen Werten für Latenzzeiten

110

vorgegebener Signalzustand

Claims (13)

1. Halbleiterspeicher (5) mit:
einem Takteingang (6), an dem ein Taktsignal (10) zuführbar ist;
einem Datenausgang (60), an dem aus dem Halbleiterspeicher (5) auszulesende Daten bereitstellbar sind;
einem Signaleingang (50), an dem ein Steuersignal zuführbar ist, um in Abhängigkeit von einem vorgegebenen Signalzu­ stand des Steuersignals ein Auslesen der Daten zu veranlas­ sen, wobei eine Latenzzeit (20) zwischen dem vorgegebenen Signalzustand (110) des Signaleingangs (50) und dem Bereit­ stehen der zu lesenden Daten an dem Datenausgang (60) ver­ streicht;
einer Meßeinrichtung (65), durch die ein frequenzabhängiges Charakteristikum des Taktsignals (10) ermittelbar ist, und
einer Steuerschaltung (66), durch die in Abhängigkeit von dem frequenzabhängigen Charakteristikum die Latenzzeit (20) steuerbar ist.

2. Halbleiterspeicher (5) nach Anspruch 1, dadurch gekennzeichnet, daß
das Taktsignal (10) eine Frequenz (35) aufweist,
mittels der Meßeinrichtung (65) ein Wert (40) für die Fre­ quenz (35) des Taktsignals (10) ermittelbar ist und
die Latenzzeit (20) auf Grundlage des Wertes (40) für die Frequenz (35) des Taktsignals (10) ermittelbar ist.

3. Halbleiterspeicher (5) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß ein Register (25) zur Speicherung eines Werts (15) für die Latenzzeit (20) vorgesehen ist.

4. Halbleiterspeicher (5) nach Anspruch 3, dadurch gekennzeichnet, daß
mindestens zwei Werte (30) für die Latenzzeit (20) in dem Halbleiterspeicher (5) gespeichert sind und
mindestens einer der zwei Werte (30) als der Wert (15) für die Latenzzeit (20) auf Grundlage des Taktsignals (10) aus­ wählbar ist und in dem Register (25) zur Steuerung des Halbleiterspeichers (5) speicherbar ist.

5. Halbleiterspeicher (5) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die Meßeinrichtung (65) einen Generator (70) zur Erzeugung eines Referenzsignals (76) mit einer Referenzfrequenz (75) umfaßt und
die Meßeinrichtung (65) Schaltungsmittel (80) umfaßt, mit­ tels derer der Wert (40) für die Frequenz (35) des Taktsi­ gnals (10) auf Grundlage der Referenzfrequenz (75) des Re­ ferenzsignals (76) ermittelbar ist.

6. Halbleiterspeicher (5) nach Anspruch 5, dadurch gekennzeichnet, daß
die Meßeinrichtung (65) einen ersten Zähler (85) zur Be­ stimmung einer ersten Periodenanzahl (90) des Taktsignals (10) in Abhängigkeit des Referenzsignals (76) aufweist oder
die Meßeinrichtung (65) einen zweiten Zähler (95) zur Be­ stimmung einer zweiten Periodenanzahl (100) des Referenzsi­ gnals (76) in Abhängigkeit des Taktsignals (10) aufweist.

7. Verfahren zum Betrieb eines Halbleiterspeichers (5) mit den Schritten:

• - Bereitstellen eines Halbleiterspeichers (5), umfassend ei­ nen Takteingang (6), einen Signaleingang (50), einen Daten­ ausgang (60), eine Meßeinrichtung (65) und eine Steuer­ schaltung (66);
• - Zuführen eines Taktsignals (10) an den Takteingang (6);
• - Ermitteln eines Wertes (15) für eine Latenzzeit (20) des Halbleiterspeichers (5) mittels der Meßeinrichtung (65) in Abhängigkeit des Taktsignals (10);
• - Konfigurieren des Halbleiterspeichers (5) mittels der Steu­ erschaltung (66) mit dem ermittelten Wert (15);
• - Auslesen von Daten aus dem Halbleiterspeicher (5), wobei dem Signaleingang (50) ein Steuersignal zugeführt wird, in dessen Abhängigkeit von einem vorgegebenen Signalzustand (110) des Steuersignals ein Auslesen der Daten veranlaßt wird und die Latenzzeit (20) zwischen dem vorgegebenen Si­ gnalzustand des Signaleingangs (50) und dem Bereitstehen der zu lesenden Daten an dem Datenausgang (60) verstreicht.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß ein Register (25) in dem Halbleiterspeicher (5) angeordnet ist, in dem der Wert (15) für die Latenzzeit (20) gespeichert wird.

9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß
mindestens zwei Werte (30) für die Latenzzeit (20) in dem Halbleiterspeicher (5) gespeichert sind, und
mindestens einer der zwei Werte (30) als der Wert (15) für die Latenzzeit (20) auf Grundlage des Taktsignals (10) aus­ gewählt wird und in dem Register (25) zur Steuerung des Halbleiterspeichers (5) gespeichert wird.

10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß
die Meßeinrichtung (65) einen Generator (70) enthält,
der Generator (70) ein Referenzsignals (76) mit einer Refe­ renzfrequenz (75) erzeugt und
die Meßeinrichtung (65) den Wert (40) für die Frequenz (35) des Taktsignals (10) auf Grundlage der Referenzfrequenz (75) des Referenzsignals (76) ermittelt.

11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Meßeinrichtung (65) einen ersten Zähler (85) enthält, der eine erste Periodenanzahl (90) des Taktsignals (10) zählt und die Meßeinrichtung (65) auf Grundlage der ersten Periodenan­ zahl (90) den Wert (15) für die Latenzzeit (20) des Halblei­ terspeichers (5) ermittelt.

12. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die Meßeinrichtung (65) einen zweiten Zähler (95) enthält, der eine zweite Periodenanzahl (100) des Referenzsignals (76) zählt und die Meßeinrichtung (65) auf Grundlage der zweiten Periodenanzahl (100) den Wert (15) für die Latenzzeit (20) des Halbleiterspeichers (5) ermittelt.

13. Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß
in dem Halbleiterspeicher (5) eine Vielzahl von Werten für Latenzzeiten (105) gespeichert ist und
aus der Vielzahl von Werten für Latenzzeiten der Wert (15) für die Latenzzeit (20) auf Grundlage des Taktsignals (10) ausgewählt wird und in dem Register (25) zur Steuerung des Halbleiterspeichers (5) gespeichert wird.