TW406398B

TW406398B - Semiconductor integrated circuit device and its manufacture

Info

Publication number: TW406398B
Application number: TW086117062A
Authority: TW
Inventors: Isamu Asano; Robert Yung-Hsi Tsu
Original assignee: Hitachi Ltd; Texas Instruments Inc
Priority date: 1996-11-14
Filing date: 1997-11-13
Publication date: 2000-09-21
Also published as: JP3869089B2; US20020155662A1; US6168985B1; US6037207A; US6696337B2; US6417045B1; KR100706123B1; JPH10200075A; KR19980042326A

Description

A7 _406398 R7_ 五、發明說明（1 ) [發明之背景] (請先《讀背面之沒意事項再填寫本s > 本發明係爲關於半導體積體電路裝置及其製造方法；特別是關於適用於以同一層形成被配置在D R AM( Dynamic Random Access Memory)的記億格領域之位元線導體及被配置在周邊電路領域之第1層配線等的半導體積體電路裝置之有效技術。近年大容量DRAM，爲了補償隨著記憶格的微細化之資訊儲存用容量元件的儲存電荷量（C s )減少，所以採用將資訊儲存用容量元件配置在記憶格選擇用Μ I S F ET 的上部之堆疊•容量構造。堆疊•容量構造的資訊儲存用容量元件，係爲依順積層儲存電極（下部電極）容量絕緣膜、板狀電極（上部電極）而被形成。資訊儲存用容量元件的儲存電極，係爲被連接至以η通道型所構成的記憶格選擇用Μ I S F Ε Τ之半導體領域（源極領域、汲極領域）的一方。板狀電極，係爲被構成在複數個記億格作爲共通電極，供給所定的固定電位（板狀電位）。經濟部智慧財產局貝工消费合作社印製在記憶格選擇用MI SFET (Metal Insulator Semiconductor Field Effect Transistor)之半導體領域（源極領域、汲極領域）的他方，連接爲了進行資料的寫入、讀出之位元線。位元線導體被配置在記億格選擇用Μ I S F Ε T 與資訊儲存用容量元件之間、或是資訊儲存用容量元件的上部’。將資訊儲存用容量元件配置在位元線導體的上部之構造，被稱爲 C Ο B ( Copacitor Over Bitline)構造。本纸張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐） -4- 406398 A7 B7 五、發明說明（2 ) 關於具有COB構造之DRAM，被記載於1 9 7 7年2 月18曰發行的美國專利第5，604，365號。被記載於前述公報，係爲在以多結晶矽膜或是多結晶矽膜與鎢矽化物（S W i X )膜的積層模（多多物膜）形成鬧極電極（字元線）之記憶格選擇用Μ I S F E T的上部，配置以多結晶砂膜（或是多晶膜）所形成的位元線，且配置以多結晶矽膜形成在此位元線的上部之儲存電極，及以氧化砂膜與氮化矽膜的積層膜所形成之容量絕緣膜，及以多結晶砂膜與氮化矽膜的積層膜所形成之容量絕緣膜，及以多結晶砂膜所形成的板狀電極等所形成的資訊儲存用容量元件。針對具有此樣的C 0Β構造之DRAM，也被要求更高的積體化。隨著此高積體化，而演進爲配線的微細化，另則採用多層構造配線形成爲不可缺少的，例如在6 4 Mbit DRAM採用具有0.3#m的最小幅之3層構造配線。但是，採用配線多層化之多層配線技術，則增多配線形成過程的過程數，其結果，導致降下製造過程的流量。因此，配線導體準位數的增加必須極度抑止。該處，解決此問題的一個方法，在形成記億格的資訊傳送至直接周邊電路部感應增幅器之位元線時，在於同一過程形成周邊電路的配線之方法已被提案。即是’周邊電路的配線導體當中，將一部分的配線導體（具體上’第1準位的配線導體）’ 在與前述位元線的形成同一過程形成同一準位之技術已被提案。本紙張尺度適用中國國家標準<CNS)A4規格（210 * 297公* ) -5 - (請先閱讀背面之注意事項再填寫本頁) 裝·！ I 訂·! _ 經濟部智慧財產局貝工消费合作社印製 ^06398 A7 ____B7___ 五、發明說明（3 ) 然而，記載有上述技術之文獻，例如具有上述美國專利第 5，60 4·，365 號及 1994 年 IEDM 94 ，P 3 6 5 ° [發明之開示] 不過，在同過程形成記億格部的位元線與周邊電路部的第1層配線之前述技術具有以下的問題點，發明者已發即是在位元線，爲了提高被儲存在資訊儲存用容量元件之儲存電荷的檢出精度，而被要求減低位元線的寄生容量，另外，在周邊電路部的配線，爲了不其降下周邊電路的動作速度，被要求確保十分低的阻抗。爲了滿足兩者的要求，必須將構成位元線及周邊電路的配線之導電膜厚度分別最適化，例如用鎢的情況，必須將位元線導體的厚度設爲0 . 1 //m，將周邊電路之配線的厚度設爲0 . 3 9 Mm。因此，在半導體基板上形成較薄導電膜，經加工而在記億格部形成位元線導體後，在半導體基板上形成較厚度電膜，再經加工而在周邊電路形成配線，增加過程數同時顯著增加此製造過程的製造時間》本發明之目的，係爲針對位元線與周邊電路的第1層配線被形成在同一層之半導體積體電路裝置，提供減低位元線的寄生容量，同時可以減低周邊電路配線的阻抗之技 /fc— ♦ * 術。本發明之目的，係爲提供抑制過程數的增加，另外不本紙張尺度適用中國國家標準（CNS)A4现格（210 X 297公* ) -6- — 1! — — — — — — — — , ' · — ！！ —11· — — — — !· v (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消t合作社印製 ^06398 A7 B7______ 五、發明說明（4 ) 使其增加製造時間，在於同一過程形成寄生容量較低的位元線導體及在周邊電路部的低阻抗配線導體的技術。本發明前述目的及其他目的與新的特徵，從本說明書的說明及附圖就能明白。依據本發明的一側面，半導體積體電路裝置，係爲具有記憶格部及周邊電路，且是含在記億格部與周邊電路之間具備收發資訊的位元線導體之DRAM:在周邊電路部的配線導體以單一的導電膜或是複數的導電膜所形成；其中至少一層的導電膜，以構成位元線導體之導電膜的材料所形成；被配置在與其同一準位（即是以導電膜與同一過程而被形成）；在周邊電路之配線導體的膜厚係爲比位元線的膜厚還大。依據此樣的半導體積體電路裝置，在周邊電路部之配線導體（以下，只稱爲配線導體）及位元線導體由於是在同一過程而被形成，所以不致增加過程數而降低流量，另外，由於配線導體的膜厚比位元線的膜厚還大，因而減低配線的阻抗’同時薄化位元線的膜厚而可以減低位元線的寄生容量。此結果，周邊電路可以提高電路的應答速度，他則提高介由位元線之儲存電荷的檢出精度。依據本發明的其他側面，在半導體主面的第1部分形成記億格部的電路元件，在半導體主面的第2部分形成周邊電路的電路元件後，在半導體基板上方形成絕緣膜，繼而在’絕緣膜上，以同一過程，形成導電膜。從在此同一過程所形成的導體膜，形成傳送在記億格部與周邊電路部之本紙張尺度適用中國國家標準（CNS)A4规格（210 * 297公* > ------------, ^ illllll^*llllllli^ (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 A7 一 _ .__B7 _ 五、發明說明（5 ) (請先W讀背面之沒意事項再填寫本頁) 間所被收發的訊號之位元線導體（即是持有位於半導體基板主面的第1部分之上面的第1膜厚之導體部分）、及在周邊電路部之配線導體（即是持有位於半導體基板主面的第2部分之上方的第2膜厚之導體部分）。然且，位元線導體的膜厚（第1膜厚），係爲比配線導體的膜厚（第2膜厚）還小。 [實施例] 以下，根據圖面詳細說明本發明實施例。然而，在於爲了說明實施例之全圖具有同一功能之處附註同一圖號，其返復說明則省略。 <實施例1 > 用第1圖〜第4圖說明含有本發明實施形態之半導體積體電路裝置及其製造方法。第4圖係爲表示本發明一實施例之裝置的DRAM之位元線導體及直接在周邊電路的第1準位之配線導體的半導體基板之要部斷面圖。經濟部智慧財產局貝工消费合作社印製本實施例的DRAM係爲構成被形成在半導體基板1 主面上的第1部分之記憶格部的記憶格之電路元件，含有記憶格選擇用Μ I S F E T，及選擇性的連接記憶格部與周邊電路的感度增幅器之MI SFETQs。另外，本實施形態，在記憶格部與周邊電路的境界領域設置虛假用的 MI’SFETQd，但不限於此，沒有 Μ I S F E TQ d亦可。記億格部被形成在半導體積體電本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -8 - 406398 A7 B7 _ 五、發明說明（6 ) 路1主面的第1部分，另外周邊電路部被形成在基板1主面的第2部分。· <請先《讀背面之注意事項再填寫本買) 在半導體基板1的主面附近被形成有具有p型導電性之P型井區2，在其主面，例如被形成有以LOCOS ( Local Oxidation of Silicon)法所形成的場區絕緣膜3。記憶格選擇用Μ I S F E T的一方之源極/汲極領域被連接至資訊儲存用容量元件（電容器），但在第4圖未圖示。另外，記億格選擇用Μ I S F ΕΤ的他方之源極/汲極領域被連接至位元線導體B L .。在本實施例，形成爲記億格選擇用Μ I S F Ε Τ的他方之源極或是汲極領域的η型半導體領域1 3及位元線導體B L介由以多結晶矽膜所形成插栓16而被連接。 DRAM字元線導體WL，係爲朝與位元線導體BL 交叉的方向延伸而被形成，作爲記億格選擇用 MISFET的閘極電極之功能。在於第4圖所圖示作爲被形成在場區絕緣膜3上之字元線導體WL。經濟部智慧財產局員工消t合作社印製 η通道型MISFETQs與虛假用的 MI SFETQd，係爲以被形成在p型井區2的主面上，介隔閘極絕緣膜4之閘極電極、及被形成在其閘極電極兩側的P型井區2主面之η型半導體領域8所形成。閘極電極，係爲以接觸到閘極絕緣膜4而形成的多結晶矽膜5 及被形成在其上層的鎢矽化物膜6所形成。在多結晶矽膜 6,被摻雜有高濃度的不純物，另外，因是與鎢矽化物膜6的積層膜所以減低閘極電極的串聯電阻，且可以提高本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公* ) -9- A7 _406398 B7_ 五、發明說明σ ) DRAM的讀出及寫入之速度》在閘極電極的兩側被形成有側壁空間物9，在閘極電極的上部被形成有作爲間隙絕緣膜之氮化矽膜7 » 形成場區絕緣膜3、及披覆記億格選擇用 MISFET、 η通道型MISFETQs及虛假用 MI SFETQd之氧化矽膜1〇，在氧化矽膜1〇上被形成有BPSG膜1 1而表面被平坦化·》另外，在B P SG膜1 1被形成有作爲字元線導體 BL及第1準位的配線導體之第1準位配線導體Ml。位元線導體B L被形成爲延伸至DRAM的記憶格部內，對向於周邊電路的記億格部之部分內及被挾持在記億格部與周邊電路之境界領域內：第1準位的配線導體Ml係爲被形成在DRAM的周邊電路部內。因此，位元線導體B L 爲了在記憶格部與周邊電路之間收發資訊所以相互地連接兩者。如第4圖所示，字元線導體B L與第1準位配線導體係爲以同準位的鎢（W )膜1 4 a，1 4 b而被構成。另外，在本實施例字元線導體BL及第1準位配線導體Ml，係爲以選擇性連接記億格部與周邊電路的感度增幅器之η 通道型Μ I S F E TQ s上方爲境界而其膜厚不同：構成第1準位配線導體Μ 1導體之W膜1 4 b厚度，被設定爲構成位元線導體BL之W膜14 a還厚。本實施例的DRAM，除上述構成尙具有資訊儲存用容量’元件及第2準位配線導體或是第3準位配線導體，但由於可以適用已眾知的資訊儲存用容量元件C及配線導體本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐〉 -1〇 · (請先《讀背面之注意事項再填寫本頁) 裝·！ I訂·！線經濟部智慧財產局8工消费合作社印製 A7 A7 406398 B7_ 五、發明說明（8 ) 等，所以其說明省略。 ‘ 此樣以同一準位的鎢膜構成位元導體線B L及第1準位配線導體1 ，然且如以後所說明，由以將位元線導體 B L的膜厚與第1準位配線導體Ml的膜厚相異而形成。另外，由於可以不依第1準位配線導體Ml而較薄形成位元線導體B L的膜厚，所以可以減低位元線導體B L的寄生容量。由於此因可以提高被儲存在資訊儲存用容量元件之儲存電荷的檢出精度。另則，第1準位配線導體Μ 1的膜厚：由於可以不依位元線導體B L的膜厚而較厚形成，所以可以減低第1準位配線導體Μ 1的阻抗而提高周邊電路的動作速度。其次，用第1〜4圖說明本發明一實施例之半導體積體電路裝置的DRAM的位元線導體及在周邊電路的第1 準位的配線導體之製造方法。首先，如第圖所示，在P _型的矽單結晶所形成的半導體1的主面上，例如以離子注入法形成P型井區2，例如以L 0 C Ο S法形成場區絕緣膜3，例如以熱處氧化法形成閘極絕緣膜4。其次，在半導體基板1上，依順堆積導入磷（P)之多結晶矽膜5、鎢矽化物（W S i X )膜6、氧化矽膜（未圖示）及氮化矽膜7。其後，由於以光學抗蝕劑形成遮罩而依順蝕刻上述氮化矽膜7。、氧化矽膜、WS i X膜6及多結晶矽膜’5所形成的積層膜，而分別形成以W S i X膜6及多結晶矽膜5所形成的記億格部的記億格選擇用本紙張尺度適用中國國家標準（CNS)A4规格（210 * 297公釐） -11- {請先Μ讀背面之注意事項再填寫本頁) 裝· I I I I I I I 訂.！ •錄 r 經濟部智慧財產局員工消费合作社印« 經濟部智慧財產局興工消t合作社印製 A7 _____B7_____ 五、發明說明（9 ) Μ I S F E T的閘極電極F G及η通道型 MI SFETQs的閘極電極FG。然而，在上述閘極電極FG的上部用WS i X膜6，但用其他的金屬矽化物膜（例如鋁矽化物）（Μ 〇 S i X )膜、鉅矽化物膜（T a S i X)膜等亦可。其次，因在半導體基板1施予熱氧化處理，而在構成閘極電極F G之W S i X膜6及多結晶矽膜5的側壁形成較薄的氧化矽膜（未圖示）。其次，將抗蝕劑及其以上氮化矽膜7.氧化矽膜、 WS i X膜6、多結晶矽膜5所形成的積層膜形成遮罩，在P型井區2離子注入η型不純物（例如，P )，所以對於閘極電極FG而自己整合下形成η通道型MI SFETQs 的η型半導體領域（源極/汲極領域）8。其後，因以R I E ( Reative Ion Etching)法等的異方性蝕刻加工被堆積在半導體基板1上的氮化矽膜，所以在全部的η通道型Μ I S F E T之閘極電極F G的側壁形成側壁空間物9。然而，形成上述側壁空間物9後，因將高濃度的η型不純物（例砷（AS)離子注入至ρ型并區2，所以將η通道型MI SFETQs的源極領域、汲極領域作爲LDD( Lightly Doped Drain)構造亦可。

其次，以 C V D (Chemical Vapor Deposition)法，在半導體·基板1上堆癀氧化矽膜1 0及BPSG( Boron Phospho Silicate Glass )膜 1 1 後，以 9 0 0 〜9 5 0 °C 本纸張尺度適用中困國家標準（CNS)A4規格（210 * 297公釐） -12- <請先Μ讀背面之注意事項再填寫本頁> ·1111111 ·1111111 406308 A7 __ B7__ 五、發明說明（1〇 ) 的溢流處理’將上述B P s G膜1 1的表面平坦化。然而，在BPSG膜1 1表面的平坦化，倂用cMP( Chemical Mechanical Polishing:化學機械硏磨）亦可。其次’將光學抗蝕劑形成遮罩，由於依順蝕刻與 BPSG膜1 1、氧化矽膜1〇及閘極絕緣膜4同—層的絕緣膜’因而之後在連接位元線導體B L之記憶格部的ρ 型井區2上形成連接孔1 2 a。此後，以CVD法，在半導體基板1堆積導入P的多結晶矽膜1 6 ;繼而，因蝕刻此多結晶矽膜1 6，而在連接孔1 2 a內塡入多結晶矽膜 16。然而’因從多結晶矽膜16的ρ擴散，而在記憶格部的P型井區之形成記億格選擇用Μ I S F E T的一方之 η型半導體領域1 3。其次，將光學抗蝕膜形成遮罩，由於依順蝕刻與 BPSG膜1 1、氧化矽膜10及閘極絕緣膜4同一層的絕緣膜，因而在η通道型MISFETQs的η型半導體領域8上形成連接孔1 2 b、12c。其次，如第2圖所示，以CVD法，在半導體基板1 上堆積導電膜（例如W膜1 4 )後，在未形成位元線導體B L 的領域，也就是欲加大導電膜的模厚的領域之半導體基板 1上形成光學抗蝕劑圖案1 5。此處，光學抗蝕劑1 5，係爲第1 2圖所示之境界線的右側，也就是被形成爲披覆被形成在半導體基板主面的第2部分之周邊電路部。此時，所龙堆積之W膜1 4，具有滿足被配置在直接周邊電路部之第1層配線Μ 1的配線阻抗之厚度。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局W工消费合作社印數本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t) - 13- A7 B7 406398 五、發明說明（11 ) 繼而’如第3圖所示，將此光學抗蝕劑圖案1 5形成遮罩’而以蝕刻將形成位元線導體B L之領域的W膜 1 4薄化’使位元線導體B L得到所定寄生容量之膜厚爲止加工此領域的W膜14之膜厚。其次’如第4圖所示’除去光學抗蝕劑圖案1 5後，將新形成的抗阻劑形成遮罩蝕刻W膜1 4，形成以W膜 1 4 a而構成的位元線導體b l及以W膜1 4 b而構成的第1準位的配線導體Ml。此後，因在記億格部依順形成儲存電極、容量絕緣膜及板狀電極’而形成資訊儲存用容量元件，進而形成第2 準位以後的配線導體，最後，由於以鈍物膜披覆半導體基板1的表面，而完成本實施例1的半導體積體電路裝置。然而，在本實施例1，以多結晶矽膜1 6塡入連接孔 12a ，用與位元線導體BL或是第1準位配線導體Ml 同一層的W膜14塡入連接孔12b、 12c，但預先以布羶W-CVD法，在連接孔內12b、 12c塡入布羶 W，此後在半導體基板1上堆積W膜1 4亦可。另外，在同時形成連接孔1 2 a〜1 2 c後，用與位元線導體BL 或是第1準位配線導體Ml同一的W膜14塡入連接孔 12a〜12c亦可。依據本實施例的製造方法，能形成膜厚較小的位元線導體BL及膜厚較大的第1準位配線導體Ml » <實施例2 >

閱讀背· 面之注意事項再r A I裝頁I ^ I I I I I I 訂 • I I I I I I 線經濟部智慧財產局貝工消费合作社印裂本纸張尺度適用中國画家標準（CNS)A4规格（210 * 297公釐） · 14 - ^06398 A7 B7 __ 五、發明說明（12 ) 用第.5圖〜第8圖說明本發明其他實施例之半導體積體電路裝置的DRAM之位元線導體及直接周邊電路部的第1準位配線導體之製造方法。本實施形態2的DRAM，由於具有與實施形態1的 D RAM幾乎同樣的構成，以下只針對其相異部分作說明〇首先’用與前述實施形態1同樣的方法，如前述第1 圖所示’在半導體基板1上形成記憶格部的記憶格選擇用 MISFET及η通道型MISFETQs後，在半導體基板1上形成氧化矽膜及所被平坦化的BPSG膜1 1。其次，加第5圖所示，將光學抗蝕劑形成遮罩，以乾式蝕刻法回蝕刻P S G膜1 1的表面。至少披覆被形成在半導體基板主面的第1部分之記憶格部，具有使周邊電路部露出的圖案；其境界以第2 2圖I I的境界線表示。此時，使記憶格部與直接周邊電路部的頂面標高差形成爲預先所決定的位元線導體B L的厚度與第1準位配線導體 Ml的厚度之差，而設定上述BPSG膜11的回蝕刻之量。即是只有位元線導體BL與配線導體Ml之厚度差分，鈾刻直接周邊電路的BPSG膜（絕緣膜）1 1。其次，將光學抗蝕劑形成遮罩，由於依順蝕刻與 BPSG膜1 1、氧化矽膜10及閘極絕緣膜4同一準位的絕緣膜，而在連接位元線導體B L之記憶格部的p型井區2上形成連接孔12a。此後，以CVD法，在半導體基板1上堆積導入P的多結晶矽膜1 6，繼而，由於蝕刻本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- (請先》讀背面之注意事項再填寫本頁) '裝·！1訂·！ I!姨經濟部智慧財產局貝工消t合作社印製 A7 ^06398 ______Β7_____ 五、發明說明⑴）此多結晶矽膜1 6，而在連接孔1 2 a內塡入多結晶矽膜 1 6 »然而，因多結晶矽膜1 6的P擴散，而在記億格部的P型井區2形成記億格部選用Μ I S F E T的一方之n 型半導體領域1 3。其次，將光抗蝕劑形成遮罩，由於依順蝕刻與氧化矽膜1 0與閘極絕緣膜4同一準位的絕緣膜，而在η通道型 MISFETQs的η型半導體領域8上形成連接孔 12b、1 2 c 〇其次，如第6圖所示，以CVD法，在半導體基板1 上堆積導電膜（例如W膜）。此時，W膜1 4，係爲在被配置在直接周邊電路的第1準位之配線導體Ml ，薄化至必要的所定厚度。繼而，如第7圖所示，例如以C Μ P法將W 膜1 4的表面平坦化，而在位元線導體B L及第1準位配線導體Ml，將W膜1 4的厚度薄化至必要的所定厚度。其次，如第8圖所示，光學抗蝕劑形成遮罩而蝕刻W 膜1 4，形成以W膜1 4 a而構成的位元線導體B L及以 W膜14b而構成的第1準位配線導體Ml。依據本實施例2，與實施例的半導體積體電路裝置同樣地，使位元線導體B L的膜厚與第1準位配線導體Μ 1 的膜厚相異而形成，可以形成位元線導體B L的膜厚而比第1準位配線導體Μ 1的膜厚還薄。因此，可以減低位元線導體BL的寄生容量、且可以減低第1準位配線導體. Μ 1 ’的阻抗8 另外，在本實施例，由於W膜1 4的表面被平坦化’ (請先《讀背面之注意事項再填寫本頁) · I I 訂·！-線經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .16- 406398 ΚΙ _____Β7 __ 五、發明說明（14 ) 所以可以使蝕刻W膜1 4而形成位元線導體BL及第1準位配線導體Μ 1時的處案處理過程容易化。即是由於不是0 在段差的存在狀態下圖案處理W膜，而是圖案處理平坦的 W膜1 4，所以可以增加光學平板印刷過程的領域。 <實施例3 > 用第9圖說明本發明其他實施例之半導體積體電路裝置的位元線導體及直接周邊電路部的第1準位配線導體之製造方法。與在前述實施例2所記載的製造方法同樣地，使其將記憶格部的頂面與直接周邊電路部的頂面之差形成爲位元線導體B L的厚度與第1準位配線導體Ml的厚度之差，而蝕刻被堆積在直接周邊電路部的半導體基板1上之 BPSG膜11的表面。但是，如第9圖所示，在前述實施例，以乾式蝕刻法蝕刻直接周邊電路部的B P S G膜1 1表面，但在本實施例3，以濕·式蝕刻法蝕刻直接周邊電路部的B P S G膜 1 1的表面。因此，可以緩和記憶格部與直接周邊電路部的境界之段差形狀（斜面狀），且提高被堆積在半導體基板1 上之膜的記億格部與直接周邊電路部的境界之披覆性。其次，與在前述實施例2所記載製造方法同樣地，形成連接孔1 2 a ，且形成多結晶矽膜1 6，進而分別形成連接·孔1 2 b、1 2 c後，形成記憶格選擇用 MI SFET的一方之η型半導體領域13，繼而，以 -----— — — — — I· ^^ ·!1 訂·！線 (請先《讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -17- 經濟部智慧財產局貝工消费合作社印製 406398 B7 五、發明說明（15 > CVD法在半導體基板1上堆積W膜1 4。此時W膜1 4 ，係爲被形成爲在配置在直接周邊電路部之第1準位配線導體Μ 1使其比必要的厚度還厚。其次，例如因此CMP U法將W膜1 4的表面平坦，而在位元線導體BL及第1準位配線導體Ml ，至必要的所定厚度爲止將W膜1 4的厚度薄化。此後，將光學抗蝕劑形成遮罩而蝕刻W膜1 4，形成以W膜1 4 a而構成的位元線導體B L及W膜1 4 b而構成的第1準位配線導體 Ml。依據本實施例3，由於平順地蝕刻BP SG膜1 1的表面，所以可以提高W膜1 4的堆積及蝕刻過程的領域。 <實施例4 > 用第10圖〜第13圖說明本發明其他實施例之半導體積體電路裝置之D R AM的位元線導體及直接周邊電路部的第1準位配線導體之製造方法。首先，用與前述實施形態1同樣的製造方法，如前述第1圖所示，在半導體1上形成記億格部的記憶格選擇用 MISFET及η通道型MISFETQs後，在半導體基板1上形成氧化矽膜10及所被平坦化的BPSG膜 11° 其次，如第1 0圖所示，將光學抗阻劑形成遮罩而依順蝕刻氧化矽膜i 0及與閘極絕緣膜4同一層的絕緣膜，而在之後連接位元線導體B L之記億格部的P型井區2上本纸張尺度適用中國國家標準（CNS)A4規格（210* 297公釐） -18· in — — — — — ! ^------11 — — ------^ <諝先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作杜印製 ▲ 398 A7 -----B7___ __ 五、發明說明（16 ) 形成連接孔12a »此後，以CVD法在半導體基板1上堆積導入p的多結晶矽膜1 6，繼而，由於蝕刻此多結晶砂膜1 6 ’而在連接孔1 2 a內塡入多結晶矽膜1 6。然而’因多結晶矽膜1 6的p擴散，而在記億格部的p型井區2形成記億格選擇用μ I S F E T的一方之η型半導體領域1 3。其次’只少披覆被形成在半導體基板主面的第1部分之記億格部’將光學抗阻劑形成遮罩而以濕式蝕刻法蝕刻直接周邊電路部之BPSG膜11的表面。此時，使記億格部之膜11的頂面與直接周邊電路部之膜11的頂面之差形成爲位元線導體B L的厚度與第1準位配線導體Ml 的厚度之差，而設定上述BPSG膜11的蝕刻量。其次，將光學抗阻劑形成遮罩，由於依順蝕刻 BPSG膜11、氧化矽膜1〇及閘極絕緣膜4同一準位的絕緣膜，而形成η通道型MISFETQs的η型半導體領域8上形成連接孔12b、 12c。此後，以CVD法在半導體基板1上堆積W膜1 7，繼而由於蝕刻此W膜1 7，而在連接孔12b、 12c內塡入W膜17。然而，此時，在W膜1 7與η型半導體領域8之間，例如設置因以氮化鈦膜所形成的積層膜而被構成之連接層或是障壁金屬層亦可。此障壁層係爲防止用於形成W膜1 7的WF 6侵入至基板。 ’繼而，在半導體基板1上依順堆積氮化矽膜1 8及氧化矽膜1 9。 — — — — — — — — — I! — — — — — · (請先閱讀背面之;i意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19 · 4〇υ398 A7 B7___ 五、發明說明（17 ) 繼而，如第1 1圖所示，例如在以CMP法將上述氧化矽膜1 9的表面平坦化同時地，至少使其持自位於記億格部的部分之氧化矽膜19厚及位於直接周邊電路之氧化矽膜1 9厚度與氮化矽膜1 8厚度之和，與其後形成的位元線導體B L及第1準位配線導體1的各別厚度相等之2 個値，而控制氧化矽膜1 9的厚度。然而，在本實施例4，由於以濕式蝕刻法蝕刻 BPSG膜11的表面而在記億格部之膜11的表面與直接周邊電路部之膜1 1的頂面之間設置頂面差，但用乾式元蝕刻法亦可。另外在B P S G膜1 1不設置上述頂面差，使記憶格部的氧化矽膜1 9的厚度與位元線導體B L的厚度幾乎相等，或是使其直接周邊電路部之氧化矽膜1 9 的厚度與第1準位配線導體Ml的厚度幾乎相等，而加工氧化矽膜1 9。其次，如第1 2圖所示，將光學抗蝕劑形成遮罩而蝕刻氧化矽膜1 9，在之後形成位元線B L與第1準位配線導體Ml之領域形成溝槽20及20 /。繼而，除去所露出的氮化矽膜1 8後，以CVD法在半導體基板1上堆積 W膜14。此時，所被堆積的W膜14，具有滿足被配置在直接周邊電路部之第1準位配線導體Μ 1的配線導體阻抗之厚度以上的厚度。其次，如第13圖所示，例如CMP法將，W膜14 的表面平坦化，而在上述溝構2 0及2 0 —內形成以W膜 1 4 a所構成的位元線導體B L及以W膜1 4 b所構成的本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐〉 -20- (請先閱讀背面之注意事項再填寫本頁) . I I — II I 訂·！ _ 經濟部智慧財產局員工消费合作社印製 4〇639s A7 __；__B7_____ 五、發明說明（18 ) 第1準位.配線導體Μ 1。然而，在本·實施形態4，將被堆積在半導體基板1上的表面平坦化後，檢查氧化矽膜1 9及氮化矽膜1 8後形成溝槽20及20 /，繼而，將被堆積在半導體基板1之W膜1 4 的表面平坦化，但在被堆積在半導體基板1上之氧化矽膜 1 9及氮化矽膜1 8形成溝槽2 0及2 0 >後，堆積W膜 1 4，繼而，將W膜1 4及氧化矽膜的表面同平坦化亦可 0 依據本實施例4 1與實施例1的D R A Μ同樣地，將位元線導體B L的膜厚與第1準位配線導體Ml的膜厚相異而形成，可以形成位元線導體B L的膜厚而使其比第1 準位配線導體Μ 1的膜厚還薄。因此，減低位元線導體 B L的寄生容量，且可以減低第1準位配線導體Ml的阻抗。另外，在本實施例4，由於氧化矽膜1 9的表面被平坦化，因而可以加大氧化矽膜1 9的圖案處理過程之焦點領域而易於加工。進而，在本實施例4，形成爲能用所謂的刻紋法（ Damacene method)形成位元線導體B L及第1準位配線導體 Ml ，且形成能形成微細的配線導體。 <實施例5 > 用第1 4圖〜第1 7圖說明本發明其他實施例之半導 (請先閱讀背面之注意事項再填寫本頁)

—— — — — — I— ^ « — — — — I — I 經濟部智慧財產局員工消费合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - - 406398 B7__ 五、發明說明（19 ) 體積體電路裝置的D RAM之位元線導體及直接周邊電路部的第1準位配·線導體之製造方法。 (琦先閱讀背面之沒意事項再填寫本頁) 首先’甩與前述實施例1同樣的製造方法，如前述第 1圖所示，在半導體基板1上形成記億格部的記憶格選擇用MI SFET及η通道型MI SFETQs後，在半導體基板1上形成矽膜1 〇及所被平坦化的B P S G膜1 1 〇其次，如第1 4圖所示，將光學抗蝕劑形成遮罩，依順蝕刻BPSG膜1 1、氧化矽膜1〇及閘極絕緣膜4同一準位的絕緣膜，而在之後連接位元線導體B L之記憶格部的p型井區2上形成連接孔12a。之後，以CVD法在半導體基板1上堆積導入p的多結晶矽膜1 6，繼而，由於蝕刻此多結晶矽膜1 6，而在連接孔1 2 a內塡入多結晶矽膜1 6。然而’因此多結晶矽膜1 6的p擴散，而在記憶格部的P型井區2形成記億格選擇用Μ I S F E T的一方之n 型半導體領域1 3。經濟部智慧財產局貝工消费合作社印製其次，將光學抗蝕劑形成遮罩，由於依順蝕刻 BPSG膜1 1、氧化矽膜10及與閘極絕緣膜4同一層的絕緣膜，因而在η通道型MISFETQs的η型半導體領域8上形成連接孔12b、 12c。此後，以CVD 法在半導體基板1堆積W膜1 7，繼而，由蝕刻此W膜 17、而在連孔12b、 12c內，塡入W膜17。其次，在半導體基板1上堆積第1W膜2 1。此處第本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐）-22 · 406398 五、發明說明¢0 ) (請先閲讀背面之注意事項再填寫本頁) 1W膜21因構成位元線體BL所以具有必要的厚度。繼而’在半導體基板1上堆積氧化矽膜2 2後，將光學抗蝕劑形成遮罩而蝕刻位於直接周邊電路之氧化矽膜2 2。光學抗蝕劑，至少披覆被形成在基板主面第1部分的記憶格部，具有使周邊電路露出的圖案；其端緣以第2 2圖的境界線表示。然而，氧化矽膜2 2的厚度，被設爲比之後形成之位元線導體B L的厚度與第1準位配線導體Μ 1的厚度之差還大。其次，如第1 5圖所示，在半導體基板1上堆積第2 W膜2 3後，如第1 6圖所示，因例如以C Μ Ρ法硏摩第 2W膜2 3及氧化矽膜2 2的表面，所以只在直接周邊電路殘留第2W膜2 3。此後，如第1 7圖所示，將光學抗蝕劑形成遮罩，依順蝕刻形成爲記億格部與直接周邊電路部的境界之領域的氧化矽膜22、第2W膜23及第1W膜2 1，形成以第 1W膜2 1 a所構成的位元線導體B L及以第2W膜2 3 與第1W膜·2 1 b的積層膜所構成的第1準位配線導體 Ml。經濟部智慧財產局貝工消費合作社印製依據本實施例5 *與實施例1的半導體積體電路裝置同樣地，將位元線導體B L的膜厚與第1準位配線導體 Μ 1的膜厚相異而形成，可以形成位元線導體B L的膜厚而比第1準位配線導體Μ 1的膜厚還薄。因此，減低位元線導體L的寄生容量，且可以減低第1準位配線導體Ml 的阻抗。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-23- ^06398 Α7 ____Β7_______ 五、發明說明θ ) (請先Μ讀背面之泫意事項再填寫本頁> 另外，在本實施例5，由於氧化矽膜2 2及第2W膜 2 3的表面被平·坦化，所以可以加大氧化矽膜2 2及第2 W膜2 3的圖案處理過程之焦點領域而易於加工。進而，在本實施例5，由於因將位元線導體B L只堆積第1W膜2 1 a而可以規定該膜厚，所以減少過程的不均衡，能形成均一性較高的位元線導體B L »此結果，可以提高夾隔感度增幅器之位元線導體B L的對稱性而提高感度增幅器的感度。 <實施例6 > 用第18圖說明本發明其他實施例之半導體積體電路裝置的D R AM之位元線導體及在直接周邊電路之第1準位配線導體。經濟部智慧财產局員工消费合作社印製在前述實施例5，將選擇性的連接記憶格部與直接周邊電路部的感度增幅器之η通道型MlSFETQs上設爲境界，以第1W膜2 1 a而構成位元線導體BL，且以第2W膜2 3與第1W膜2 1 b的積層膜與構成第1準位配線導體Μ 1 ，但在本實施例6，如第1 8圖所示，第2 W膜2 3爲形成記億格之記憶格的外側，也延伸至鄰接於直接周邊電路部之境界領域，以第2W膜2 3 a與第1W 膜2 1 a構成此領域的位元線導體BL，以第2W膜 2 3 b與第1W膜2 1 b的積層膜而構成第1準位配線導體 Μ Ί。即是因第2W膜2 3也延伸至鄰接於直接周邊電路部本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- ^06396 A7 _ B7 經濟部智慧財產局員工消费合作社印製五、發明說明（22 ) 之境界領域’而提高形成爲記憶格部與直接周邊電路部的境界之領域的處理空間；因定位偏移或是過蝕刻等，所以可以防止只以第1W膜21b構成第1準位配線導體Ml 而變薄" <實施例7 > 第1 9圖係爲形成本實施例之半導體積體電路裝置的 DRAM之半導體晶片的全體平面圖；第2 〇圖係爲表示其一部分的擴大平面圖。在以單結晶矽所形成的半導體晶片1 A主面，例如被形成有具有64Mb i t(l〇6位元）的容量之DRAM。如第1 9圖所示，此DRAM，係爲以被分割成8個之記憶體面層（Μ Μ )及被配置在這些的周圍之周圍電路而被構成。在於本說明書，「記億體面層」係爲意味含有增幅從記億格陣列與記億格陣列的訊號之感度增幅器、及在記憶格的字元線供給驅動訊號之字元線驅動器的單位之集合。具有8Mb i t的容量之記億體面層ΜΜ的各個，如第20 圖所示，被分割成1 6個記億體陣列M A R Y。記憶體陣列M A R Y的各個，係爲以行列狀所配置的2 K b i t X 256b i t = 5 12Kb i t之記億格而被構成，在這些的周圍，被配置有感度增幅器S A或字元線驅動器WD 等的周邊電路。第2 1圖係爲表示此D R AM記憶體陣列及鄰接於該陣列之周邊電路的各一部分以半導體基板的要部斷面圖； (請先《讀背面之注意事項再填寫本頁) 、裝 ----訂---------綠' 本紙張尺度適用中國國家標準（CNS)A4规格（210 χ 297公釐〉-25- 406396 A7 — B7 五、發明說明（23 ) 胃2 2圖係爲表示構成此DRAM的記憶格的相互相異的準位之導體各圖案及構成周邊電路的Μ I S F E T之相互相異的準位之導體各圖案的平面圖；第2 3圖係爲表示此 DRAM的記憶體陣列及鄰接於該陣列之周邊電路的各一部分之電路圖。第2 1圖係爲第2 2圖之XX I — XX I 線斷面圖。在第2 1圖，表示一對的記億格選擇用 MISFETQt及在於第22圖、第23圖附註 Qshr、 Qn、 Qp的圖號之周邊電路的MISFET 。Q S hr係爲選擇性連接D R A Μ記憶格部及周邊電路部的感度增幅器SA之共用MI SFETQs h I· ; Qn 、Qp係爲構成以相互2個的Qn、Qp、而被構成之正反器電路所形成的感度增幅器S A。Qn係爲η通道型 MI SFETQn ; Qp 係爲 ρ 通道型 MI SFETQ·!) 。另外，Qshr係爲η通道型MI SFET。記億格選擇用MI SFETQ t被形成在爲DRAM的記憶體陣列 MARY之記憶格部A:Qshr、 Qn、 Qp被形成在 DRAM的周邊電路部B。另外，記憶格部A與周邊電路部B的境界領域D係爲作爲進行給電至段差緩衝領域或是半導體基板的井區之領域的功能。在以p—型單結晶矽所形成的半導體基板101 ，被形成有記憶格部A的p型井區1 0 2 a及周邊電路部B的 p型·井區1 0 2 b與周邊電路部B的η型井區1 〇 2 c。另外記憶格部Α的ρ型井區1 0 2 a係爲在於基板1 〇 1 (請先閱讀背面之注意事項再填寫本頁} · I I ! I 訂·！-续，經濟部智慧財產局具工消费合作社印數本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公* ) -26- 經濟部智慧財產局貝工消费合作社印製 ^ υ υ b U 8 Α7 ______Β7______ 五、發明說明（24 ) 內以η型井區1 〇 3披覆。此樣，由於以η型井區1 〇 3 覆蓋Ρ型井區1·〇 2 a ，因而從半導體基板10 1的電位分離記憶格選擇用Μ I S F E T Q t的電位’且形爲能加入適當的偏壓電壓。在P型井區102a、 102b，η型井區l〇2c 的各個表面，被形成有元件分離用的場區氧化膜1 0 4 ; 在含有此場區氧化膜1 04的下部之P型井區1 02 a、 1 0 2 b的內部被形成有ρ型通道制動層1 0 5 ;另外在 η型井區1 〇 2 c的內部被形成有η型通道制動層1 〇 6 〇在記億格部Α的ρ型井區1 0 2 a之主動領域呈矩陣狀地被配置有記憶器。記憶格的各個，係爲含有2個電路元件，即是含有以η通道型所構成的1個記憶格選擇用 MI SFETQt、及被形成其上部，與記憶格選擇用 MI SFETQt串聯的一個資訊儲存用容量元件C。即是此記憶格係爲以在記億格選擇用Μ I S F E T Q t的上部配置資訊儲存用容量元件C之堆疊，電容器構造而被構成。記憶格選擇用Μ I S F E T Q t，係爲以閘極絕緣膜 107、與字元線WL —體形成的閘極電極108A、源極領域及汲極領域（η型半導體領域10 9、 10 9)而被構成。閘極電極1 0 8Α(字元線WL)，係爲積層摻雜η型不純物’(例如Ρ (磷））之低阻抗的多結晶矽膜及鎢矽化物（ WS i 2)膜之2層導電膜、或是積層低阻抗的多結晶矽膜本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐〉 -27- — — —— — — — — —— — i — — — — — — ^ ·1111111« ^ (請先Μ讀背面之注意事項再填寫本頁) 406396 A7 B7___ 五、發明說明（25 ) 及T i N膜及W膜之3層導電膜而被構成。在閘極電路 1 0 8 A (字元線W L )的上被形成有氧化矽膜1 1 0 :在側壁被形成有氮化矽的側壁空間物1 1 1。這些絕緣膜（氮化矽膜1 1 0及側壁空間物1 1 1 )，取代氮化矽膜，也可以以氮化矽膜構。在周邊電路部B的p型井區1 0 2 b之主動領域被形成有η通道型MISFETQn及η通道型 MI SFETQshr。另外，在η型井區102c的主動領域被形成有P通道型MI SFETQp。即是此周邊電路部B係爲以組合η通道型MISFETQn與p通道型Μ I SFETQp 之 CMOS( Complementary Metal Oxide Semiconductor)電路而被構成。 n通道型Μ I S F E T Q s及共用 Μ I S F E T Q s h r，係爲以閘氧化膜1 〇 7、閘極電極1 0 8 B、源極領域及汲極領域1 3而被構成。閘極電路1 08B係爲與前述記億格選擇用MI SFETQ t的閘極電路1 0 8 A (字元線W L )相同準位且相同材料的導體而被構成。在閘極電路1 0 8 B的上部被形成有氮化矽膜 1 1 0 ;在側壁被形成有氮化矽的側壁空間物1 1 1。η 通道型MI SFETQn及共用MI SFETQs hr的源極領域、汲極領域的各個，係爲以低不純物濃度的η -型半導體領域1 1 2及高不純物濃度的η +型半導體領域 1 1‘3所形成的LDD( Lightly Doped Drain)構造而被構成；在η +型半導體領域1 1 3的表面被形成有T i矽化物本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- (請先閲讀背面之注意事項再填寫本頁) · I 丨！丨 I I 訂·1!!1 ·韓經濟部智慧財產局員工消费合作社印製爾 396 A7 一 ______ _B7 _ 五、發明說明（26 ) (T i S i 2 )層 1 1 6。 · (請先閲讀背面之注意事項再填寫本頁) P通道型MI SFETQp，係爲閘極氮化膜1〇7 ’閘極電極1 〇 8 c、源極領域及汲極領域1 1 5而被構成。閘極電路1 0 8 c ，係爲用以前述記億格選擇用 MI SFETQt的閘極電路1〇8(字元線WL)相同準位且相同材料的導體而構成。在閘極電路1 0 8 C的上部被形成有氮化矽膜1 1 0 ;左側壁被形成有氮化矽的側壁空間物1 1 1。p通道型MI SFETQp的源極領域、汲極領域的各個，係爲以低不純物濃度的P—型半導體領域 114及高不純物濃度的p+型半導體領域115所形成的 LDD構造而被構成；在p+型半導體領域115的表面被形成有鈦矽化物層1 1 6。在記億格選擇用MISFETQt、 η通道型 MISFETQn、共用 MISFETQshr 及 ρ 通道型Μ I S F E TQ p的上部，從下層依順被形成有氧化矽膜 117、BPSG( Boron Phospho Silicate Glass)膜 1 1 8及氧化矽膜1 1 9。經濟部智慧財產局員工消费合作社印製在記億格部A的氧化矽膜119的上部及橫跨於境界領域D之氧化矽膜1 1 9的上部被形成有位元線導體B L 。位元線導體B L，係爲以積層T i N膜與W膜之2層的導電膜而被構成。位元線導體B L ’係爲通過被插入有摻雜磷（P)或是砷（A S)之多結晶矽的插栓1 2 0之連接孔 1 2Ί而與記億格選擇用MI SFETQ t的源極領域、汲極領域的一方（η型半導體領域1 0 9)導電連接。另外位本紙張尺度適用中國國家標率（CNS)A4規格（210 * 297公釐） -29- 經濟部智慧財產局員工消t合作社印製 ^00398 A7 — B7 五、發明說明（27 ) 元線導體B L，係爲通過連接孔1 2 3(不是介由多結晶矽的插栓）而與周邊電路部的共用Μ I S F E TQ s h Γ的源極領域、汲極領域的一方（n+型半導體領域1 1 3)導電連接。在共用MISFETQshr的n+型半導體領域 1 1 3表面被形成有低阻抗的鈦矽化合物層1 1 6 :且形成爲減低位元線B L的接觸阻抗。另外，位元線B L，係爲在境界領域D變化其膜厚，在記憶格部A膜厚變薄，在周邊電路部B其膜厚變厚。此樣在境界領域D變化位元線B L的膜厚，係爲如之後的說明以境界領域爲境界蝕刻構成位元線B L之導電膜而記憶格部A的領域薄膜化之故。由於此樣在記憶格部A較薄的形成位元線導體B L，因而可以減低位元線導體B L的寄生容量，且以提高被儲存在資訊儲存用容量元件C的儲存電荷的檢出感度。在周邊電路部B的氧化矽膜119之上部被形成有第 1準位配線導體130A、 130B、 130C、 130D、 130E。配線導體130A、 130B、 130C、 130D、 130E，係爲與前述位元線導體 B L同樣，以積層T i N膜及W膜之2層導電膜所構成。配線導體1 3 Ο A的一端，係爲通過連接孔1 2 4而與共用Μ I S F E TQ s h r的源極領域、汲極領域的他方（ n +型半導體領域1 1 3)導電連接：他端則是通過連接孔 1 2.5而與P通遣型MI SFETQP的源極領域、汲極領域的一方（P ’型半導體領域1 1 5)導電連接。配線導體 $纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) -30· !1!1> ·!!! ^>·!· *^一 (請先《讀背面之注意事項再填寫本買) 406396 A7 五、發明說明（28 ) 1 3 Ο B係爲通過連接孔1 2 6而與被共用在型MI SFETQp的源極領域、汲極領域（P —型半導體領域1 1 5)導電連接。配線導體1 3 0 c的一端’係爲通過連接孔127而與P通道型MISFETQP的源極領域、汲極領域的他方.（P +型半導體領域1 1 5 )導電連接：他端則是通過連接孔1 2 8而與η通道型 MI SFETQn的源極領域、汲極領域的一方U ‘型半導體領域1 1 3)導電連接。配線導體1 3 〇D係爲通過連接孔129而與被共用在2個η通道型MISFETQn 的源極領域、汲極領域（η ▲型半導體領域1 1 3 )導電連接。然且配線導體1 30Ε的一端’係爲通過連接孔1 30 而與η通道型Μ I S F E T Q η的源極領域、汲極領域的他方（η 型半導體領域1 1 3 )導電連接。另外’在η通道型 λΙΙ SFETQn 及共用 MI SFETQshr 的 η ‘型半導體積體頜域113的表面及ρ通道型 Μ I SFETQp的Ρ’型半導體領域1 1 5之表面被形成有低阻抗鈦矽化物層1 1 6，形成爲減低配線1 3 0 A、 130B、 130C、 130D、 130E的接觸阻抗。在位元線導體BL及配線導體130A、 130B、 130C、 130D、 130E的上部被形成有氧化矽膜及氮化矽膜1 3 2。在記憶格部A的氮化矽膜1 3 2之上部被形成有以儲存電極（下部電極）1 3 3、容量絕緣膜 1 3 ·4及板狀電極（上部電極）1 3 5所構成的資訊儲存用容量元件C。本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -31 · (請先閲讀背面之注意Ϋ項再填寫本頁) 裝· I--- 11 訂·！1-¾ 經濟部智慧財產局員工消費合作社印製 406398 A7 _ —B7 五、發明說明（29 ) 資訊儲存用容量元件C的儲存電極1 3 3，係爲以多結晶砂膜而被構成，介由連接孔1 3 7而被連接至多結晶矽的插栓1 2 0之多結晶矽膜1 3 3 a、及當貫穿連接孔 1 3 7時作爲硬體遮罩功能的多結晶矽膜1 3 3 b及側壁空間物1 3 3 c、及對於半導體基板1 〇 1爲垂直豎立設置而被形成’形成王冠形狀的側壁之多結晶矽膜1 3 3 d 等所形成。儲存電極1 3 3，係爲通過插入插栓1 2 0的連接孔1 2 2而與記憶格選擇用Μ I S F E TQ t的源極領域、汲極領域的他方（η型半導體領域1 〇9)導電連接。容量絕緣膜1 3 4，例以矽氧化物及矽氮化膜的積層膜所構成；板狀電極1 3 5，例如以多結晶矽膜而被構成。在資訊儲存用容量元件C的上部，從下層依順被形成有氧化矽膜138、SOG (spin on Glass)膜1 3 9及氮化矽膜1 4 0。在氮化矽膜1 4 0的上部被形成有第2準位的配線1 4 1。第2準位的配線導體1 4 1 ，係爲通過貫穿至資訊儲存用容器元件C的板狀電極1 3 5之上部的絕緣膜（氮化矽膜140、SOG膜139及氮化矽膜138) 之連接孔1 4 2而與板狀電極1 3 5導電連接，將板狀電極電壓（Vdd/2)供給至板狀電極135。另外，第2準位的配線導體1 4 1 ，係爲貫穿至周邊電路部B的第1準位之配線導體1 3 0 C的上部之絕緣膜（氮化矽膜1 4 0 、SOG膜139、氧化矽膜138及氧化矽膜131) 的連’接孔1 4 3而與配線導體1 3 0 C導電連接。在連接配線導體1 4 1與板狀電極1 3 5之連接孔1 4 2的內部 <請先Μ讀背面之注意事項再填寫本頁) · I! I ! I 訂·！-象' - 經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -32- 406396 A7 __B7___ 五、發明說明（3〇 ) 、及連接配線導體1 4 1與配線導體1 3 0 B之連接孔 1 4 3的內部”被入有W (鎢）插栓1 4 4。在配線1 4 1的上部，例如介由以積層氧化矽膜、 S 0G膜及氧化矽膜之3層絕緣膜等所構成之層間絕緣膜而被形成有第3準位的配線；進而在其上部，被形成有以積層矽膜與氮化矽膜之2層絕緣膜等所構成的鈍化膜，但這些的圖示則省略。其次’用第2 4圖〜第4 1圖詳細說明含有第2 1圖所示的D RAM之半導體積體電路裝置的製造方法。

首先，如第2 4圖所示，以選擇氧化（L 0 C 0 S )法，在具有1〜1 Ο Ω c m程度的比阻抗之p -型半導體基板 1 0 1的表面形成場氧化膜1 〇 4後，在形成記億格的領域（被形成在基板1 0 1主面的第1部分之記憶格A )、及形成周邊電路部B(被形成在基板1 〇 1主面的第2部分）的η 通道型MI SFETQn及共用MI SFETQs h r的領域之半導體基板1 Ο 1 ，離子注入p型不純物（硼（B )而形成P型井區102a、 l〇2b;在形成周邊電路部B 的P通道型MI SFETQp的領域之半導體領域101 ，離子注入η型不純物（磷（P))而形成η型井區1 0 2 c。繼而，在記億格部Α離子注入η型不純物（磷（Ρ ))而形成η 型井區103。進而，在ρ型井區102a、102b離子注入P型不純物（B)而形成ρ型通道制動層；在η型井區 1 0·2 c離子注入η型不純物（Ρ)而形成η型通道制動層 1 0 6。周邊電路部Β的ρ型井區1 〇 2 b及記億格部A <請先W讀背面之注意事項再填寫本頁) 裝--------訂---------姨經濟部智慧財產局員工消费合作社印製本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -33 A7 406396 _________________B7 _____ 五、發明說明C31 ) 的P型井區l〇2a ’在別過程形成亦可。其後’在場區氧化膜1 〇 4所包圍的p型井區1 0 2 a、 102b、 η型井區l〇2c的各個主動領域之表面以熱氧化法形成閘極氧化膜1 〇 7 ;進而通過此閘極氧化膜107而在P型井區102a、 l〇2b及η型井區 102c ’離子注入爲了調整MISFET的臨界値電壓（ V t h)之不純物。用以調整爲了形成井區（p型井區1 〇 2 a、 102b、η型井區l〇2c)之離子注入、爲了形成通道制動層（P型通道制動層10 5)、η型通道制動層 1 0 6)之離子注入及Μ I S F Ε Τ的臨界値電壓（V t h) 等的離子注入當中，針對不純物的導電型爲同一係爲使用同一的光抗蝕劑遮罩而在同一過程形成亦可。另外，在別過程進行用以調整記億格選擇用Μ I S F E T Q t的臨界値電壓（V t h)之離子注入，及用以調整周邊電路部B的 MI SFET(n 通道型 MI SFETQn、共用 MI SFETQsh r、p 通道型MI SFETQp)的臨界値電壓（V t h )之離子注入：以各別的Μ I S F Ε T獨立地調整臨界値電壓（V t h )亦可。其，如第2 5圖所示，形成記億格選擇用 MI SFETQt的閘極電極108A (字元線導體WL)、 η通道型MISFETQn及共用MISFETQshr 的閘極電極108B及p通道型MISFETQp的閘極電極·1 0 8 C。閘極電極1 0 8厶（字元線導體贝1^)及閘極電極108，108C，例如在半導體基板1〇1上以 (請先閲讀背面之注意事項再填寫本頁) 裝-------—訂·-----II ·緯. 經濟部智慧財產局負工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） · 34 · 經濟部智慧財產局員工消費合作社印製 A7 406398 B7 五、發明說明（32 ) CVD法依順堆積]1型多結晶矽膜、wS i 1 2膜及氮化砂膜1 1 0後”將光學抗蝕劑形成遮罩，以蝕刻將這些膜圖案化而同時形成。或是以C VD法堆積η型多結晶矽膜 ’繼而，以濺射法堆積T i Ν膜及W膜，進而以C V D法堆積氮化矽膜1 〇 1後，將光學抗蝕劑形成遮罩，以蝕刻將這些膜圖案化而同時的形成。T i N膜，係爲作爲防止多結晶矽膜與W膜的反應之障壁金屬而被使用。閘極電極 1〇8Α(字元線WL)及閘極電極108B、108C，例如在η型的多結晶矽膜上積層T i N膜（或是WN (鎢矽化物 )膜）及T i矽化物膜之3層導電膜等，也可以用更低用阻抗的材料構成。其次，如第26圖所示，在p型井區1 02 a、 1 0 2 b離子注入η型不純物（P)，而對於閘極電極1 0 8 A、 1 〇 8 Β以自己整合形成記憶格選擇用 MI SFETQt的η型半導體領域109、及η通道型 1^15尸£丁〇11及共用]\415?£丁（35乜1"的11 型半導體領域11 2 ;在η型井區1 〇 2 C離子注入ρ型不純物（Β)而對於閘極電極1 0 8 C以自己整合形成ρ通道型 MI SFETQP的Ρ_型半導體領域1 1 4。此時，以別過程進行爲了形成記憶格選擇用Μ I S F E T Q t的η型半導體領域1 0 9之離子注入’及爲了形成η通道型 MI SFETQn 與共用MI SFETQshr 的 η 型半導體·領域1 1 2之離子注入；以各別的MI SFE 丁獨立地調整源極領域、汲極領域的不純物濃度亦可。本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐) -35- — — — — —---— I ― I I I I I β <請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 406398 五、發明說明（33 ) 其次，如第2 7圖所示，在η通道型 MI SFETQt的閘極電極ΐ〇8Α (字元線導體WL)、 η通道型MISFETQn與共用MISFETQshr 的閘極電極108B與p通道型MISFETQp的閘極電極1 0 8 C之各側壁形成側壁空間物。側壁空間物 111 係爲以異方性蝕刻加工用C V D所堆積的氮化矽膜而形成。繼而，在周邊電路部B的p型井區1 0 2 b離子注入η型不純物（P )，而對於側壁空間物1 1 1以自我整合形成η通道型MISFETQn及共用 MI SFETQs h r的n+型半導體領域1 1 3 :在η型井區1 0 2 c離子注入ρ型不純物（Β )，而對於側壁空間物 1 1 1以自己整合形成ρ通道型MI SFETQp的ρ ‘型半導體領域1 1 5。構成周邊電路部B之η通道型 MI SFETQn與共用MI SFETQshr的源極領域、汲極領域：ρ通道型Μ I S F E T Q ρ的源極領域、汲極領域，係爲因應於所須而以單汲極構造或二重擴散汲極（Double Diffused Drain)構造等構成這些的一者或是兩者亦可。其次，如第2 8圖所示，在記憶格選擇用 MI SFETQt的閘極電極108A (字元線導體WL)、 η 通 ΐί 型 MI SFETQn 與共用 MI SFETQshr 的閘極電極108與ρ通道型MISFETQp的閘極電極1Ό 8 C之各翻的上部以CVD法堆積氮化矽膜1 1 7 及BPSG膜1 18後，以化學性機械硏摩（Chemical 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公爱〉 -36- mllllr V - I I I--ί (請先《讀背面之注意事項再填寫本頁) 娜398 A7 ------- - 五、發明說明（34 )

Mochanical P〇iishing:CMP)法硏摩 BPSG 膜 118’ 將其表面平坦化。- (請先閱讀背面之注意事項再填寫本頁) 其次，如第29圖所示，在BPSG膜118上以 C V D法堆積多結晶矽膜（未圖示）後，將光學抗蝕劑形成遮罩，融刻多結晶矽膜；繼而將多結晶矽膜形成遮罩，由於触刻B P S G膜1 1 8、氮化矽膜1 1 7及閘極氧化膜 1 0 7 ’而在記億格選擇用Μ I S F ETQ t的源極領域、汲極領域的~方（η型半導體領域1 〇 9 )之上部形成連接孔1 2 1 :在他方（η型半導體領域1 〇 9 )的上部形成連接孔122。作爲爲了形成上述連接孔121、 122之膜 118、1 1 7及1 〇 7的蝕刻用遮罩，不用多結晶矽膜，而用通常的光學抗蝕劑亦可。經濟部智慧財產局貝工消t合作社印製此時，被形成在記億格選擇用Μ I S F E T Q t的閘極電極1 0 8 A (字元線導體W L )之上部的氧化矽膜丨χ 〇及被形成在側壁之氮化矽的側壁空間物1 1 1 ，因與氧化矽系列的絕緣膜（BPSG膜1 1 8、氧化矽膜1 1 7及閘極氧化膜1 0 7 )相異的蝕刻速度，所以幾乎未被蝕刻而殘留。即是用於爲了形成連接孔1 2 1、1 2 2之乾式蝕刻之氣體，係爲氧化矽膜的蝕刻速度較高，但氮化矽膜的蝕刻速度較低。由於此因，對於側壁空間物1 1 1以自己整合形成以接觸到η型半導體領域1 0 9的領域比形成上述光學抗蝕劑遮罩的曝光之解像度還小的徑所構成的連接孔 1 2 Ί . 1 2 2所以可以達到縮小記億格大小。其次，在連接孔121、 122的內部插入多結晶矽本紙張尺度適用中國國家標準<CNS)A4規格（210 χ 297公®) -37- 經濟部智慧財產局員工消費合作社印製 406396 五、發明說明（35 ) 的插栓1 2 0。此插栓1 2 0，係爲在前述過的未圖示之多結晶矽膜的上部以C VD法堆積多結晶矽膜後，以背面蝕刻除去B P S G膜1 1 8的上部之多結晶矽膜而形成。此時，用於蝕刻的遮罩之多結晶矽膜也同時地除去。在構成插栓1 2 0之多結晶矽膜被摻雜有η型的不純物（P)。此不純物，係爲通過連接孔1 2 1、1 2 2而擴散到記憶格選擇用MI SFETQt的η型半導體領域1〇9、 1 0 9 (源極領域、汲極領域），被形成有比η型半導體領域 10 9、10 9還高不純物濃度的半導體領域（未圖示）。其次，如第3 0圖所示，在漏出到連接孔1 2 3〜 130的底部之η’型半導體領域113、 115的表面上、及連接位元線B L之插栓1 2 0的表面上形成鈦矽化物層1 1 6。鈦矽化物1 1 6，係爲退火以濺射法所堆積的 T !膜而使其與S i基板（η ‘半導體領域1 1 3、ρ ‘型半導體領域1 1 5 )及多結晶矽膜（插栓1 2 0 )反應後，以濕式蝕刻除去殘存氮化矽膜1 1 9上之未反應的T i膜而形成。由於此鈦矽化物層1 1 6的形成，因而減低η通道型 MISFETQn與共用MISFETQshr的η 型半導體領域113、ρ通道型MISFETQp的ρ +型半導體領域1 1 5與插栓1 2 0 ;及被連接至這些之配線（字元線 BL)、配線1 30A〜E)的接觸阻抗》其次，在連接連接孔1 2 3〜1 3 0的內面及位元線導體‘BL之插栓1 20表面、氧化矽膜1 1 9的表面，堆積構成位元線導體B L及配線導體1 3 0A〜E之本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38 - ----------- . — — — — — — — 訂.！-姨· (請先閱讀背面之注意事項再填寫本頁) 406396 A7 —— _ B7_______ 五、發明說明（36 )

TiN膜145及W膜146eTiN膜145及W膜 1 4 6的堆積，·例如可以用濺射法或c V D法。然而‘此 ’ T i N膜1 4 5及w膜1 4 6的膜厚被調整爲配線導體 130八〜£的膜厚。其次，如3 1圖所示，以光學抗蝕劑1 4 7作爲遮罩 ’蝕刻記億格部A的W膜1 4 6，且薄膜化。此光學抗蝕劑’至少具有披覆記憶格部且露出周邊電路部之圖案；光學抗蝕劑的境界，係爲以第2 2圖I的境界線表示。蝕刻可以用眾知的乾式蝕刻法。然而1 ，以此薄膜化，記憶格部A的W膜1 4 6的膜厚，調整爲與位元線B L的膜厚相等。膜厚的調整，例如可以以乾式蝕刻法的處理時間控制

C 此樣，由於將形成爲位元線B L之領域的W膜1 4 6 薄膜化，所以可以減低位元線B L的寄生容量。另外，此樣的記億格部A之W膜1 4 6的薄膜化，並未增加複雜的過程，也未導至加長過程時間的弊害。因此，未使其降下流量而減低位元線B L的寄生容量’且能降下配線1 3 0 A〜E的薄層阻抗。然而，在本實施形態’將光學抗蝕劑膜1 4 7 ’不以共用Μ I S F E TQ s的上部形成爲境界’以境界域D形成在境界。此樣’第2 2圖所示的境線Ϊ位於記憶體部與共用MISFETQshr之間的領域’光學抗蝕劑 1 4 ·7，因在於境界領域D的範圍內形爲該端緣部’所以不必要特別的校正精度。因此能在光學抗蝕劑1 4 7的形本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公* ) -39- — — — — — — — — —— — · — II ! I I 訂-!! <請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 406396 五、發明說明（37 ) 成過程使其持有領域。其次’如第3 2圖，在W膜1 4 6上形成光學抗蝕劑 1 4 8，將此膜形成遮罩，以蝕刻將W膜1 4 6及T i N 膜1 4 5圖案處理，如第3 3圖所示同時形成位元線導體 BL及配線導體1 30 A〜E。然而，在記億格部a，由於W膜1 4 6的膜厚較薄，所以因此蝕刻過程而記億格部 A的氧化矽膜1 19或是BPSG膜1 18，比在周邊電路部B的該膜還過剩地被蝕刻，但圖示則省略。另外，位元線導體BL及配線導體130A〜E，例如積層TiN 膜（或是W N膜）及T i矽化物膜之2層導電膜等，以更低阻的材料構成亦可。其次，如第3 4圖所示，堆積披覆位元線導體B L及配線導體1 3 0A〜E之氧化矽膜1 3 1。氧化矽膜3 1 係爲段差披覆性優良的E C R C V D法堆積。然而，取代以E CD CVD法所堆積的氧化矽膜，也能用B P S G膜或是S 0 G膜等塡入性、平坦性優越之膜。其次，如第3 5圖所示，以CMP法將氧化矽膜 1 3 1平坦化，其後，堆積氮化矽膜1 32。進而堆積氧化矽膜1 4 9。其次，如第3 6圖所示，堆積多結晶矽膜1 3 3 b後 ’將光學抗蝕劑形成遮罩而蝕刻多結晶矽膜，且形成開口。此開係爲形成在連接孔1 3 7的位置。進而，堆積多結晶矽’膜（未圖示）後，以異方性蝕刻而蝕刻該膜，在前述開口形成以多結晶矽膜所形成的側壁空間物1 3 3 C。其後，本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -40 - <請先《讀背面之注意事項再填寫本頁) · 11 — II11 訂·！ · 經濟部智慧財產局員工消費合作钍印製經濟部智慧財產局員工消t合作社印製 ίέ06396 at _______Β7___ 五、發明說明（38 ) 以多結晶矽膜1 3 3 b及側壁空間物1 3 3 C作爲遮罩，由於蝕刻氧化矽膜1 4 9、氮化矽膜1 3 2及氧化矽膜 1 3 1，而在被形成在記憶格選擇用MI SFETQt的源極領域、汲極領域之他方的上部之連接孔1 2 2的上部形成連接孔137。此樣，由於以多結晶矽膜133b及側壁空間物1 3 3 c作爲遮罩形成連接孔，所以可以以光學平版印刷的最小解像度以下的尺寸加工連接孔1 3 7，露出位元線BL，與資訊儲存用容量元件C短路的疑慮較少。其次，如第3 7圖所示，在含有連接孔1 3 7的內部之多結晶矽膜1 3 3 b及側壁空間物1 3 3 c上堆積多結晶矽膜1 3 3 a及氧化矽膜1 5 0，以光學抗蝕劑膜作爲遮罩，蝕刻氧化矽膜1 5 0、多結晶矽膜1 3 3 a、 1 3 3 b。其後，除去光學抗蝕劑膜，堆積多結晶矽膜 15 1。其次，如第3 8圖所示，以異方性蝕刻而蝕刻多結晶矽膜1 5 Γ，除去氧化矽膜1 49上的多結晶矽膜1 5 1 。由於以異方性蝕刻而被蝕刻，所以殘餘氧化矽膜1 5 0 及多結晶矽膜1 1 3 a、1 3 3 b的側面之多結晶矽膜 1 5 1 ，形成資訊儲存用容量元件C的儲存電極1 3 3的豎立設置的側壁之多結晶矽膜1 3 3 d。進而，以濕式蝕刻除去氧化矽膜1 4 9、1 5 0。經此樣而完成以多結晶矽膜’133a〜d所形成的儲存電極133。然而，在此濕式蝕刻之際氮化矽膜1 3 2作爲端緣制動用功。本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） · 41 · --I-------- 裝 —II 訂·1 — ！1!姨 (請先閱讀背面之注意事項再填寫本頁) 406398 a7 ----B7_ 五、發明說明（39 ) <請先《讀背面之注意事項再填寫本頁> 其次’如第3 9圖所示，在儲存電極1 3 3的上部形成氮化矽膜及氧化矽膜的積層層膜1 3 4，進而在其上部堆積多結晶矽膜1 3 5。其後，以光學抗蝕劑1 5 2作爲遮罩’由於蝕刻前述多結晶矽膜1 3 5及氮化矽膜與氧化矽膜的積層膜1 3 4，而形成以氮化矽膜及氧化矽膜的積層膜所形成的容量絕緣膜1 3 4及以多結晶矽膜所形成的板狀電極1 3 5。此時，以光學抗蝕劑膜1 5 2作爲遮罩 ’氮化矽膜1 3 2也同時被除去。經此樣而形成以儲存電極1 3 3、容量絕緣膜1 3 4及板狀電極13 5所構成的資訊儲存用容量元件C。容量絕緣膜1 3 4也能以氧化鉅（ Ta)、BST(Ba、Sr)Ti〇3)等的高感應體材料、或 P T Z (PbZrXTihO.;、P L T (PbLaXTihCh)、P L Z T、 PbTiO,!、SrTi〇3、B a T ι 0 3 , P b Z r 〇 3、 L i N 6 〇 3、 B i i T i 3 0 i 2 , BaMgF.,、Y 係（SrBiZ(Nb、Ta)209)等的強感應體材料而被構成。另外板狀電極1 3 5也能以 ΤιΝ 膜、W矽化物/TiN、Ta、Cu、Ag、Pt 、Ir、I r 0 2 , Rh、Rh〇2、〇s、0s02、經濟部智慧財產局員工消f合作社印契

Ru、 Ru〇2、 Re、 Re〇3、 Pd、 Au等的金屬膜或是導電性金屬氧化物膜等所構成。其次，如第4 0圖所示，以C V D法在資訊儲存用容量元件C的上部堆積氧化矽膜1 3 8 ’繼而’在其上部旋轉塗敷SOG膜i 3 9，進而在其上部以CVD堆積氧化矽膜1 4 0後，如第4 1圖所示’將光學抗蝕劑形成遮罩本紙張尺度適用中國B家標準（CNS)A4規格（210 * 297公釐〉 -42 - 經濟部智慧財產局員工消f合作社印製 A7 ____B7___ 五、發明說明（4〇 ) ’由於蝕刻資訊儲存用容量元件c的板狀電極1 3 5之上部的絕緣膜（氧化矽膜1 4 0、S 0G膜1 3 9及氧化矽膜 1 3 8)而形成連接孔1 4 2。另外由於同時蝕刻周邊電路部B的第1準位配線導體1 3 0 C之上部的絕緣膜（氧化矽膜140、 SOG膜139、氧化矽膜138及氧化矽膜 1 3 1 )而形成連接孔1 4 3。進而，在連接孔142、 143的內部插入W的插栓 144。插栓144，係爲回蝕刻在氧化矽膜140的上部以C V D法堆積之W膜而形成。插栓1 4 4也能以 T 1 N膜與W膜的積層膜等而被構成。其後，由於在氧化矽膜1 4 0的上部形成第2準位的配線導體1 4 1 ，而略完成前述第2 1圖所示之半導體積體電路裝置。配線導體1 4 1，係爲在氧化矽膜1 4 0的上部以濺射法堆積T i N膜，A 1合金膜及T i N膜，將光學抗蝕劑作爲遮罩，以飽刻將這些膜圖案處理而同時形成。配線導體1 4 1也能以T i N膜與C u膜的積層膜等而被構成。依據本實施形態的D R A Μ及其製造方法，可以將位元線導體B L的膜厚薄化，將配線導體1 3 0Α〜Ε的膜厚厚化。此結果，可以減低位元線導體B L的寄生容量，減低配線導體1 3 0 Α〜Ε的阻抗，且可以達到提高 D RAM的儲存電荷之檢出感度及周邊電路高速化》 '另外，在本實施形態，由於將位元線導體B L與配線導體1 3 0A〜E的膜厚所相異的位置設在境界領域D，本紙張尺度適用中國固家標準（CNS)A4规格（210 X 297公釐） -43- (請先閱讀背面之注意事項再填寫本頁) 裝·！ I訂·！-续 Α7 4〇β39ί __Β7__ 五、發明說明（41 ) 所以可以加大用以進行W膜1 4 6薄膜化之光學抗蝕劑膜 1 4 7的光學平版印刷的校正範圍。 (請先W讀背面之注意事項再填寫本頁) <實施例8〉第4 2圖及第4 3圖係爲以過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法之斷面圖。本實施例8的裝置，係爲具有與實施例7所說明過的裝置幾乎同樣的構成，構成位元線導體B L及配線導體 1 3 Ο A〜E之T i N膜1 5 3及W膜1 5 4的膜厚爲相異。以下，說明本實施例8的裝置之製造方法。首先，至實施例7的第2 9圖爲止的過程爲相同。其次，如第4 2圖所示，與實施例7的第3 0圖之過程同樣地堆積T i膜1 5 3及W膜1 5 4。在此處， T i N膜1 5 3被堆積成比在實施例7的T i N膜1 45 還厚。即是可以確保在記億格部A的位元線導體B L之要求電阻値的程度下調整T i N膜1 5 3的膜厚。另外，經濟部智慧財產局員工消费合作社印製 T i N膜1 5 3及W膜1 5 4的膜厚，係爲可以確保在周邊電路部B的配線導體1 3 Ο A〜E之要求電阻値的程度下堆積。 . . 其次，如第4 3圖所示，與第3 1圖所示的光學抗蝕劑膜1 4 7同樣地被配置，以光學抗蝕劑膜1 5 5作爲光罩，由於蝕刻W膜1 5 4而除去在抗蝕劑膜1 5 5所未披本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44 - A7 A7 經濟部智慧財產局具工消费合作社印製 __ B7________ 五、發明說明（42 ) 覆的部分。因此，周邊電路部B的第1準位配線導體，係爲在於第4 3圖的斷面圖，從境界領域D內的一定位置延伸至周邊電路部側而存在。此蝕刻之際，蝕刻係爲易於蝕刻鎢（W );氮化鈦係在不易蝕刻的條件下進行。此樣，由於在不易蝕刻氮化鈦的條件下蝕刻W膜1 5 4，所以就是加諸過多蝕刻，T i N膜1 5 3也是不被蝕刻，可以安定的形成記億格部A的膜厚，作爲T i N膜1 5 3的膜厚。因此，如實施例7，不必要以時間控制鎢膜的厚度而作調整。此結果，可以安定處理過程。然而，之後的過程，因與實施形態7同樣，所以省略說明。 <實施例9 > 第4 4圖〜第4 8圖係爲過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法之斷面圖。首先，與至實施例7的第2 8圖爲止的過程同樣地，形成BPSG膜1 18，將其表面平坦化。不過，在本實施例9，如第4 4圖所示，形成爲比實施例7的B P S G 膜1 1 8還厚（字元線BL與配線導體Ml的差分以上）。其次，如第4 5圖所示，與實施例7同樣地形成以多結晶矽膜所形成的插栓1 2 0 ° 其次，如第4 6圖所示，形成至少披覆被形成在基板 1 0 1主面的第1部分之記億格部A (在圖中，披覆記憶格本紙張尺度適用中國酉家標準（CNS)A4規格（210 * 297公釐） -45- I I 111 I I I ! !|^_! — -線 (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印數 ^ϋϋ〇98 Α7 _______Β7___ 五、發明說明（43 ) 部A與境界領域D的一部分）之光學抗蝕劑1 5 6，以此膜作爲遮罩，由於乾式蝕刻周邊電路部B的B P S G膜 1 1 8而進行異方性蝕刻。此B P S G膜1 1 8的蝕刻深度，係爲相當於位元線導體BL與配線導體1 30A〜E 的膜厚差之尺寸。此樣，由於以境界領域D作爲境界而形成光學抗蝕劑膜1 5 6，所以加大遮罩的定位範圍，可以容易進行光學平版印刷過程。其次，如第4 7圖所示，與實施例7同樣地，堆積氧化矽膜119、 TiN膜145及W膜146:進而，如第4 8圖所示將W膜1 4 6的表面平坦化。對平坦化可以使用C Μ P法。此後，將W膜1 4 6及T i Ν膜1 4 5圖案處理而形成位元線導體B L及配線導體1 3 0A〜E，但是由於與實施例7同樣，所以省略說明。在本實施例9，由於將W膜1 46及T i N膜1 45 圖案處理之前，W膜1 4 6的表面被平坦化，所以可以高精度地進行W膜1 46及T i N膜1 45的圖案處理。即是在圖案之際的光學平版印刷的焦點，係爲不必要基準地進行具有凸凹形狀的基板，就可以基準地對焦良好的平坦面。此結果，可以安定光學平版印刷過程。 <實施例1 0 > 第4 9〜5 1圖係爲依過程順序表示含有本發明另外實施例的D RAM之半導體積體電路裝置的製造方法之斷本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -46- " " (請先閱讀背面之注意事項再填寫本頁) · I I--1 !訂！-----線經濟部智慧財產局員工消费合作社印製傷 398 A7 --—____B7____ 五、發明說明（44 ) 面圖。 . 如第4 9圖所示，與實施例9的第4 6圖之圖示同樣地’形成光學抗蝕劑膜1 5 6。其後，蝕刻B P S G膜 1 1 8 ’但在本實施例χ 〇，不是用乾式蝕刻而是用濕式触刻。濕式蝕刻由於是等方性蝕刻，所以段差部1 5 7被圖化。然而，深刻的深度，係爲與實施例9同樣地，相當於位元線導體BL與配線導體1 3 0A〜E的膜厚差之尺寸。其次，如第5 0圖所示，堆積氧化矽膜1 1 9、 ΤιΝ膜145及W膜146 :進而如第51圖所示，第 w膜1 4 6的表面平坦化。可以用C Μ P法使其平坦化。此後，將W膜146及TiN膜145圖案，形成位元線導體B L及配線導體1 3 Ο A〜E，但由於與實施例 7同樣，所以省略說明。依據本實施例1 0，與實施例9同樣地，加上從W膜 1 4 6的表面被平坦化所得到的優點，由於段差部1 5 7 圖化，所以提高氧化矽膜119，TiN膜145及W膜 1 4 6的段差披覆性，且可以增加過程的領域而使其安定。即是在段差部的氧化矽膜119、 TiN膜145或是 T ^ N膜1 4 6不致有形成空隙之疑慮，提高配線導體的信賴性。〈實’施例1 1 > 第5 2〜5 8圖係爲以過程順序表示含有本，發明其他 II--I----11. · 1111 —訂· I I — II I I ·線 (請先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t) -47- 406398 A7 _ B7 五、發明說明（45 ) 實施例的D R AM的半導體積體電路裝置的製造方法之斷面圖。 · 首先’與實施例1 0之第4 9圖的過程同樣地，濕式蝕刻BPSG膜1 18。然而，蝕刻的深度，係爲與實施例1 0同樣地，相當於位元線導體B L與配線導體1 3 0 A〜E的膜厚差之尺寸。其次，如第5 3圖所示，依順堆積氮化矽膜1 5 9及氧化矽膜1 6 0，如第5 4圖所示，將氧化矽膜1 6 0的表面平坦化。其次，如第5 5圖所示，在形成位元線導體B L及配線導體1 3 Ο A〜E之領域形成具有開口的光學抗蝕劑膜 1 6 1 ，如第5 6圖所示，以光學抗蝕劑1 6 1作爲遮罩，蝕刻氧化矽膜1 6 0及氮化矽膜1 5 9。在此蝕刻之際，首先在易於蝕刻氧化矽，不易蝕刻氮化矽膜條件下，蝕刻氧化矽膜1 6 0。在此樣的條件，由於不被蝕刻氮化矽膜1 5 9，所以氧化矽膜1 6 0的膜厚就是如圖示般相異也能進行十分的過度蝕刻，就是存在沿著氮化矽膜1 5 9 的形狀，即是存在記億格部A與周邊電路部B的段差，也可以在於記憶格部A或是周邊電路部B以光學抗蝕劑 1 6 1的圖案，蝕刻氧化矽膜1 6 0。氧化矽膜1 6 0被蝕刻後，蝕刻所漏出的氮化矽膜1 5 9。此情況係爲以易於蝕刻氮化矽的條件下蝕刻。以此樣的條件也蝕刻氧化矽膜，·但由於十分每的設定氮化矽膜1 5 9的膜厚’所以可以減小過度蝕刻的影響。本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公« > -48- (請先閱讀背面之注帝？事項再填寫本頁) --------訂-----— II 線經濟部智慧財產局員工消霣合作社印製 406398 a7 --------B7 ______ 五、發明說明（46 ) (請先閱讀背面之沒意事項再填寫本頁) 其次’如5 7圖所示，堆積鎢膜1 6 2。其後，以 C Μ P法將鎢膜1 6 2平坦化同時蝕刻，如第5 8圖所示 ’在被形成在氮化矽膜1 6 0及氮化矽膜1 5 9的溝內埋入鎢膜1 6 2後形成位元線導體B L及配線導體1 3 0 A 〜E 0 此後的過程，由於與實施例7同樣，所以省略說明。依據本實施例1 1，可以用所謂的刻紋法形成位元線導體B L及配線導體1 3 OA〜E :且形成爲能微細地加工微細圖案爲困難的鎢等的金屬膜。另外，在實施例7等所得到的優點，當然在本實施例1 1也能得到。然而，插入至1被形成在氧化矽膜1 6 0及氮化矽膜 1 5 9的溝內之金屬並不限於鎢（W )。也能用銅、白金、金等高導電率的材料。 <實施例1 2 > 第5 9〜6 6圖係爲以過程順序表示含有本發明其他實施例的D R A Μ的半導體積體電路裝置的製造方法之斷經濟部智慧財產局員工消費合作社印製面圖。首先，與至實施例7之第2 9圖爲止的過程同樣地，形成插栓1 2 0 ;其後，如第5 9圖所示，以光學抗蝕劑膜作爲遮罩而將連接孔1 2 3〜1 3 0開口。進而與實施例7同樣地，形成鈦矽化物層1 1 6後，依順堆積氮化矽膜及鎢膜：由於触刻此鎢膜及氮化鈦膜，而在連接孔 1 2 3〜1 3 0內形成以氮化鈦及鎢所形成的插栓1 5 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -49- 經濟部智慧財產局貝工消费合作社印製 406398 a7 _____B7__ 五、發明說明（47 ) 〇其次，如第6 0圖所示，依順堆積鎢膜1 6 3及氧化矽膜1 6 4後，如第6 1圖所示，以光學抗蝕劑膜1 6 5 作爲遮罩，蝕刻氧化矽膜1 6 4。此時，光學抗蝕劑膜 1 6 5端緣係爲周邊電路部B內的共用 MISFETQshr上。即是光學抗蝕劑膜165至少披覆被形成在基板主面的第1部分之記億格部A (在圖中，披覆記億格部A及境界領域D及周邊電路部B的一部分）。然而，共用MI SFETQshr ，由於如第22圖所示交互地使其錯開而被形成，所以光學抗蝕劑膜1 6 5端緣的圖案也配合共用MI SFETQsh r而形成之Z形。在第22圖以'I I#表示境界線。其次，如第62圖所示，堆積鎢膜166，如第63 圖所示，將鎢膜1 6 6的表面平坦化。平坦化例如以 CMP進行，也若平削除氧化矽膜1 6 4，而使其在氧化矽膜164上不殘留鎢膜166。其次，在除去鎢膜163、 166之領域，如第64 圖所示形成具有開口的光學抗蝕劑膜1 6 7。其次，如第6 5圖所示，以光學抗蝕劑膜1 6 7作爲遮罩，蝕刻氧化矽膜1 6 4 ;其後，如第6 6圖所示，以光學抗蝕劑膜1 6 7作爲遮罩，蝕刻鎢膜1 6 3、164 。由於此因，形成位元線導體BL及配線導體1 3 0Α〜 Ε。之後的過程，由於與實施例7同樣，所以省略說明。依據本實施例1 2，加上在實施例7所說明過的效果本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -50- ' ^--------^--------- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消ff合作社印製 406398 A7 B7 五、發明說明（48 ) ’由於以鎢膜1 6 3構成位元線導體B L，所以可以提高其膜厚的控制性。即是在本實施例1 2，不用鎢膜的蝕刻等所形成薄膜化之手段，只堆積鎢膜1 6 3而形成作爲膜厚的較薄領域之位元線導體B L。薄膜的堆積一般控制性較高，所以提高位元線導體B L之膜厚的均一性而可以提高D RAM的性能。感度增幅器的精度，由於大大地依存於挾隔該感度增幅器之位元線導體間的平衡，所以將位元線導體的膜厚均一化；提高其寄生容量及電阻値的均一性，係爲可以提高感度增幅器的感度且提高D R A Μ的性能〇然而，在鎢膜163、 164的蝕刻時，由於在記憶格部的鎢膜變薄，所以如圖示在記憶格部Α產生過度蝕刻。但是預先加厚B P S G膜1 1 8的膜厚而可以避免此問題。另外，在本實施例1 3，因將光學抗蝕劑膜1 6 5的境界作爲共用Μ I S F ETQ s h r之上，所以就是在變化鎢膜16 3、16 6的膜厚之位置（第65圖的G部）產生圖案不良，也能除去此樣的圖案不良部，所以不致有顯著的前述問題之疑慮。 <實施例1 3 > 第6 7〜6 9圖係爲以過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法之斷面圖。本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 51 (請先閱讀背面之注意Ϋ項再填寫本頁)

裝---— II I 訂.— II I 後經濟部智慧財產局員工消费合作社印製 406398 A7 _____B7____ 五、發明說明（49 ) 首先，與實施例1 2之第5 9圖的過程同樣地，形成連接孔1 23〜·1 30、鈦矽化物層1 1 6，在連接孔 123〜130內形成鎢插拴158。其後，堆積鋁膜1 6 8後，如第6 7圖所示，以光學抗触劑膜1 6 7作爲遮罩，將鎢膜1 6 8圖案處理。鎢膜 1 6 8的膜厚使其形成爲與位元線導體B L的膜厚相同。其次，如第68圖所示，形成氧化矽膜169，而使其至少披覆被形成在基板1 0 1主面的第1部分之記億格部Α的鎢膜丨6 8(在圖中，使其披覆記憶格部Α與境界領域D的一部分）。氧化矽膜丨6 9係爲堆積至半導體基板 1 〇 1的全面之氧化矽，以圖案處理而形成。其次，如第6 9圖所示，在以鎢膜的選擇CVD法而漏出的鎢膜1 6 8之表面選擇性的堆積鎢膜1 7 0。由於此因’形成以鎢膜1 6 8及選擇CVD法所形成的鎢膜 1 7 〇所形成的配線導體1 30A〜E。然而，位元線導體B L係爲以鎢膜1 6 8而被形成。此後的過程，由於與實施例7同樣，所以省略說明。依據實施例1 3，由於用選擇CVD法將周邊電路部 B的配線導體厚膜化，所以可以將過程簡單化。以上，根據發明的實施形態，具體的說明本發明者所提示的發明，但本發明並不限於前述實施形態，當然，在不脫離其要點的範圍下，種種變更皆爲可能。 ’ 例如，在前述實施例，在構成位元線導體及第1準位配線導體Μ 1之導電膜使用W膜，但用其他的導電膜（例如本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉-52- — — — — — — — — — ^ 裝·11 —，— 訂— — ·姨 <請先閱讀背面之注意事項再填寫本I> A7 406398 ___B7_____ 五、發明說明戶〇 ) ，鋁合金膜、銅膜等）亦可。 ’ 另外，在實施例7〜10，配線導體1 30A〜E與半導體基板101的連接係爲表示不用插栓而以構成配線導體之氮化钛膜及鎢膜直接被連接之例，但與實施例1 1 〜1 3同樣地，使用以氮化鈦膜作爲敝障之鎢插栓亦可。另外，連接配線導體1 3 0A〜E與半導體基板 1 0 1之插栓並不限於以氮化鈦膜作爲敝障之鎢插栓，以氮化鈦膜或是濺射鎢膜作爲接著層之布羶C V D法所形成的鎢亦可。另外，在上述實施例，位元線導體B L與半導體基板 1 0 1的連接係爲表示以多結晶矽膜所形成的插栓之例，但如第7 0圖所示，以構成位元線B L之氮化鈦膜及鎢膜直接被連接亦可。另外，以氮化鈦膜作爲障敝之鎢插栓、或是以氮化鈦膜或濺射鎢膜作爲接著層之布羶C V D法所形成的鎢插栓亦可。另外，在本實施例，表示資訊儲存用容量元件C的儲存電極（下部電極），介由以多結晶矽膜所形成的插栓而與半導體基板1 0 1連接之例，但如第7 1圖所示不介由插栓，而以構成下部電極之多結晶矽的一部分，直接被連接至半導體基板101亦可。從上述過之實施例能明白，針對於位元線導體與在周邊電路部的第1準位配線導體Μ 1被形成爲同一準位之半導體積體電路裝置，可以減低位元線導體的寄生容量，同時減低周邊電路部的配線導體阻抗。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -53 - (請先閱讀背面之注意事項再填寫本頁) 裝·！！| 訂-----111·续經濟部智慧財產局員工消费合作社印製經濟部智慧財產局員工消f合作社印製 406398 A7 ____B7___ 五、發明說明P ) 另外，可以同一過程形成寄生容量較低的位元線導體及周邊電路部的低阻抗之配線導體。以選擇性的連接記憶格部與周邊電路部的感度增幅器之Μ I S F E T上爲境界而位元線導體與配線導體的膜厚相異時，位元線導體及配線導體的圖案處理時，恐會有在膜厚的相異部分降下圖案處理精度之疑慮，但在前述 MISFET上，爲了以蝕刻除去構成位元線導體及配線導體之導電膜，所以具有前述圖案處理精度降下不顯著之優點。另外，以周邊電路部與記憶格部的境界領域爲境界，而位元線導體與配線導體的膜厚爲相異時，不必要提高在位元線導體及配線導體的圖案處理時所用的遮罩定位精度=因此，加大加工領域而可以減低過程的負荷。前述的配線導體對於第1導電膜與第1導電膜而與具有蝕刻選擇比之第2導電膜的積層膜所形成；位元線以第 1導電膜所形成亦可。依據此樣的半導體積體電路裝置，導電膜的薄膜化時，能使其將第1導電膜作爲第2導電膜的蝕刻制動的功能。此結果，可以使其容易將導電膜的薄膜化而增加過程的加工領域。然而，可以例示含有氮化鈦膜之單層膜或是積層膜，作爲第1導電膜；可以例示鎢膜，作爲第2導電膜。可以將前述的位元線導體設爲鎢膜；將前述的配線導體設’爲鎢膜及被形成在鎢膜表面的鎢選擇C V D成長膜。依據此樣的半導體積體電路裝置，能以鎢的選擇本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公* ) -54- (锖先Μ讀背面之注意事項再填寫本頁) 裝--------訂---------_ A7 406398 ___B7____ 五、發明說明释） c V D成長而容易地加大配線導體部分之鎢的膜厚及寬幅，且可以減低配·線導體之阻抗値。在連接位元線導體與半導體基板之連接孔，被形成有以多結晶矽或是金屬所形成的插栓亦可。另外，在連接構成記憶格的Μ I S F. E T及資訊儲存用容量元件之連接孔，被形成有以多結晶矽所形成的插栓亦可，在連接孔未被形成有插栓，資訊儲存用容量元件的下部電極連接被連接至半導體基板的表面亦可。依據上述實施例1及7，爲了將位於記億格部之導電膜以蝕刻而薄膜化，所以可以使加工位於記憶格部的導電膜而被形成之位元線導體的膜厚，比加工位於周邊電路部的導電膜而被形成之配線導體的膜厚還小。即是可以在於同一過程形成以同一準位的導電膜而被構成的較薄位元線導體及在周邊電路部的較厚配線導體。然而，將前述導電膜，設爲依氮化鈦膜、鎢膜的順序堆積在絕緣膜上之積層膜，由於以不易蝕刻氮化鈦膜的條件下進行前述導電膜之鎢膜的蝕刻，因而可以因除去位於記憶格部之鎢膜而薄膜化。在此情況，就在蝕刻鎢膜時進行過度蝕刻也不致造成過度蝕刻氮化鈦，而可以安定地進行導電膜的薄膜化。依據上述實施例2，3，9，1 0，1 1 ，在蝕刻周邊電路部的絕緣膜後堆積導電膜，爲了將此膜平坦化，所以可以使加工位於記億格部的導電膜而被形成之位元線導體的膜厚，比加工位周邊電路部而被形成之位元線導體的本紙張尺度適用中國國家標準（CNSXA4規格（210 X 297公釐） -55- !!!! . I I--I--訂·！-線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製經濟部智慧財產局員工消费合作社印製 406398 A7 _；____B7___ 五、發明說明粹）膜厚還小。即是可以在於同一過程形成以同一準位的導電位而被構成的較薄位元線導體及在周邊電路部的較厚配線導體。另外，由於將位元線導體及配線導體圖案處理前的導電膜被平坦化，所以高精度地作成將位元線導體及配線導體圖案處理時的光學抗蝕劑遮罩，即是可以抑制產生存在光學抗蝕劑遮罩的下層段差所形成的焦點偏移等。然而1 ，絕緣膜的回蝕刻，可以以乾式蝕刻或是濕式蝕刻法進行。在濕式蝕刻法時，緩和導電膜的膜厚相異之領域的段差，而在於其後的導電膜平坦化過程，或是位元線導體及配線導體圖案處理過程，增加處理領域，且可以將過程安定化。依據上述實施例4，使位於記憶格部的第2絕緣膜厚度與位元線導體厚度幾乎相等，另外便位於周邊電路部的第2絕緣膜厚度與周邊電路部的配線導體厚度幾乎相等，而加工上述第2絕緣膜：蝕刻第2絕緣膜，形成溝槽後，在半導體基板上堆積導電膜；由於加工此導電膜而在上述溝槽內形成位元線導體及在周邊電路部的配線導體，所以使位元線導體與配線導體的膜厚相異，即是能薄化位元線導體的膜厚，且厚化配線導體的膜厚；可以在於同一過程形成以同一準位的導電材料而被構成的較薄位元線導體及在周邊電路部的較厚配線導體。 ’ 此時，以被形成在記億格部之光學抗蝕劑作爲遮罩，可以以乾式蝕刻法或是濕式蝕刻法回蝕刻位於周邊電路部本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公轚）-56- (請先《讀背面之注意事項再填寫本頁) i I I ! I 訂.11!1· A7 B7 406398 五、發明說明㈣）的第1絕.緣膜，而使位於記億格部的第1絕緣膜頂面與位於周邊電路部的第1絕緣膜頂面之差，與位元線導體厚度與周邊電路部的配線導體厚度之差幾乎相等。依據上述實施例5，6，1 2，可以在於同一過程形成以同一準位的導電膜而被構成的較薄位元線導體及在周邊電路部的較厚配線導體。然而，被配置在鄰接於記憶格部的周邊電路部之領域（境界領域）的位元線導體，係爲以第1導電膜與第2導電膜的積層膜而被構成亦可。另外，針對上述過半導體積體電路裝置之製造方法，形成在記億格部或是周邊電路部之光學抗蝕劑的端緣，係爲可以形成在選擇性的連接周邊電路部與記億格部的 Μ I S F E T的上部、或是周邊電路部與記憶格部的境界領域。以選擇性的連接記憶格部與周邊電路部的感度增幅器之Μ I S F Ε Τ爲境界在位元線導體與配線導體的膜厚相等，恐會有在位元線導體及配線導體圖案處理之際降下在此樣膜厚相異部分的圖案處理精度之疑慮，但爲了以蝕刻除去在前述Μ I S F Ε Τ上構成位元線導體及配線導體之導電膜，所以具有前述圖案處理精度的降下不顯著之優點。另外，以周邊電路部與記億格部的境界領域爲境界，而位元線導體與配線導體的膜厚相異時，不必要提高爲了形成前述光抗蝕劑膜之曝光遮罩的定位精度。因此，可以加工領域而減低過程的負荷。請先閱讀背面之注

!裝頁I I 訂經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐） -57- A7 406398 __________B7___ 五、發明說明鉀） [圖面之簡單說明] (請先閱讀背面之注意事項再填寫本頁) 第1〜4圖·係爲表示含有本發明一實施例的D R AM 之半導體積體電路裝置的製造方法之半導體基板的要部斷面圖。第5〜8圖係爲表示含有其他實施例的D R AM之半導體積體電路裝置的製造方法之半導體基板的要部斷面圖〇第9圖係爲表示含有本發明其他實施例的D R AM之半導體積體電路的D R AM之半導體積體電路裝置的製造方法之半導體基板的要部斷面圖。第1 0〜1 3圖係爲表示含有本發明其他實施例的 D R AM之半導體積體電路裝置的製造方法之半導體基板的要部斷面圖。第1 4〜1 7圖係爲表示含有本發明其他實施例的 D R AM之半導體積體電路裝置的製造方法之半導體基板的要部斷面圖。經濟部智慧財產局員工消费合作社印製第18圖係爲表示含有本發明其他實施例的DRAM 之半導體積體電路裝置的製造方法之半導體基板的要部斷面圖。第1 9圖係爲形成含有本發明其他實施例的DRAM 之半導體積體電路裝置之半導體晶片的全體平面圖。第2 0圖係爲表示第1 9圖的一部分之平面圖β 第21圖係爲本發明其他實施例之半導體積體電路裝置的要部斷面圖：表示DRAM的記憶格陣列與鄰接於該本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-58- A7 406398 __B7_____ 五、發明說明鉀）陣列的周邊電路之各一部分。 ’ (請先《讀背面之江意事項再填寫本I) 第2 2圖係表示構成第2 1圖所示DRAM的記憶格之導電層與構成周邊電路的MISFET之導電層等的各圖案之平面圖。第2 3圖係爲第2 1圖之DRAM的記億體陣列與鄰接於該陣列的周邊電路等之各一部分的電路圖。第2 4〜4 1圖係爲依過程順序表示第2 1圖所示裝置之製造方法的斷面圖。第4 2〜4 3圖係爲依過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法的斷面圖。第4 4〜4 8圖係爲依過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法的斷面圖。第4 9〜5 1圖係爲依過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法的斷面圖。經濟部智慧財產局員工消费合作社印製第5 2〜5 8圖係爲依過程順序表示含有本發明其他實施例的D R AM之半導體積體電路裝置的製造方法的斷面圖。第5 9〜6 6圖係爲依過程順序表示含有本發明其他實施例的D RAM之半導體積體電路裝置的製造方法的斷面圖·。第6 7〜6 9圖係爲依過程順序表示含有本發明其他本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -59 - 406398_^_ 五、發明說明F ) 實施例的DRAM之半導體積體電路裝置的製造方法的斷面圖。 . 第7 0圖係爲表示含有本發明實施例的DRAM之半導體積體電路裝置的斷面圖。第71圖係爲表示含有本發明實施例的DRAM之半導體積體電路裝置的斷面圖。 (請先閲讀背面之注意事項再填寫本頁) 裝·！！| 訂·11!1!结經濟部智慧W產局貝工消費合作社印製本紙張尺度適用中國國家棵準（CNS)A4規格（210 X 297公釐） -60 ·

Claims

經濟部智慧財產局負工消費合作社印製附件1:第86117062號專利申請案 J| |δ^1 ϋϋΙΠΟ 中文申請專利範圍修正本 S 民國88年11月呈|_1 六、申請專利範团 1 · 一種半導體稹體電路裝匱，係爲具有持有主面之半導體基板，.及含有被形成在該半導體基板主面之第1部分的複數個記憶格之記憶格部、及含有被形成在前述半導體基板主面第2部分的複數個電路元件及導電連接至該電路元件的配線導體之周邊電路部、爲了在被形成在前述半導體基扳车面上方的前述記億格與前述周邊電路部的電路元件之間收發資訊，所以使其相互連接前述記億格與前述周邊電路部的電路元件，而在於前述半導體基板主面上方延伸存在之複數個位元線導體％; 前述周邊電路部的配線導體，含有與前述位元線導體實質上同一準位且同一材料所形成之導電膜：前述位元線導體的膜厚，係爲全體上比前述配線導體的膜厚還小· 2. 如申請專利範圍第1項之半導體積體電路裝置，其中進而具有被形成在前述半導體基板主面上方之絕緣膜 :前述位元線導體及前述配線導體，係爲被形成在該絕緣膜之上》 3. 如申請專利範圍第2項之半導體稹體電路裝置，其中前述絕緣膜的表面•實質上爲平坦。 4 如申請專利範圍第2項之半導體積體電路裝置，其中前述絕緣膜的表面，係爲在於前述半導體基板主面的第1部分與第2部分之間的上方持有階段狀的段差。 "5 .如申請‘專利範圍第2項之半導體積體電路裝置，其中前述絕緣膜的表面，係爲在於前述半導體基板主面的本纸張尺度通用中國國家揉準（CNS ) A4洗格（210X297公羞） --------*----裝------訂------涑 (請先閱讀背面之注—事項再f·本頁.> 經濟部智慧財產局負工消費合作社印製附件1:第86117062號專利申請案 J| |δ^1 ϋϋΙΠΟ 中文申請專利範圍修正本 S 民國88年11月呈|_1 六、申請專利範团 1 · 一種半導體稹體電路裝匱，係爲具有持有主面之半導體基板，.及含有被形成在該半導體基板主面之第1部分的複數個記憶格之記憶格部、及含有被形成在前述半導體基板主面第2部分的複數個電路元件及導電連接至該電路元件的配線導體之周邊電路部、爲了在被形成在前述半導體基扳车面上方的前述記億格與前述周邊電路部的電路元件之間收發資訊，所以使其相互連接前述記億格與前述周邊電路部的電路元件，而在於前述半導體基板主面上方延伸存在之複數個位元線導體％; 前述周邊電路部的配線導體，含有與前述位元線導體實質上同一準位且同一材料所形成之導電膜：前述位元線導體的膜厚，係爲全體上比前述配線導體的膜厚還小· 2. 如申請專利範圍第1項之半導體積體電路裝置，其中進而具有被形成在前述半導體基板主面上方之絕緣膜 :前述位元線導體及前述配線導體，係爲被形成在該絕緣膜之上》 3. 如申請專利範圍第2項之半導體稹體電路裝置，其中前述絕緣膜的表面•實質上爲平坦。 4 如申請專利範圍第2項之半導體積體電路裝置，其中前述絕緣膜的表面，係爲在於前述半導體基板主面的第1部分與第2部分之間的上方持有階段狀的段差。 "5 .如申請‘專利範圍第2項之半導體積體電路裝置，其中前述絕緣膜的表面，係爲在於前述半導體基板主面的本纸張尺度通用中國國家揉準（CNS ) A4洗格（210X297公羞） --------*----裝------訂------涑 (請先閱讀背面之注—事項再f·本頁.> Β8 C8 D8 406398 六、申請專利範困第1部分與第2部分之間的上方持有斜面狀的段差。 6，如申請專利範圍第1，2，3，4或5項的任何一項之半導體積髓電路裝置，其中前述周邊電路部，係爲爲了選擇性的導電連接周邊電路部與前述記億格部-，而含有被設置在對向於剪述格陣列部之周邊電路部的部分之開關電路：Μ[述較小膜厚的位元線導體從前述記億格部至前述開關電路的上方位置爲止延伸而終端；前述較大厚度的導電膜在於前述開關電路的上方位置與前述位元線導體分離而被設置且使其連接至前述周邊電路部的電路元件而延伸前述半導體基板主面的第2部分上方而存在· 7 .如申請專利範圍第1，2，3，4或5項的任何項之半導體基板電路裝置，其中前述較小膜厚的位元線導體’係爲至前述半導體基板主面的第1部分與第2部分之間的上方第1位置爲止延伸存在：前述較大厚度的導電膜係爲在於前述半導體基板主面的第1部分與第2部分之間的第2位匱與前述位元線導體分離而設置且使其被連接至前述周邊電路部的電路元件而延伸前述半導體基板主面的上方而存在。 8 .如申請專利範圍第1，2，3，4，或5項的任何項之半導體積體電路裝置，其中在前述周邊電路部之配線導體的導電膜，形成爲第1導電層與對於該第1導電層持有選擇比之第2導電層之積層構造；前述位元線導體係爲與’前述第1導電層同一的材料· 9 .如申請專利範圍第8項之半導體積體電路裝置，本紙張尺度逍用中國國家揉準（CNS ) Α4洗格（210X297公釐） — — — 1--Γ---裝— — (請先《讀背面之注*事項再壤奪本頁) 訂 S 經濟部皙慧时是局負工消費合作社印製 4Q6398 六、申請專利範圍其中前述第1導電層係爲含有氮化鈦膜之單層或是積層：前述第2.導電層係爲鎢層· (請先Μ讀背面之注名?項再1#®本頁) 1〇·如申請專利範圍第8項之半導髏積體電路裝置 « ’其中前述位元線導體及前述導電膜的第1導電層_，係爲鎢、銅或是鋁合金形成· 11.如申請專利範圍第1項之半導體積體電路裝置 ’其中在前述周邊電路部之配線導體的導電膜，係爲第1 導電膜與被形成該膜上的第2導電膜之積層膜：前述位元線導體’係爲用與前述第1導電膜相同材料形成且相同膜厚的第3導電膜.及用與前述第2導電膜相同材料形成且比第2導電膜還小膜厚的第4導電膜之積層膜。 1 2 .如申請專利範圍第.1 ，2，3，4或5項的任何項之半導體積體電路裝置，其中前述位元線導體含有鎢膜：在前述周邊電路部之配線導體的導電膜，係爲被形成在鎢膜及其鎢膜之上的其他導電膜。經濟部智慧財4局具工消骨合作社印製 13.如申請專利範圍第1項之半導體積體電路裝置，其中前述位元線導體，係爲介由被插入有以多結晶矽或是金屬所形成的插栓之連接孔而導電連接至前述半導體基板。 1 4 .如申請專利範圍第1，2 * 3，4或5項的任何項之半導體積體電路裝置，其中前述位元線導體*係爲介由被充填有位元線導體的一部分之連接孔而導電連接至前述·半導體基板·。 1 5 .如申請專利範圍第1，2，3 * 4，5，1 1 3 本纸張尺度逋用中國國家揲準（CNS ) Α4洗格（210X297公釐） A8B8C8D8 406398 六、申請專利範圍或1 3項的任何項之半導體積體電路裝置，其中前述記憶格的各個’係爲具備持有被形成在前述半導體基板主面的第1部分內之擴散層之格選擇用Μ I SFET、及被形成在前述半導體基板主面的第1部分上方之資訊儲存用容-量元件；前述資訊儲存用容量元件，係爲介由被介入有以多結晶矽所形成的插栓之連接孔，而導電連接至前述格選擇用MISFET的擴散層。 1 6 .如申請專利範圍第1 ，2，3，4，5，1 1 或13項的任何項之半導體積體電路裝置，其中前述記憶格的各個，係爲具備持有被形成在前述半導體基板主面的第1部分內的擴散層之格選擇用MI SFET、及被形成在前述半導體基板主面的第1部分的上方之資訊儲存用容量元件：前述資訊儲存用容量元件，係爲介由被插入有與其資訊儲存用容量元件的電極同一材料之連接孔，而導電連接至前述選擇用Μ I S F Ε Τ的擴散層。 1 7. —種半導體積體電路裝置之製造方法，係爲具有： (a )準備_備有主面的半導體基板之過程，及 (b )在前述半導體基板主面的第1部分形成記憶格部的電路元件，且在前述半導體基板主面的第2部分形成周邊電路部的電路元件之過程，及 (c)形成備有披覆前述記憶格部及周邊電路部的電路元件及前述半導體基板之主面的平坦表面的絕緣膜之過程及 (4)形成貫通前述絕緣膜且達到前述半導體基板主面的連接孔之過程、及 --— — — 裝·！！| 訂·！ — - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消费合作社印製本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 Ag 406398 g 六、申請專利範困 (e)在前述絕緣膜之上，使其介由前述連接孔而導電連接至前述記億格部及周邊電路部的電路元件，而形成導電膜之過程.及 (ί )薄化位於前述半導體基板主面的最少第1部分上方之前述導電膜的部分，由於此因，使其在該導電膜所薄化過的部分與殘留的部分之境界製作階段之過程、及 (g)使其薄化前述導電膜之部分構成位元線，且殘留的部分構成前述周邊電路部的配線導體，而加工前述導電膜之過程。 1 8 .如申請專利範圔第1 7項的半導體積體電路裝置之製造方法，其中前述導電膜係爲被形成在前述絕緣膜上之氮化鈦膜與被形成在該氮化鈦層上之鎢層的積層膜：前述過程（ί )係爲含有將位於前述半導體基板的最少第1部分上方之前述鎢層薄膜化。 1 9 .如申請專利範圍第1 7項的半導體積體電路裝置之製造方法，其中前述導電膜係被形成在前述絕緣膜上之氮化鈦層，及被形成在該氮化鈦層上之鎢層的積層膜：前述過程（f )含有在不易蝕刻前述氮化鈦層的條件下除去位於前述半導體基板主面的至少第1部分上方之前述鎢層的部分》 2 0 . —種半導體積體電路裝置之製造方法，係爲具有： ••(a)準備備有主面的半導體基板之過程、及 % (b)在前述半導體基板主面的第1部分形成記億格部的 ^纸張尺度逍用中國國家椹率（CNS ) A4規格（210XW7公釐） --it—I"r---裝 — (請先MTt-1r面之注f項再填^本页訂練經濟部智慧財/1局負工消費合作社印製經濟部智葸时產局員工消費合作社印製 406398_ dS ___ 六、申請專利範圍電路元件，且在前述半導體基板主面的第2部分形成周邊電路部的電路元件之過程.及 (c)形成具備披覆前述記憶格部及周邊電路部的電路元件及前述半導體基板的主面之平坦表面的絕緣膜之過程. 及 (d )薄化位於前述絕緣膜的前述半導體基板的主面之第 2部分上方的部分，由於此因使其在該絕緣膜的薄化過的部分與殘留的部分之境界製作段差，而蝕刻前述絕緣膜之過程、及 (e )形成貫通前述絕緣膜且到達前述半導體基板主面的連接孔之過程、及 (ί )在前述絕緣.膜之上 '使其介由前述連接孔而導電連接至前述記億格部及周邊電路部的電路元件，而形成導電膜之過程、及 (g) 由於使前述導電膜的表面平坦，而在前述半導體基板主面的第1部分上方形成較小膜厚的導體部分，另外在前述半導體基板主面的第2部分上方形成較大膜厚的導體膜部分之過程、及 (h) 使其前述較小膜厚的導體膜部分構成位元線，且前述較大膜厚的導體部分構成前述周邊電路部的配線導體，而加工前述導體膜之過程等。 2 1 .如申請專利範圔第2 0項的半導體積髖電路裝置之·製造方法，萁中前述過程（d)，含有以乾式蝕刻而回蝕刻前述絕緣膜。 --------„----^------1T------Φ (婧先Μ讀背面之iiwi項再$本頁) 本纸張尺度逍用中國國家樑準（CNS ) A4規格（210X297公釐） 6 經濟部智慧fii/i局員工消費合作社印製 406398 六、申請專利範圍 2 2 ·如申請專利範圍第2 0項的半導體稹體電路裝置之製造方法.，·其中前述過程（d)，含有以濕式蝕刻而回蝕刻前述絕緣膜· 2 3 . —種半導體積體電路裝置之製造方法，係爲具有： (a)準備備有主面的半導體基板之過程、及 (b )在前述半導體基板主面的第1部分形成記億格部的電路元件，且在前述半導體基板主面的第2部分形成周邊電路部的電路元件之過程.及 (c )形成披覆前述記億格部及周邊電路部的電路元件及前述半導體基板主面的第1絕緣膜之過程、及 (d) 形成貫通前述絕緣膜且到達前述半導體基板上面的迚接孔之過程、及 (e) 在前述第1絕緣膜上形成第2絕緣膜之過程、及 (ί )使位於前述第2絕緣膜的前述半導體基板的主面的至少第1部分之上方的部分持有第1厚度，另外使位於前述第2絕緣膜的前述半導體基板的主面的第2部分之上方的部分持有比第1厚度還大的第2厚度·而加工前述第2 絕緣膜之過程、及 (g)從前述所加工的第2絕緣膜除去持有前述第1厚度及第2厚度之部分，而形成相當於前述第1及第2厚度之深度的第1及第2溝槽部之過程、及 •’(h)在持有前述第1及第2的溝槽部之第2絕緣膜上，便其介由前述連接孔而導電連接至前述記憶格部及周邊電本紙張尺度適用中國國家樣率（CNS > A4洗格（210X297公釐） -----------装------订------味 (請先閱讀背面之.·ί事項具—本頁) u〇oo^8 g ___D8 六、申請專利範圍路部的電路元件，而形成導電膜之過程、及 (i )在前述·半導體基板主面的第1部分上方，相互分離而被形成有作爲位元線作用的較小膜厚之導電膜部分：另外在前述\半> 導體基板主面的第2部分上方，相互分離而被形成有作爲前述周邊電路部的配線導體作用的較大膜厚之 .導電膜部分_，而加工前述導電膜之過程。 2 4. ·如申請專利範圍第2 3項的半導體積體電路裝置之製造方法，其中在於前述過程（c)所被形成的第1絕緣膜，係爲具備平坦表面之絕緣膜：在於前述過程（f)所被加工的前述第2絕緣膜，係爲預先決定位於前述第1絕緣膜的前述半導體基板主面的第2 部分上方之部分的深度分：將被形成成其上的前述第2絕緣膜表面平坦化而得到的絕緣膜。 2 5 ·—種半導體積體電路裝置之製造方法，係爲具有： (a) 準備備有主面的半導體基板之過程、及經·'*?部智慧財產局負工消費合作社印製 (b) 在前述半導體基板主面的第1部形成記億格部的電路元件，且在前述半導體基板主面的第2部形成周邊電路部的電路元件之過程、及 (c )形成具備披覆前述記億格部及周邊電路部的電路元件及前述半導體基板主面之平坦表面的第1絕緣膜之過程、及 •’（d)形成貫通前述絕緣膜且到達前述半導體基板主面的連接孔之過程、及本紙張尺度適用中國國家搞準（CNS ) Α4*Μ4· ( 210X297公釐） 8 B8 C8 D8 福398 六、申請專利範圍 (e)在前述第1絕緣膜上，使其介由前述連接孔而導電連接至前述記億部及周邊電路部的電路元件，而形成第1 (請先《讀背面之注意事項再填势本頁) 導電膜’且在其第1導電膜之上形成第2絕緣膜之過程、及 (f )除去位於前述第2絕緣膜的前述半導體基板的主面之至少第2部分的上方之部分，且部分的漏出前述第1導電膜之過程、及 (g) 在前述第2絕緣膜及前述所露出的第1導電膜之上形成第2導電膜過程、及 (h) 使其形成爲預先決定位於前述第2導電膜的前述半導體基板主面的第2部分之上方的部分之厚度、及前述第 2絕緣膜的前述半導體基板主面的第1部分之上方的部分之厚度，而將前述第2導電膜表面及前述第2絕緣膜表面平坦化之過程、及經濟部智慧財度局貝工消費合作社印製 Π )在前述半導體基板主面的至少第1部分之上方，使其被形成有作爲位元線作用的前述第1導電膜所形成的較小膜厚之導體膜部分；另外在前述半導體基板主面的第2 部分之上方，使其被形成有作爲前述周邊電路部的配線導體作用的前述第1及第2導電膜所形成的較大膜厚之導電膜部分，而加工第1及第2導電膜之過程· 2 6 .如申請專利範圍第2 5項的半導體積體電路裝置之製造方法，其中對向於前述位元線的前述周邊電路部之部汾，係爲使其以前述第1導體及第2導電膜所形成，而加工前述第1及第2導電膜。 9 本紙張尺度適用中國國家揉準（CNS ) A4*l格（210X297公釐） Β8 *06398 六、申請專利範圍 {讀先Μ讀背面之注念事項再填雾本頁) 27 .如申請專利範圍第23，24，25或26項之任何項的半導體積體電路裝置之製造方法，其中前述闺邊電路部，由於是選擇性地導電連接周邊電路部與前述記億格部，而含有被設在對向於前述格陣列部之周邊電路部的部分之開關電路：在於前述步驟（f )所被除去的前述第2 導電膜之部分，係爲由前述開關電路的上方位置至周邊電路部側》 28 .如申請專利範圍第23，24，25或26項之任何項的半導體積體電路裝置之製造方法，其中在於前述步驟（f )所被除去的前述第2絕緣膜之部分，係爲由前述半導體基板主面的第1部分與第2部分之間的上方至周邊電路部側》 29 ·如申請專利範圍第23，24，25或26項之任何項的半導體積體電路裝置之製造方法，其中在貫通過程（d)所形成的前述第1絕緣膜且達到前述半導體基扳主面的連接孔內•形成塡入導電膜。 30 .如申請專利範圍第17 · 18，19，23，經濟部智慧財是局員工消費合作社印製 2 4，2 5或2 6項之任何項的半導體積體電路裝置之製造方法，其中在貫穿過程（d)所形成的前述絕緣膜且到達前述半導罈基板主面連接孔內，形成塡入導電膜。 3 1 .如申請專利範圍第20，2 1或22項之任何項的半導體積體電路裝置之製造方法，其中在貫穿過程（e) 所形’成的前述絕緣膜且到達前述半導體基板主面的連接孔內，形成塡入導電膜。 ϋ張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）"""_ 1〇 _ 經濟部智葸財產局負工消費合作社印製 g -^-00398---- 六、申請專利範圍 3 2 . —種半導體積體電路裝置之製造方法，係爲具有： .. (a) 準備備有主面的半導體基板之過程、及 (b) 在前述半導體基板主面的第1部形成記億格部的電路元件，且在前述半導體基板主面的第2部形成周邊電路部的電路$件之過程、及 · - (c )形成具備披覆前述記億格部及周邊電路部的電路元件及前述半導體基板主面之平坦表面的第1絕緣膜之過程、及 - (d) 形成貫通前述絕緣膜且到達前述半導體基板主面的連接孔之過程、及 (e) 在前述第1絕緣膜上，使其介由前述連接孔而導電. 連接至前述記億部及周邊電路部的電路元件，而形成第1 導電膜之過程、及 )形成披覆位於前述第1導電膜之前述基板主面的至少第1部分上方之部分的第2絕緣膜之過程，及 (g) 在前述第1導電膜的第2絕緣膜未被披覆的部分上，形成第2導電膜過程、及 (h) 在前述半導體基板主面的至少第1部分之上，使其被形成有作爲位元線作用的前述第1導電膜所形成的較小膜厚之導體膜部分：另外在前述半導體基板主面的至少第 2部分之上方，使其被形成有作爲前述周邊電路部的配線導體‘作用的前述第1及第2導電膜所形成的較大膜厚之導體膜部分，而加工前述第1及第2導體膜之過程。本紙張尺度適用中國國家揉率（CNS > A4規格Ul〇X297公漦） ---------^—I----^------1T------味 (請先聞讀^面之泣^^項再填^本頁) Α8 Β8 C8 D8 六、申請專利範圍 <請先《讀背面之注意事項再填寫本頁) 3 3 · —種半導體稹體電路裝置，係爲具有持有主面之半導體基板.，·及被形成該半導體基板主面的第1部分且含有記億格之記憶部、及被形成在前述半導體基板主面的第2部分且含有複數個電路元件及導電連接至該電路元件的配線導體之周邊電路部、及由於被形成在前述半導體基板主面之上.方且在前述記憶格與前述周邊電路部的電路元件之間收發資訊，所以使其相互地連接前述記億格與前述周邊電路部的電路元件，而延伸至前述半導髏基板主面之上方後存在之複個位元線導體：前述周邊電路部的配線導體，係爲與前述位元線導體實質上同一準位且以同一材料所形成的導電膜：由於減低前述位元線導體.間的容量且減低在前述周邊電路部之配線導體的阻抗，所以前述位元線導體的膜厚爲與前述位元線導體實質上同一準位且比同一材料所形成的配線導體的膜厚還小。經濟部智"时4局員工消費合作社印製 34 .如申請專利範圍第20，2 1或22項之任何項的半導體積體電路裝置之製造方法，其中前述周邊電路部，由於是選擇性地導電連接周邊電路部與前述記億格部，而含有被設在對向於前述格陣列部之周邊電路部的部分之開關電路：在於前述步驟（d)所被除去的前述第2導電膜之部分，係爲由前述開關電路的上方位置至周邊電路部側 0 ••3 5 ·如申_專利範圍第20，2 1或22項之任何項的半導體稹體電路裝置之製造方法，其中在於前述步驟 12 本纸伕尺度通用中國國家#準（CNS ) A4*t格（210X297公釐）經濟部智慧財產局員工消费合作社印製 406398 六、申請專利範圍 (d)所被除去的前述第2絕緣膜之部分，係爲由前述半導體基板主面的第1部分與第2部分之間的上方至周邊電路部側。 3 6 . —種半導體積體電路裝置之製造方法，係爲具有： (a) 準備備有主面的半導體基板之過程、及 (b) 在前述半導體基板主面的第1部形成記億格部的 Μ I S F E T，且在前述半導體基板主面的第2部形成周邊電路部的MISFET之過程、及 (c) 在包含前述記億格部的Μ I S F Ε Τ及周邊電路部的Μ I S F Ε Τ的上部之半導體基板的主面的上面形成第 1絕緣膜之過程、及 (d )將電氣性連接於前述記憶格部的Μ I S F Ε Τ的源極/汲極領域的一方之第1導電膜，及電氣性連接於前述周邊電路部的Μ I S F Ε Τ的源極/汲極領域的一方之第 2導電膜形成於前述第1絕緣膜的內部之過程、及 (e) 將在前述1導電膜的上部具有第1開口部，且在前述2導電膜的上部具有第2開口部之第2絕緣膜形成於前述第1絕緣膜上之過程、及 (f) 在前述第1及第2開口部的內部，及第2絕緣膜的上面形成第3導體膜之過程，及 (g) 以能夠殘留於前述第1及第2開口部的內部之方式來去除位於前述第2絕緣膜的上面之第3導電膜，而於前述第1開口部的內部，經由前述第1導電膜來形成電氣性本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 13 — — — — — — ΙΓΙΙΙΙ1 ·1111111 ^- — —— — — 1 — (請先《讀背面之注意事項再填寫本頁) G C 0 ^ C 六、申請專利範圍連接於前述記憶格部的Μ I S F E T的源極/汲極領域的一方之位元線導體，且於前述第2開口部的內部，經由前述第2導電膜來形成電氣性連接於前述周邊電路部的 Μ I S F Ε Τ的源極/汲極領域的一方之配線導體之過程〇 3 7.如申請專利範圍第3 6項的半導體積體電路裝置之製造方法，其中在前述過程（c)中，前述第1絕緣膜係以前述第1部份的上部之第1絕緣膜的頂部要比前述第2部份的上部之第2絕緣膜的頂部來的高之方式而形成。 3 8.如申請專利範圍第3 6項的半導體積體電路裝置之製造方法，其中在前述過程（g)中，去除前述第3導電膜的過程係藉由使形成於前述第3導電膜的上面的段差減少之平坦化處理法來形成。 3 9.如申請專利範圍第3 6項的半導體積體電路裝置之製造方法，其中在前述過程（g)中，去除前述第3導電膜的過程係藉由回蝕刻或CMP法而形成。經濟部智慧財產局貝工消费合作社印製 4 0.如申請專利範圍第3 6項的半導體積體電路裝置之製造方法，其中在前述過程（c)中更具有：在前述第1絕緣膜的上部覆蓋第1部份，且於第2部份形成具有開口部的光罩之過程，及針對根據前述光罩而露出的前述第1絕緣膜進行蝕刻之過程。 4 1·如申請專利範圍第4 0項的半導體積體電路裝置之製造方法，其中在前述過程（c)中，蝕刻前述第1絕緣膜的過程係藉由乾蝕刻法而形成。 14 (請先閱讀背面之注意事項再填窝本頁) 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐〉 A8B8C8D8 經濟部智慧財產局員工消f合作社印製六、申請專利範圍 4 2.如申請專利範圍第4 〇項的半導體積體電路裝置之製造方法，其中在前述過程（c)中，蝕刻前述第1絕緣膜的過程係藉由溼蝕刻法而形成。 4 3 種半導體積體電路裝置之製造方法，係屬於一種具有：複數的位元線導體，複數的字元線導體，及複數的記憶格，前述複數的記憶格分別具有：Μ I S F E T 及容量元件，且電氣性連接於一個位元線導體與一個字元線導體的半導體積體電路裝置之製作方法；其特徵係具有 (a) 將前述Μ I S F Ε Τ的閘極電極與源極/汲極電極領域形成於半導體基板的主面之過程，及 (b) 在前述閛極電極的上部形成第1絕緣膜之過程，及 (c) 在前述第1絕緣膜的上部形成第2絕緣膜之過程，及 (d) 在前述第2絕緣膜的上部形成第3絕緣膜之過程，及 _ (e) 硏磨前述第3絕緣膜的表面之過程，及 (f) 在前述第2及第3絕緣膜中形成複數的溝之過程，及 (g) 在前述複數溝的內部與第3絕緣膜的上部形成導電膜之過程，及 (h )硏磨前述導體膜的表面，形成前述複數的位元線導體之過程；本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 — — — — — — — — — — — It 1111111 « — —— — — — I— (請先閲讀背面之注意事項再填寫本頁) A8 A8 經濟部智慧財產局貝工消费合作社印製 C8 -蝴 3Q8---- 六、申請專利範圍 —個位元線導體係電氣性連接於前述Μ I S F E T的源極/汲極領域的一方。 4 4.如申請專利範圍第4 3項的半導體積體電路裝置之製造方法，其中前述第2絕緣膜係由氮化矽膜所構成_，前述第3絕緣膜係由氧化矽膜所構成。 4 5.如申請專利範圍第4 3項的半導體積體電路裝置之製造方法，其中在前述（b)過程與（c)過程之間具有： (〇在前述第1絕緣膜中形成露出前述Μ I S F ET 的源極/汲極領域的一方的連接孔之過程、及 (j)在前述連接孔的內部形成第2導電膜之工程；前述第2導電膜係電氣性連接於一個前述位元線。 4 6 .—種半導體積體電路裝置之製造方法，係屬於一種具有：複數的位元線導體，複數的字元線導體，及複數的記憶格，前述複數的記憶格分別具有：Μ I S F E T 及容量元件，且電氣性連接於位元線導體與字元線導體的半導體積體電路裝置之製造方法；其特徵係具有： (a) 將前述Μ I S F Ε Τ的閘極電極與源極/汲極電極領域形成於半導體基板的主面之過程，及 (b) 在前述閘極電極的上部形成第1絕緣膜之過程，及 (c )蝕刻前述第1絕緣膜，而形成露出前述 Μ I S_F Ε T的源極/汲極領域的一方的連接孔之過程，及 — — — — — — — ir ----裝！！_1 訂！1·綠 (請先閱讀背面之注項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 is 經濟部智慧財產局貝工消t合作社印製六、申請專利範圍 < d)將第1導電膜形成於前述連接孔的內部之過程，及 < e)將第2絕緣膜形成於前述第1絕緣膜的上部之過程，及 ** (f) 將包含露出前述第1導電膜的上部的溝之複數的溝形成於前述第2絕緣膜之過程，及 (g) 將第2導電膜形成於前述複數的溝的內部與前述第2絕緣膜的上部之過程，及 (h) 硏磨前述第2導體膜的表面，形成前述複數的位元線導體之過程；前述複數的位元線的其中之一係電氣性連接於前述Μ I S F Ε Τ的源極/汲極領域的一方。 4 7.如申請專利範圍第4 6項的半導體積體電路裝置之製造方法，其中在前述（d)過程與（e)過程之間具有： (i) 將第3絕緣膜形成於前述導電膜與前述第1絕緣膜的上部之過程；前述第3絕緣膜係由氮化矽膜所構成，前述第2絕緣膜係由氧化矽膜所構成。 — — — — — — IF ml (請先閲讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公漦） -1 7 - 17