JP2590171B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2590171B2 JP2590171B2 JP63001213A JP121388A JP2590171B2 JP 2590171 B2 JP2590171 B2 JP 2590171B2 JP 63001213 A JP63001213 A JP 63001213A JP 121388 A JP121388 A JP 121388A JP 2590171 B2 JP2590171 B2 JP 2590171B2
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- JP
- Japan
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- memory cells
- memory device
- storage capacitor
- bit line
- semiconductor memory
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細であってかつ蓄積容量が大きな半導体
記憶装置に関する。特に高集積化に好適なダイナミック
ランダムアクセスメモリ（DRAM）に関する。
記憶装置に関する。特に高集積化に好適なダイナミック
ランダムアクセスメモリ（DRAM）に関する。
DRAM（Dynamic Random Access Memory）は、３年と４
倍という集積度向上を実現してきており、既にメガビッ
トメモリの量産が始まている。この高集積化は、素子寸
法を微細化することで達成されてきた。しかし、微細化
に伴う蓄積容量の減少のために、信号対雑音（SN）比の
低下や、α線の入射による信号反転等の幣害が顕在化
し、信頼性の維持が課題となっている。
倍という集積度向上を実現してきており、既にメガビッ
トメモリの量産が始まている。この高集積化は、素子寸
法を微細化することで達成されてきた。しかし、微細化
に伴う蓄積容量の減少のために、信号対雑音（SN）比の
低下や、α線の入射による信号反転等の幣害が顕在化
し、信頼性の維持が課題となっている。
このため、蓄積容量を増加させることができるメモリ
セルとして、特公昭61-55528号に記載されているよう
に、蓄積容量部の一部をスイッチ用トランジスタや素子
間分離酸化膜上に積み上げた、積層容量型セル（STC:S
Tacked Capacitor）が、従来の平面型キャパシタに代わ
るものとして期待されるようになってきた。
セルとして、特公昭61-55528号に記載されているよう
に、蓄積容量部の一部をスイッチ用トランジスタや素子
間分離酸化膜上に積み上げた、積層容量型セル（STC:S
Tacked Capacitor）が、従来の平面型キャパシタに代わ
るものとして期待されるようになってきた。
従来のSTCセルの平面レイアウト図を第２図に示す。
ここで、（2.1）がスイッチ用トランジスタのチャネル
領域や不純物拡散層が作られるアクティブ領域であり、
（2.2）がスイッチ用トランジスタのゲート電極となる
ワード線、（2.3）が、ビット線（2.8）と基板の拡散層
を接触させるためのビット線コンタクト孔、（2.4）が
ビット線と拡散層を接続させるパッドとなる導体層、
（2.5）が、蓄積容量下部電極（2.6）と拡散層を接続さ
せるための蓄積容量コンタクト孔、（2.7）がプレート
電極、（2.8）がビット線である。
領域や不純物拡散層が作られるアクティブ領域であり、
（2.2）がスイッチ用トランジスタのゲート電極となる
ワード線、（2.3）が、ビット線（2.8）と基板の拡散層
を接触させるためのビット線コンタクト孔、（2.4）が
ビット線と拡散層を接続させるパッドとなる導体層、
（2.5）が、蓄積容量下部電極（2.6）と拡散層を接続さ
せるための蓄積容量コンタクト孔、（2.7）がプレート
電極、（2.8）がビット線である。
このSTCセルは、（2.6）の蓄積容量部をワード線の上
にまで延在させることができるため、基板表面のみを蓄
積容量部として利用する平面型セルに比べて、はるかに
大きな蓄積容量が実現でき、メガビットDRAMに用いられ
る微小なセル面積でも、回路動作上充分な蓄積容量を確
保することが可能となる。一方、従来の平面型セルで
は、これと同じくらいのセル面積では、絶縁層を薄くし
ても、容量の達成はむずかしい。
にまで延在させることができるため、基板表面のみを蓄
積容量部として利用する平面型セルに比べて、はるかに
大きな蓄積容量が実現でき、メガビットDRAMに用いられ
る微小なセル面積でも、回路動作上充分な蓄積容量を確
保することが可能となる。一方、従来の平面型セルで
は、これと同じくらいのセル面積では、絶縁層を薄くし
ても、容量の達成はむずかしい。
しかし、このSTCセルにも下記で説明するような様々
な問題がある。これを、第４図の断面構造を用いて詳細
に説明する。このSTCセルは、次のような工程を経て作
製される。まず、単結晶半導体基板（4.1）上に、各々
の素子を電気的に分離するための比較的厚い酸化膜（4.
2）を、公知の熱酸化法を用いて成長させる。膜厚は100
〜1000nm程度である。次に、スイッチ用トランジスタの
ゲート絶縁膜（4.3）を、これも公知の熱酸化法を用い
て成長させる。膜厚は素子寸法の微細化とともに薄くな
り、10〜50nmのものが使われている。ワード線（4.4）
として不純物を含む多結晶シリコンを堆積させ、それ
を、公知のホトリソグラフ法やドライエッチ法を用いて
加工する。らさに、この加工したワード線をマスクとし
て、基板（4.1）と導電型の違う不純物を公知のイオン
打ち込み法で導入し、不純物拡散層（4.5）を形成す
る。不純物拡散層を活性化させるために熱処理が必要な
のは言うまでもない。次に、電荷蓄積容量部（4.7）を
形成するために、基板内の不純物拡散層に接触するよう
に、同じ導電型の多結晶シリコン（4.7）を公知のCVD
（Chemical Vapor Deposition）法を用いて堆積する。
この多結晶シリコン（4.7）は、第２図の平面図からも
明らかなように、ワード線（4.4）や、素子間分離膜
（4.2）上にも形成されるため、蓄積容量部の面積が増
加し、その結果、大きな蓄積容量を確保することができ
る。
な問題がある。これを、第４図の断面構造を用いて詳細
に説明する。このSTCセルは、次のような工程を経て作
製される。まず、単結晶半導体基板（4.1）上に、各々
の素子を電気的に分離するための比較的厚い酸化膜（4.
2）を、公知の熱酸化法を用いて成長させる。膜厚は100
〜1000nm程度である。次に、スイッチ用トランジスタの
ゲート絶縁膜（4.3）を、これも公知の熱酸化法を用い
て成長させる。膜厚は素子寸法の微細化とともに薄くな
り、10〜50nmのものが使われている。ワード線（4.4）
として不純物を含む多結晶シリコンを堆積させ、それ
を、公知のホトリソグラフ法やドライエッチ法を用いて
加工する。らさに、この加工したワード線をマスクとし
て、基板（4.1）と導電型の違う不純物を公知のイオン
打ち込み法で導入し、不純物拡散層（4.5）を形成す
る。不純物拡散層を活性化させるために熱処理が必要な
のは言うまでもない。次に、電荷蓄積容量部（4.7）を
形成するために、基板内の不純物拡散層に接触するよう
に、同じ導電型の多結晶シリコン（4.7）を公知のCVD
（Chemical Vapor Deposition）法を用いて堆積する。
この多結晶シリコン（4.7）は、第２図の平面図からも
明らかなように、ワード線（4.4）や、素子間分離膜
（4.2）上にも形成されるため、蓄積容量部の面積が増
加し、その結果、大きな蓄積容量を確保することができ
る。
また、この際、多結晶シリコンは、ビット線（4.11）
と不純物拡散層とのコンタクト孔（第２図の2.3）が形
成される場所にも同時に形成される。このため、ワード
線間の間隔が小さくても、この多結晶シリコン層（第２
図の2.4）を介することによって、ビット線（4.11）と
ワード線（4.4）の電気的ショートの危険なく、拡散層
との接続が行なえる。なお、ここで（4.6）（4.10）は
層間絶縁膜である。
と不純物拡散層とのコンタクト孔（第２図の2.3）が形
成される場所にも同時に形成される。このため、ワード
線間の間隔が小さくても、この多結晶シリコン層（第２
図の2.4）を介することによって、ビット線（4.11）と
ワード線（4.4）の電気的ショートの危険なく、拡散層
との接続が行なえる。なお、ここで（4.6）（4.10）は
層間絶縁膜である。
しかし、従来構造のSTCセルでは、プレート電極（4.
9）の加工時に、パッド導体層（2.4）を露出させなけれ
ばならない。これは、この場所を通してビット線（4.1
1）とパッド導体層が接触しなければならないからであ
る。このため、プレート電極の加工に際して、パッド導
体層が削られないようにするため、パッド導体層の表面
にも形成される非常に薄いキャパシタ絶縁膜（4.8）
で、プレートのドライエッチング加工を止めるという高
度な技術が必要となる。
9）の加工時に、パッド導体層（2.4）を露出させなけれ
ばならない。これは、この場所を通してビット線（4.1
1）とパッド導体層が接触しなければならないからであ
る。このため、プレート電極の加工に際して、パッド導
体層が削られないようにするため、パッド導体層の表面
にも形成される非常に薄いキャパシタ絶縁膜（4.8）
で、プレートのドライエッチング加工を止めるという高
度な技術が必要となる。
このような製造上の問題に加えて、このセル構造では
セル面積を小さくするのは難しいという本質的な問題が
ある。これは、プレート電極（4.9）とパッド導体層
（2.4）とが接触しないようにするため、充分な間隔を
確保しておかなければならない点に起因している。この
パッド導体層（2.4）を削除することも可能であるが、
その場合は、ビット線（4.11）とワード線（4.4）の短
絡を防ぐためにワード線の間隔を広げなければならず、
同様にセル面積の縮少は難かしくなる。
セル面積を小さくするのは難しいという本質的な問題が
ある。これは、プレート電極（4.9）とパッド導体層
（2.4）とが接触しないようにするため、充分な間隔を
確保しておかなければならない点に起因している。この
パッド導体層（2.4）を削除することも可能であるが、
その場合は、ビット線（4.11）とワード線（4.4）の短
絡を防ぐためにワード線の間隔を広げなければならず、
同様にセル面積の縮少は難かしくなる。
以上のように、従来のSTC構造ではセル面積の縮少自
体が難しく、４メガビット以上の超高集積DRAMでは、こ
の従来STCでは対応できない。
体が難しく、４メガビット以上の超高集積DRAMでは、こ
の従来STCでは対応できない。
これらの問題を解決するSTC構造として、実開昭55-17
8894号に述べられているものがある。第３図が、そこに
述べられているSTCセルの平面レイアウト図を示したも
のである。簡単化するために、メモリ部コンタクト孔
（3.4）の上に配置される蓄積容量下部電極や、プレー
ト電極は省略してある。
8894号に述べられているものがある。第３図が、そこに
述べられているSTCセルの平面レイアウト図を示したも
のである。簡単化するために、メモリ部コンタクト孔
（3.4）の上に配置される蓄積容量下部電極や、プレー
ト電極は省略してある。
この構造の特徴は、アクティブ領域（3.1）におい
て、メモリ部コンタクト孔（3.4）が開口する部分の上
には、ビット線（3.5）のビット線幅Bdで規定され略直
線状となっている主要部分の延長上の領域が重ならない
ようにしてある点である。もちろん、ビット線（3.5）
を曲げることにより、主要部分の延長上の領域から外れ
たところでコンタクト孔（3.3）を通して、基板の不純
物拡散層と接触している。そして、蓄積容量部はビット
線の形成後に作るようにする。こうすると、プレート電
極の形成に際して、第２図，第４図に示したような、ビ
ット線コンタクト部を露出させる必要がない。
て、メモリ部コンタクト孔（3.4）が開口する部分の上
には、ビット線（3.5）のビット線幅Bdで規定され略直
線状となっている主要部分の延長上の領域が重ならない
ようにしてある点である。もちろん、ビット線（3.5）
を曲げることにより、主要部分の延長上の領域から外れ
たところでコンタクト孔（3.3）を通して、基板の不純
物拡散層と接触している。そして、蓄積容量部はビット
線の形成後に作るようにする。こうすると、プレート電
極の形成に際して、第２図，第４図に示したような、ビ
ット線コンタクト部を露出させる必要がない。
すなわち、プレート電極はメモリセル部を被うだけで
良い。
良い。
このようなセル構造によって、セル面積を小さくしな
がらも、蓄積容量下部電極の面積がプレート電極の加工
に制限されなくなるため、大きな蓄積容量を実現でき
る。
がらも、蓄積容量下部電極の面積がプレート電極の加工
に制限されなくなるため、大きな蓄積容量を実現でき
る。
しかし、この構造においても、平行に配置されたビッ
ト線（3.5）とアクティブ領域（3.1）が、重さならない
ようにしただけでは、ビット線間の距離を縮めるのは非
常に困難である。第３図に示すレイアウトでは、ビット
線間隔が広くなり、セル面積の縮少には限界がある。そ
こで、本発明の目的は、さらにセル面積を縮小したレイ
アウトを有する半導体記憶装置を提供することにある。
ト線（3.5）とアクティブ領域（3.1）が、重さならない
ようにしただけでは、ビット線間の距離を縮めるのは非
常に困難である。第３図に示すレイアウトでは、ビット
線間隔が広くなり、セル面積の縮少には限界がある。そ
こで、本発明の目的は、さらにセル面積を縮小したレイ
アウトを有する半導体記憶装置を提供することにある。
なお、蓄積容量部がビット線の上に形成された構成
は、特開昭59-231851号公報、特開昭62-145765号公報、
特開平1-137666号公報、特開平1-143351号公報などに開
示されている。
は、特開昭59-231851号公報、特開昭62-145765号公報、
特開平1-137666号公報、特開平1-143351号公報などに開
示されている。
本発明の半導体記憶装置は、第１配線層により形成さ
れるとともに連続して配置された第１、第２、第３及び
第４のワード線（W1,W2,W3,W4:5.4）と、上記第１配線
層よりも上に形成された第２配線層により形成され、上
記第１、第２、第３及び第４のワード線に交差するとと
もに連続して配置された第１、第２及び第３のビット線
（B1,B2,B3:5.7）と、第１、第２、第３及び第４のメモ
リセルとが半導体基板の主表面に形成された半導体記憶
装置において、 上記第１、第２、第３及び第４のメモリセルの各メモ
リセルは、トランジスタと蓄積容量とを有し、 上記第１、第２、第３及び第４のメモリセルの各メモ
リセルの蓄積容量の下部電極（5.9）は、上記第２配線
層よりも上に形成されるとともに、蓄積容量のコンタク
ト孔（1.5）を介して対応するトランジスタのソース又
はドレインの一方に接続され、 上記第１、第２、第３及び第４のメモリセルのうちの
２つのメモリセルのトランジスタのソース又はドレイン
の他方はビット線コンタンクト孔（1.3）を介して上記
第２のビット線（B2）に接続され、 上記第１のメモリセルの蓄積容量コンタクト孔は、上
記第１及び第２のワード線の間であって、かつ、上記第
１の第２のビット線の間に形成され、 上記第２のメモリセルの蓄積容量コンタクト孔は、上
記第３及び第４のワード線の間であって、かつ、上記第
１と第２のビット線の間に形成され、 上記第３のメモリセルの蓄積容量コンタクト孔は、上
記第１及び第２のワード線の間であって、かつ、上記第
２と第３のビット線の間に形成され、 上記第４のメモリセルの蓄積容量コンタクト孔は、上
記第３及び第４のワード線の間であって、かつ、上記第
２と第３のビット線の間に形成され、 上記第２のビット線は、略直線状に形成され所定のビ
ット線幅（Bd）で規定された主要部分を有し、 上記第２のビット線の上記主要部分は上記ビット線コ
ンタクト孔（1.3）の部分に重なることを特徴とする。
れるとともに連続して配置された第１、第２、第３及び
第４のワード線（W1,W2,W3,W4:5.4）と、上記第１配線
層よりも上に形成された第２配線層により形成され、上
記第１、第２、第３及び第４のワード線に交差するとと
もに連続して配置された第１、第２及び第３のビット線
（B1,B2,B3:5.7）と、第１、第２、第３及び第４のメモ
リセルとが半導体基板の主表面に形成された半導体記憶
装置において、 上記第１、第２、第３及び第４のメモリセルの各メモ
リセルは、トランジスタと蓄積容量とを有し、 上記第１、第２、第３及び第４のメモリセルの各メモ
リセルの蓄積容量の下部電極（5.9）は、上記第２配線
層よりも上に形成されるとともに、蓄積容量のコンタク
ト孔（1.5）を介して対応するトランジスタのソース又
はドレインの一方に接続され、 上記第１、第２、第３及び第４のメモリセルのうちの
２つのメモリセルのトランジスタのソース又はドレイン
の他方はビット線コンタンクト孔（1.3）を介して上記
第２のビット線（B2）に接続され、 上記第１のメモリセルの蓄積容量コンタクト孔は、上
記第１及び第２のワード線の間であって、かつ、上記第
１の第２のビット線の間に形成され、 上記第２のメモリセルの蓄積容量コンタクト孔は、上
記第３及び第４のワード線の間であって、かつ、上記第
１と第２のビット線の間に形成され、 上記第３のメモリセルの蓄積容量コンタクト孔は、上
記第１及び第２のワード線の間であって、かつ、上記第
２と第３のビット線の間に形成され、 上記第４のメモリセルの蓄積容量コンタクト孔は、上
記第３及び第４のワード線の間であって、かつ、上記第
２と第３のビット線の間に形成され、 上記第２のビット線は、略直線状に形成され所定のビ
ット線幅（Bd）で規定された主要部分を有し、 上記第２のビット線の上記主要部分は上記ビット線コ
ンタクト孔（1.3）の部分に重なることを特徴とする。
上記第２のビット線の上記主要部分が上記ビット線コ
ンタクト孔（1.3）の部分に重なることにより、第３図
に示した従来のレイアウトにおけるビット線コンタクト
部（3.3）によるビット線間隔の問題が解決され、ビッ
ト線ピッチを大巾に縮少できる。
ンタクト孔（1.3）の部分に重なることにより、第３図
に示した従来のレイアウトにおけるビット線コンタクト
部（3.3）によるビット線間隔の問題が解決され、ビッ
ト線ピッチを大巾に縮少できる。
しかも、ビット線は蓄積容量部のプレート電極によっ
て被われるため、メモリアレー雑音が従来構造に比べて
減少する。
て被われるため、メモリアレー雑音が従来構造に比べて
減少する。
まず、第１図と第５図により本発明の概要を説明す
る。
る。
第１図は、本発明のメモリセルの平面図を示したもの
である。略直線状に形成され所定のビット線幅（Bd）で
規定された主要部分を有するビット線におけるその主要
部分がビット線コンタクト孔（1.3）の部分と重なって
いる。本発明では、直交するワード線（1.2）とビット
線（1.4）に対して、アクティブ領域（1.1）の主要部分
はどちらとも平行にならないようになっている。本発明
では、最も稠密にアクティブ領域を配置するため、ワー
ド線とビット線に対して45度になるように配置し、か
つ、メモリ部コンタクト孔（1.5）が開口する部分のみ
を、ビット線に対して平行に配置した。しかも、ひとつ
のアクティブ領域に最隣接する４つのアクティブ領域と
は、その主要部分が直交するようにした。なお、この第
１図に示した平面レイアウト図を単位とし、これを多数
回繰り返し配置することで、メモリアレーが構成され
る。
である。略直線状に形成され所定のビット線幅（Bd）で
規定された主要部分を有するビット線におけるその主要
部分がビット線コンタクト孔（1.3）の部分と重なって
いる。本発明では、直交するワード線（1.2）とビット
線（1.4）に対して、アクティブ領域（1.1）の主要部分
はどちらとも平行にならないようになっている。本発明
では、最も稠密にアクティブ領域を配置するため、ワー
ド線とビット線に対して45度になるように配置し、か
つ、メモリ部コンタクト孔（1.5）が開口する部分のみ
を、ビット線に対して平行に配置した。しかも、ひとつ
のアクティブ領域に最隣接する４つのアクティブ領域と
は、その主要部分が直交するようにした。なお、この第
１図に示した平面レイアウト図を単位とし、これを多数
回繰り返し配置することで、メモリアレーが構成され
る。
第５図は、本発明のSTC構造の断面図を示したもので
ある。本発明では、アクティブ領域がワード線・ビット
線に対して斜めに配置されているため、その断面図とし
ては、一対のメモリ部コンタクト孔（1.5）の中心を結
ぶ線で切ったものを用いる。
ある。本発明では、アクティブ領域がワード線・ビット
線に対して斜めに配置されているため、その断面図とし
ては、一対のメモリ部コンタクト孔（1.5）の中心を結
ぶ線で切ったものを用いる。
本発明でのアクティブ領域は、単に斜めになっている
だけであり、その形成方法は従来となんら変わる所はな
い。
だけであり、その形成方法は従来となんら変わる所はな
い。
第１図に示した本発明では、ワード線はアクティブ領
域に対して傾いているが、そのゲート長は最短距離で決
まる。
域に対して傾いているが、そのゲート長は最短距離で決
まる。
なお、このワード線は、（5.6）に示した層間絶縁膜
によって、自己整合的に他の導体層から絶縁されるよう
にする。なお、この断面図ではソース・ドレインは単純
な不純物拡散層構造となっているが、公知の電界緩和型
のソース・ドレイン拡散層構造にすることも可能であ
る。
によって、自己整合的に他の導体層から絶縁されるよう
にする。なお、この断面図ではソース・ドレインは単純
な不純物拡散層構造となっているが、公知の電界緩和型
のソース・ドレイン拡散層構造にすることも可能であ
る。
次に、ビット線（5.7）を形成し、これも、ワード線
（5.4）と同様に、絶縁膜（5.8）を用いて自己整合的に
絶縁する。第５図の断面図では、第４図のパッド導体層
（2.4）と同じ形状でビット線（5.7）が存在する。
（5.4）と同様に、絶縁膜（5.8）を用いて自己整合的に
絶縁する。第５図の断面図では、第４図のパッド導体層
（2.4）と同じ形状でビット線（5.7）が存在する。
このように、ワード線とビット線で格子を作ると、第
１図の平面レイアウト図から明らかなように、ワード線
とビット線の作る谷間に、アクティブ領域（1.1）の一
対の拡散層が、表面を表わすようになる。この上に、蓄
積容量部の下部電極（1.6と5.9）を形成する。さらに、
この下部電極を加工した後、キャパシタ絶縁膜（5.10）
を作り、その上に、プレート電極（5.11）を作る。当然
のことながら、プレート電極はメモリアレー上では、第
２図，第４図で示したような加工は行う必要がない。な
お、（5.12）はプレート電極（5.11）上の層間絶縁膜で
あり、この上にAlなどが配線されるが、ここでは省略し
てある。
１図の平面レイアウト図から明らかなように、ワード線
とビット線の作る谷間に、アクティブ領域（1.1）の一
対の拡散層が、表面を表わすようになる。この上に、蓄
積容量部の下部電極（1.6と5.9）を形成する。さらに、
この下部電極を加工した後、キャパシタ絶縁膜（5.10）
を作り、その上に、プレート電極（5.11）を作る。当然
のことながら、プレート電極はメモリアレー上では、第
２図，第４図で示したような加工は行う必要がない。な
お、（5.12）はプレート電極（5.11）上の層間絶縁膜で
あり、この上にAlなどが配線されるが、ここでは省略し
てある。
このようなアクティブ領域形状と配列にすることで、
第３図に示した従来構造で問題となるビット線（3.5）
間のレイアウト上の干渉がなくなり、ビット線ピッチを
大巾に縮少できる。すなわち、従来構造では、メモリ部
コンタクト孔（3.4）の片側だけをビット線（3.5）が通
っているが、本発明の第１図では、メモリ部コンタクト
孔（1.5）は２本のビット線（1.4）に囲まれている。
第３図に示した従来構造で問題となるビット線（3.5）
間のレイアウト上の干渉がなくなり、ビット線ピッチを
大巾に縮少できる。すなわち、従来構造では、メモリ部
コンタクト孔（3.4）の片側だけをビット線（3.5）が通
っているが、本発明の第１図では、メモリ部コンタクト
孔（1.5）は２本のビット線（1.4）に囲まれている。
また、前述したように、ワード線（1.2）とビット線
（1.4）の両方を、自己整合的に他の導体層と絶縁する
ことにより、ワード線ピッチが縮まるだけでなく、蓄積
容量部（1.6と5.9）が基板と接触するメモリ部コンタク
ト孔（1.5）は、自己整合的に開口できるようになる。
（1.4）の両方を、自己整合的に他の導体層と絶縁する
ことにより、ワード線ピッチが縮まるだけでなく、蓄積
容量部（1.6と5.9）が基板と接触するメモリ部コンタク
ト孔（1.5）は、自己整合的に開口できるようになる。
上記メモリセルの構成により、４メガビット以上の超
高集積DRAMを実現できる微小面積のメモリセルが第１図
に示したように構成できる。
高集積DRAMを実現できる微小面積のメモリセルが第１図
に示したように構成できる。
しかも、蓄積容量下部電極（1.6と5.9）は、第２図の
従来型STC構造と違って、上層にくるプレート電極（1.7
と5.11）の加工に面積的な制限を受けないため、最小加
工スペースで、均等に配置することができる。また、本
発明のSTC構造では、ビット線は電位が固定されたビッ
ト線や、蓄積容量部の導体層によって完全に被われるた
め、ビット線間の線間容量が大巾に減少し、メモリのア
レー雑音が従来構造に比べて減少するという効果もあ
る。
従来型STC構造と違って、上層にくるプレート電極（1.7
と5.11）の加工に面積的な制限を受けないため、最小加
工スペースで、均等に配置することができる。また、本
発明のSTC構造では、ビット線は電位が固定されたビッ
ト線や、蓄積容量部の導体層によって完全に被われるた
め、ビット線間の線間容量が大巾に減少し、メモリのア
レー雑音が従来構造に比べて減少するという効果もあ
る。
つぎに、本発明を第１から第５の実施例に基づき詳細
に説明する。
に説明する。
実施例1. 以下、本発明の第１の実施例を第６図（ａ）〜（ｉ）
までを用いて説明する。
までを用いて説明する。
まず、第６図（ａ）に示したように、第１導電型の単
結晶半導体基板（6.1）上に、各々の素子を電気的に分
離する素子間分離膜（6.2）と、ゲート絶縁膜（6.3）を
公知の熱酸化法を用いて成長させる。素子間分離膜は20
0〜1000nmの範囲で、また、ゲート絶縁膜は10〜20nmの
範囲で成長させた。なお、メガビットレベルのDRAMで
は、アクティブ領域の幅と素子間分離領域の幅が各々サ
ブミクロンメータとなるため、いわゆる、バーズビーク
の延びを抑える改良LOCOS法を用いている。この表面
に、第６図（ｂ）に示したようにワード線（6.4）を形
成する。本実施例では、ワード線の材料として不純物を
含む多結晶シリコンを用いたが、多結晶シリコンとシリ
サイドの積層膜であるポリサイドや、タングステン等に
代表される高融点金属を用いることもできる。このワー
ド線は、自己整合的に層間絶縁膜（6.5）で被われるよ
うにする。すなわち、ワード線となる多結晶シリコンを
加工する際、その上に堆積させた絶縁膜をマスクとして
加工し、露出した側壁は、さらにその上に堆積させた絶
縁膜を異方性ドライエッチした時に残る側壁絶縁膜で被
うという方法である。
結晶半導体基板（6.1）上に、各々の素子を電気的に分
離する素子間分離膜（6.2）と、ゲート絶縁膜（6.3）を
公知の熱酸化法を用いて成長させる。素子間分離膜は20
0〜1000nmの範囲で、また、ゲート絶縁膜は10〜20nmの
範囲で成長させた。なお、メガビットレベルのDRAMで
は、アクティブ領域の幅と素子間分離領域の幅が各々サ
ブミクロンメータとなるため、いわゆる、バーズビーク
の延びを抑える改良LOCOS法を用いている。この表面
に、第６図（ｂ）に示したようにワード線（6.4）を形
成する。本実施例では、ワード線の材料として不純物を
含む多結晶シリコンを用いたが、多結晶シリコンとシリ
サイドの積層膜であるポリサイドや、タングステン等に
代表される高融点金属を用いることもできる。このワー
ド線は、自己整合的に層間絶縁膜（6.5）で被われるよ
うにする。すなわち、ワード線となる多結晶シリコンを
加工する際、その上に堆積させた絶縁膜をマスクとして
加工し、露出した側壁は、さらにその上に堆積させた絶
縁膜を異方性ドライエッチした時に残る側壁絶縁膜で被
うという方法である。
このワード線をマスクにして、基板とは導電型の異な
る不純物をイオン打ち込みし、不純物拡散層（6.6）を
形成する。そして、不純物を活性化させるために、800
〜1000℃での熱処理を行う。なお、この断面では従来の
シングルドレイン構造になっているが、公知の電界緩和
型ドレイン構造を用いても良い。
る不純物をイオン打ち込みし、不純物拡散層（6.6）を
形成する。そして、不純物を活性化させるために、800
〜1000℃での熱処理を行う。なお、この断面では従来の
シングルドレイン構造になっているが、公知の電界緩和
型ドレイン構造を用いても良い。
また、本実施例では、不純物拡散層は、イオン打込み
法を用いて形成したが、下記に述べるビット線（6.8）
や、蓄積容量部（6.11）から、不純物を柱させるという
方法も行った。この方法を用いるとイオン打込み法で問
題となる欠陥の発生がまったく無く、リーク電流の少な
い接合が実現でき、メモリの記憶保持特性が向上する。
法を用いて形成したが、下記に述べるビット線（6.8）
や、蓄積容量部（6.11）から、不純物を柱させるという
方法も行った。この方法を用いるとイオン打込み法で問
題となる欠陥の発生がまったく無く、リーク電流の少な
い接合が実現でき、メモリの記憶保持特性が向上する。
次に、第６図（ｃ）のように、表面全体に公知のCVD
法を用いて絶縁膜（6.7）を堆積させ、ビット線が基板
の拡散層と接触する部分のみ、公知のホトリソグラフ法
とドライエッチ法を用いて開口する（第１図の1.3）。
この絶縁膜（6.7）は、次の工程でビット線を加工する
際の下地となり、基板表面が露出したり、素子間分離膜
（6.2）が削られるのを防ぐ役割がある。膜厚はビット
線加工時の下地との選択比で決まるが、本実施例では20
〜100nmとした。
法を用いて絶縁膜（6.7）を堆積させ、ビット線が基板
の拡散層と接触する部分のみ、公知のホトリソグラフ法
とドライエッチ法を用いて開口する（第１図の1.3）。
この絶縁膜（6.7）は、次の工程でビット線を加工する
際の下地となり、基板表面が露出したり、素子間分離膜
（6.2）が削られるのを防ぐ役割がある。膜厚はビット
線加工時の下地との選択比で決まるが、本実施例では20
〜100nmとした。
次に、第６図（ｄ）に示したように、ビット線（6.
8）を形成する。このビット線は、（6.9）の絶縁膜と一
緒に加工する。本発明では、このビット線の形成後に、
高温熱処理を必要とする蓄積容量部を作るため、ビット
線材料としてはその熱処理に耐えるものを用いる。ま
た、抵抗が低いことも必要条件である。そこで、本実施
例では、ポリサイドやタングステンを用いた。この上
に、さらに絶縁膜を堆積させ、公知のドライエッチ法を
用いることにより、第６図（ｄ）で露出した、ビット線
の側壁を被う（第６図（ｅ））。
8）を形成する。このビット線は、（6.9）の絶縁膜と一
緒に加工する。本発明では、このビット線の形成後に、
高温熱処理を必要とする蓄積容量部を作るため、ビット
線材料としてはその熱処理に耐えるものを用いる。ま
た、抵抗が低いことも必要条件である。そこで、本実施
例では、ポリサイドやタングステンを用いた。この上
に、さらに絶縁膜を堆積させ、公知のドライエッチ法を
用いることにより、第６図（ｄ）で露出した、ビット線
の側壁を被う（第６図（ｅ））。
ここまで行うと、第１図のメモリ部コンタクト孔（1.
5）を開口する領域は、互いに絶縁されたワード線とビ
ット線に囲まれるようになる。このアクティブ領域上の
薄い酸化膜を除去することによって、蓄積容量部と接触
する拡散層を露出させることができる。なお、本実施例
では、第６図（ｆ）に示したように、蓄積容量部を加工
する際の下地となる10〜100nm程度の絶縁膜6.10を堆積
させ、その拡散層領域のみを露出させた。このように、
ワード線とビット線を自己整合的に絶縁することによ
り、それに囲まれるメモリ部コンタクト領域も、自己整
合的に形成できるのが、本発明の特徴のひとつである。
5）を開口する領域は、互いに絶縁されたワード線とビ
ット線に囲まれるようになる。このアクティブ領域上の
薄い酸化膜を除去することによって、蓄積容量部と接触
する拡散層を露出させることができる。なお、本実施例
では、第６図（ｆ）に示したように、蓄積容量部を加工
する際の下地となる10〜100nm程度の絶縁膜6.10を堆積
させ、その拡散層領域のみを露出させた。このように、
ワード線とビット線を自己整合的に絶縁することによ
り、それに囲まれるメモリ部コンタクト領域も、自己整
合的に形成できるのが、本発明の特徴のひとつである。
次に、第６図（ｇ）のように、不純物拡散層と同じ導
電型の蓄積容量の下部電極（6.11）を形成し、この表面
にキャパシタ絶縁膜（6.12）を３〜10nm程度形成する。
本実施例では、下部電極として不純物を含む多結晶シリ
コンを用いたが、タングステンのような金属でも良い。
また、キャパシタ絶縁膜としては、多結晶シリコン表面
に成長させた熱酸化膜や、酸化膜と窒化膜の積層膜、ま
たは、Ta2O5などの高誘電率絶縁膜を使うことができ
る。
電型の蓄積容量の下部電極（6.11）を形成し、この表面
にキャパシタ絶縁膜（6.12）を３〜10nm程度形成する。
本実施例では、下部電極として不純物を含む多結晶シリ
コンを用いたが、タングステンのような金属でも良い。
また、キャパシタ絶縁膜としては、多結晶シリコン表面
に成長させた熱酸化膜や、酸化膜と窒化膜の積層膜、ま
たは、Ta2O5などの高誘電率絶縁膜を使うことができ
る。
この上に、第６図（ｈ）のように、プレート電極（6.
13）を堆積させて、メモリセルの蓄積容量部を完成させ
る。このプレート電極をメモリセル上で加工する必要が
ないのも、本発明の特徴のひとつである。このプレート
の材料としては、多結晶シリコンやタングステンなどを
使う。
13）を堆積させて、メモリセルの蓄積容量部を完成させ
る。このプレート電極をメモリセル上で加工する必要が
ないのも、本発明の特徴のひとつである。このプレート
の材料としては、多結晶シリコンやタングステンなどを
使う。
最後に、第６図（ｉ）のように層間絶縁膜（6.14）を
形成し、その上にAl配線（6.15）を作りメモリセルを完
成する。
形成し、その上にAl配線（6.15）を作りメモリセルを完
成する。
実施例2. 第７図は、本発明の第２の実施例を示したものであ
る。この構造の特徴は、アクティブ領域内に形成した不
純物拡散層の上にのみ、選択的に導体層（7.7）を成長
させたものである。前述したように、本発明の特徴のひ
とつは、ワード線とビット線を自己整合的に絶縁した点
にある。このため、第１図のコンタクト孔（1.3）や、
メモリ部コンタクト孔（1.5）の実質的な大きさは、側
壁絶縁膜の膜厚によって決まり、広い意味での自己整合
プロセスでコンタクト孔が開口できる。しかし、メモリ
部コンタクト孔のように、そのくぼみが深くなるものに
ついては、ビット線の加工の際に、下層のワード線が露
出する危険性がある。そこで、本実施例のように、拡散
層領域をもちあげることによって、コンタクト孔を開口
する際の加工が容易になる。
る。この構造の特徴は、アクティブ領域内に形成した不
純物拡散層の上にのみ、選択的に導体層（7.7）を成長
させたものである。前述したように、本発明の特徴のひ
とつは、ワード線とビット線を自己整合的に絶縁した点
にある。このため、第１図のコンタクト孔（1.3）や、
メモリ部コンタクト孔（1.5）の実質的な大きさは、側
壁絶縁膜の膜厚によって決まり、広い意味での自己整合
プロセスでコンタクト孔が開口できる。しかし、メモリ
部コンタクト孔のように、そのくぼみが深くなるものに
ついては、ビット線の加工の際に、下層のワード線が露
出する危険性がある。そこで、本実施例のように、拡散
層領域をもちあげることによって、コンタクト孔を開口
する際の加工が容易になる。
この選択成長部は、第６図（ｂ）に示したワード線
（6.4）の加工が終了した後に行う。本実施例では公知
のCVD法を用いて、多結晶シリコンを成長させた。
（6.4）の加工が終了した後に行う。本実施例では公知
のCVD法を用いて、多結晶シリコンを成長させた。
ここで（7.1）は半導体基板、（7.2）は素子間分離
膜、（7.3）はゲート絶縁膜、（7.4）はワード線、（7.
5），（7.8），（7.10），（7.11）は層間絶縁膜、（7.
6）は不純物拡散層、（7.7）は選択成長部、（7.9）は
ビット線、（7.12）は蓄積容量下部電極、（7.13）はキ
ャパシタ絶縁膜、（7.14）はプレート電極である。
膜、（7.3）はゲート絶縁膜、（7.4）はワード線、（7.
5），（7.8），（7.10），（7.11）は層間絶縁膜、（7.
6）は不純物拡散層、（7.7）は選択成長部、（7.9）は
ビット線、（7.12）は蓄積容量下部電極、（7.13）はキ
ャパシタ絶縁膜、（7.14）はプレート電極である。
実施例3. 第８図（ａ），（ｂ）は、本発明の第３図の実施例を
示た工程図である。本発明では、蓄積容量部がメモリセ
ルの最上部に配置されるため、プレート電極は、メモリ
セル上では加工する必要がなくなる。このため、蓄積容
量部の形状がプレート電極の加工に影響を及ぼすことは
ない。この特徴を生かし、蓄積容量部を大きくできるよ
うにしたのが本実施例である。そこで、第８図（ａ）の
ように、蓄積容量部（8.9）の表面に絶縁膜（8.10）を
形成し、一緒に加工する。次に、この表面に、再び導体
層を堆積し、これを異方性ドライエッチすると、第８図
（ｂ）に示したように側壁に残る（8.11）。この側壁の
分だけ容量の増加が実現できる。この実施例によって、
実施例１の構造に比べて、20〜30％の容量増加が実現で
きる。
示た工程図である。本発明では、蓄積容量部がメモリセ
ルの最上部に配置されるため、プレート電極は、メモリ
セル上では加工する必要がなくなる。このため、蓄積容
量部の形状がプレート電極の加工に影響を及ぼすことは
ない。この特徴を生かし、蓄積容量部を大きくできるよ
うにしたのが本実施例である。そこで、第８図（ａ）の
ように、蓄積容量部（8.9）の表面に絶縁膜（8.10）を
形成し、一緒に加工する。次に、この表面に、再び導体
層を堆積し、これを異方性ドライエッチすると、第８図
（ｂ）に示したように側壁に残る（8.11）。この側壁の
分だけ容量の増加が実現できる。この実施例によって、
実施例１の構造に比べて、20〜30％の容量増加が実現で
きる。
ここで、（8.1）は半導体基板、（8.2）は素子間分離
膜、（8.3）はゲート絶縁膜、（8.4）はワード線、（8.
5），（8.8）は層間絶縁膜、（8.6）は不純物拡散層、
（8.7）はビット線、（8.9）は蓄積容量下部電極、（8.
10）は絶縁膜、（8.11）は下部電極側壁部、（8.12）は
キャパシタ絶縁膜（8.13）はプレート電極である。
膜、（8.3）はゲート絶縁膜、（8.4）はワード線、（8.
5），（8.8）は層間絶縁膜、（8.6）は不純物拡散層、
（8.7）はビット線、（8.9）は蓄積容量下部電極、（8.
10）は絶縁膜、（8.11）は下部電極側壁部、（8.12）は
キャパシタ絶縁膜（8.13）はプレート電極である。
実施例4. 第９図は、本発明の第４の実施例を示したものであ
る。本実施例では、ビット線（9.7）と他の導体層との
線間容量を小さくするために、ビット線（9.7）の形成
後に、全体を導体層（9.9）で被り、その導体層をある
電位に固定しようとするものである。この導体層（9.
9）の形成も、ワード線やビット線の形成方法と同じよ
うに、メモリ部コンタクト孔の開口時に、自己整合的に
絶縁されるようにする。これによって、余分なマスクを
追加することなく、中間導体層の形成が行える。
る。本実施例では、ビット線（9.7）と他の導体層との
線間容量を小さくするために、ビット線（9.7）の形成
後に、全体を導体層（9.9）で被り、その導体層をある
電位に固定しようとするものである。この導体層（9.
9）の形成も、ワード線やビット線の形成方法と同じよ
うに、メモリ部コンタクト孔の開口時に、自己整合的に
絶縁されるようにする。これによって、余分なマスクを
追加することなく、中間導体層の形成が行える。
ここで、（9.1）は半導体基板、（9.2）は素子間分離
膜、（9.3）はゲート酸化膜、（9.4）はゲート電極、
（9.5），（9.8），（9.10），（9.11）は層間絶縁膜、
（9.6）は不純物拡散層、（9.7）はビット線、（9.9）
は中間導体層、（9.12）は蓄積容量下部電極、（9.13）
はキャパシタ絶縁膜、（9.14）はプレート電極である。
膜、（9.3）はゲート酸化膜、（9.4）はゲート電極、
（9.5），（9.8），（9.10），（9.11）は層間絶縁膜、
（9.6）は不純物拡散層、（9.7）はビット線、（9.9）
は中間導体層、（9.12）は蓄積容量下部電極、（9.13）
はキャパシタ絶縁膜、（9.14）はプレート電極である。
実施例5. 第10図は、本発明の第５の実施例を示したものであ
る。本実施例では、蓄積容量をさらに増加させるため
に、蓄積容量下部電極（10.9）の側面にくぼみを設けた
ものである。これを作るためには、まず、下部電極の下
地となる導電層を堆積させた後に、絶縁膜を堆積させ、
下地層の上にのみコンタクト孔を開口する。そして、上
層となる導体層を堆積させて、中間に存在する絶縁膜層
ともに第10図のように加工した後、２層の導体層ではさ
まれた絶縁膜のみを除去する。これによって、中間にく
ぼみが形成される。その後、キャパシタ絶縁膜（10.1
0）とプレート電極（10.11）を形成するが、CVD法を用
いることにより、狭いすき間もうめることができる。こ
こで、（10.1）は半導体基板、（10.2）は素子間分離
膜、（10.3）はゲート絶縁膜、（10.4）はワード線、
（10.5），（10.8）は層間絶縁膜、（10.9）は蓄積容量
下部電極、（10.10）はキャパシタ絶縁膜、（10.11）は
プレート電極である。
る。本実施例では、蓄積容量をさらに増加させるため
に、蓄積容量下部電極（10.9）の側面にくぼみを設けた
ものである。これを作るためには、まず、下部電極の下
地となる導電層を堆積させた後に、絶縁膜を堆積させ、
下地層の上にのみコンタクト孔を開口する。そして、上
層となる導体層を堆積させて、中間に存在する絶縁膜層
ともに第10図のように加工した後、２層の導体層ではさ
まれた絶縁膜のみを除去する。これによって、中間にく
ぼみが形成される。その後、キャパシタ絶縁膜（10.1
0）とプレート電極（10.11）を形成するが、CVD法を用
いることにより、狭いすき間もうめることができる。こ
こで、（10.1）は半導体基板、（10.2）は素子間分離
膜、（10.3）はゲート絶縁膜、（10.4）はワード線、
（10.5），（10.8）は層間絶縁膜、（10.9）は蓄積容量
下部電極、（10.10）はキャパシタ絶縁膜、（10.11）は
プレート電極である。
本発明によれば、蓄積容量の下部電極がビット線より
も上に形成される半導体記憶装置において、ビット線ピ
ッチを大巾に縮少でき、メモリアレー面積を縮小でき
る。
も上に形成される半導体記憶装置において、ビット線ピ
ッチを大巾に縮少でき、メモリアレー面積を縮小でき
る。
また、ビット線は蓄積容量部のプレート電極によって
被われるため、メモリのアレー雑音が減少する。
被われるため、メモリのアレー雑音が減少する。
第１図は本発明のメモリセルの平面図、第２図は従来型
STCセルの第１の平面図、第３図は従来型STCセルの第２
の平面図、第４図は第２図に示したSTCセルの断面図、
第５図は本発明のメモリセルの断面図、第６図は本発明
の第１の実施例の工程図、第７図は本発明の第２の実施
例の断面図、第８図は本発明の第３の実施例を示す工程
図、第９図は本発明の第４の実施例を示す断面図、第10
図は本発明の第５の実施例を示す断面図である。 1.1……アクティブ領域、1.2……ワード線、1.3……コ
ンタクト孔、1.4……ビット線、1.5……メモリ部コンタ
クト孔、1.6……蓄積容量下部電極、1.7……プレート電
極、5.1……半導体基板、5.2……素子間分離膜、5.3…
…ゲート絶縁膜、5.4……ワード線、5.6,5.8,5.12……
層間絶縁膜、5.5……不純物拡散層、5.7……ビット線、
5.9……蓄積容量下部電極、5.10……キャパシタ絶縁
膜、5.11……プレート電極。
STCセルの第１の平面図、第３図は従来型STCセルの第２
の平面図、第４図は第２図に示したSTCセルの断面図、
第５図は本発明のメモリセルの断面図、第６図は本発明
の第１の実施例の工程図、第７図は本発明の第２の実施
例の断面図、第８図は本発明の第３の実施例を示す工程
図、第９図は本発明の第４の実施例を示す断面図、第10
図は本発明の第５の実施例を示す断面図である。 1.1……アクティブ領域、1.2……ワード線、1.3……コ
ンタクト孔、1.4……ビット線、1.5……メモリ部コンタ
クト孔、1.6……蓄積容量下部電極、1.7……プレート電
極、5.1……半導体基板、5.2……素子間分離膜、5.3…
…ゲート絶縁膜、5.4……ワード線、5.6,5.8,5.12……
層間絶縁膜、5.5……不純物拡散層、5.7……ビット線、
5.9……蓄積容量下部電極、5.10……キャパシタ絶縁
膜、5.11……プレート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久礼 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川本 佳史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (36)
- 【請求項１】第１配線層により形成されるとともに連続
して配置された第１、第２、第３及び第４のワード線
と、上記第１配線層よりも上に形成された第２配線層に
より形成され、上記第１、第２、第３及び第４のワード
線に交差するとともに連続して配置された第１、第２及
び第３のビット線と、第１、第２、第３及び第４のメモ
リセルとが半導体基板の主表面に形成された半導体記憶
装置において、 上記第１、第２、第３及び第４のメモリセルの各メモリ
セルは、トランジスタと蓄積容量とを有し、 上記第１、第２、第３及び第４のメモリセルの各メモリ
セルの蓄積容量の下部電極は、上記第２配線層よりも上
に形成されるとともに、蓄積容量コンタクト孔を介して
対応するトランジスタのソース又はドレインの一方に接
続され、 上記第１、第２、第３及び第４のメモリセルのうちの２
つのメモリセルのトランジスタのソース又はドレインの
他方はビット線コンタクト孔を介して上記第２のビット
線に接続され、 上記第１のメモリセルの蓄積容量コンタクト孔は、上記
第１及び第２のワード線の間であって、かつ、上記第１
と第２のビット線の間に形成され、 上記第２のメモリセルの蓄積容量コンタクト孔は、上記
第３及び第４のワード線の間であって、かつ、上記第１
と第２のビット線の間に形成され、 上記第３のメモリセルの蓄積容量コンタクト孔は、上記
第１及び第２のワード線の間であって、かつ、上記第２
と第３のビット線の間に形成され、 上記第４のメモリセルの蓄積容量コンタクト孔は、上記
第３及び第４のワード線の間であって、かつ、上記第２
と第３のビット線の間に形成され、 上記第２のビット線は、略直線状に形成され所定のビッ
ト線幅で規定された主要部分を有し、 上記第２のビット線の上記主要部分は上記ビット線コン
タクト孔が開口する部分の上に重なることを特徴とする
半導体記憶装置。 - 【請求項２】上記第１、第２、第３及び第４のメモリセ
ルのうちの上記２つのメモリセルのトランジスタの各ト
ランジスタを形成するアクティブ領域の主要部分は、上
記第２のビット線に対して斜めに形成されたことを特徴
とする特許請求の範囲第１項に記載の半導体記憶装置。 - 【請求項３】上記２つのメモリセルの各トランジスタを
形成するアクティブ領域の主要部分は、上記第２のビッ
ト線に対して45度の角度の方向に形成されたことを特徴
とする特許請求の範囲第２項に記載の半導体記憶装置。 - 【請求項４】上記第２と第３のワード線及び上記第２の
ビット線は、上記第１、第２、第３及び第４のメモリセ
ルのうちの上記２つのメモリセルの蓄積容量コンタクト
孔の間に配置されたことを特徴とする特許請求の範囲第
１項乃至第３項のいずれかに記載の半導体記憶装置。 - 【請求項５】上記第１、第２、第３及び第４のメモリセ
ルのうちの他の２つのメモリセルのトランジスタの各ト
ランジスタを形成するアクティブ領域の主要部分は、上
記第１、第２、第３及び第４のメモリセルのうちの上記
２つのメモリセルののトランジスタの各トランジスタを
形成するアクティブ領域の主要部分とは異なる方向に形
成されたことを特徴とする特許請求の範囲第４項に記載
の半導体記憶装置。 - 【請求項６】上記第１、第２及び第３のビット線の上部
及びビット線間に、対応する上記第１、第２、第３及び
第４のメモリセルの蓄積容量の下部電極とプレート電極
が配置されたことを特徴とする特許請求の範囲第１項乃
至第５項のいずれかに記載の半導体記憶装置。 - 【請求項７】上記第１、第２及び第３のビット線と対応
する上記第１、第２、第３及び第４のメモリセルの蓄積
容量の下部電極との間に、導電層が配置されたことを特
徴とする特許請求の範囲第１項乃至第６項のいずれかに
記載の半導体記憶装置。 - 【請求項８】上記導電層は所定の電位に固定されたこと
を特徴とする特許請求の範囲第７項に記載の半導体記憶
装置。 - 【請求項９】上記第１、第２、第３及び第４のメモリセ
ルの蓄積容量の各下部電極は、その側壁にくぼみが設け
られ、該くぼみに上記蓄積容量のプレート電極が形成さ
れたことを特徴とする特許請求の範囲第１項乃至第８項
のいずれかに記載の半導体記憶装置。 - 【請求項１０】上記第１、第２及び第３のビット線は、
不純物を含む低抵抗多結晶シリコンとシリサイドの積層
膜、もしくは、高融点金属の窒化物と高融点金属の積層
膜を用いたことを特徴とする特許請求の範囲第１項乃至
第９項のいずれかに記載の半導体記憶装置。 - 【請求項１１】上記第１、第２、第３及び第４のメモリ
セルの蓄積容量のキャパシタ絶縁膜は、SiO2とSi3N4か
らなることを特徴とする特許請求の範囲第１項乃至第10
項のいずれかに記載の半導体記憶装置。 - 【請求項１２】上記第１、第２、第３及び第４のメモリ
セルの蓄積容量のキャパシタ絶縁膜は、Ta2O5に代表さ
れる高誘電率絶縁膜を用いた多層膜からなることを特徴
とする特許請求の範囲第１項乃至第10項のいずれかに記
載の半導体記憶装置。 - 【請求項１３】上記第１、第２、第３及び第４のメモリ
セルの蓄積容量のプレート電極は、不純物を含む多結晶
シリコンであることを特徴とする特許請求の範囲第１項
乃至第12項のいずれかに記載の半導体記憶装置。 - 【請求項１４】上記第１、第２、第３及び第４のメモリ
セルの蓄積容量のプレート電極は、タングステンである
ことを特徴とする特許請求の範囲第１項乃至第12項のい
ずれかに記載の半導体記憶装置。 - 【請求項１５】第１配線層により形成されるとともに連
続して配置された第１と第２のワード線と、上記第１配
線層よりも上に形成された第２配線層により形成されと
ともに上記第１と第２のワード線に交差するビット線
と、第１と第２のメモリセルとが半導体基板の主表面に
形成された半導体記憶装置において、 上記第１及び第２のメモリセルの各メモリセルは、トラ
ンジスタと蓄積容量とを有し、 上記第１のメモリセルのトランジスタのゲートは、上記
第１のワード線により形成され、 上記第２のメモリセルのトランジスタのゲートは、上記
第２のワード線により形成され、 上記第１及び第２のメモリセルの各メモリセルの蓄積容
量の下部電極は、上記第２配線層よりも上に形成される
とともに、蓄積容量コンタクト孔を介して対応するトラ
ンジスタのソース又はドレインの一方に接続され、 上記第１及び第２のメモリセルのトランジスタのソース
又はドレインの他方はビット線コンタクト孔を介して上
記ビット線に接続され、 上記第１と第２のワード線及び上記ビット線は、上記第
１のメモリセルの蓄積電極コンタクト孔と上記第２のメ
モリセルの蓄積電極コンタクト孔との間に配置されたこ
とを特徴とする半導体記憶装置。 - 【請求項１６】上記第１と第２のメモリセルのトランジ
スタを形成するアクティブ領域の主要部分は、上記ビッ
ト線に対して斜めに形成されたことを特徴とする特許請
求の範囲第15項に記載の半導体記憶装置。 - 【請求項１７】上記第１及び第２のメモリセルのトラン
ジスタを形成するアクティブ領域の主要部分は、上記第
２のビット線に対しても45度の角度の方向に形成された
ことを特徴とする特許請求の範囲第16項に記載の半導体
記憶装置。 - 【請求項１８】上記ビット線と上記第１及び第２のメモ
リセルの蓄積容量の下部電極との間に、導電層が配置さ
れたことを特徴とする特許請求の範囲第15項乃至第17項
のいずれかに記載の半導体記憶装置。 - 【請求項１９】上記導電層は所定の電位に固定されたこ
とを特徴とする特許請求の範囲第18項に記載の半導体記
憶装置。 - 【請求項２０】上記第１及び第２のメモリセルの蓄積容
量の各下部電極は、その側壁にくぼみが設けられ、該く
ぼみに上記蓄積容量のプレート電極が形成されたことを
特徴とする特許請求の範囲第15項乃至第19項のいずれか
に記載の半導体記憶装置。 - 【請求項２１】上記ビット線は、不純物を含む低抵抗多
結晶シリコンとシリサイドの積層膜、もしくは、高融点
金属の窒化物と高融点金属の積層膜を用いたことを特徴
とする特許請求の範囲第15項乃至第20項のいずれかに記
載の半導体記憶装置。 - 【請求項２２】上記第１及び第２のメモリセルの蓄積容
量のキャパシタ絶縁膜は、SiO2とSi3N4からなることを
特徴とする特許請求の範囲第15項乃至第21項のいずれか
に記載の半導体記憶装置。 - 【請求項２３】上記第１及び第２のメモリセルの蓄積容
量のキャパシタ絶縁膜は、Ta2O5に代表される高誘電率
絶縁膜を用いた多層膜からなることを特徴とする特許請
求の範囲第15項乃至第21項のいずれかに記載の半導体記
憶装置。 - 【請求項２４】上記第１及び第２のメモリセルの蓄積容
量のプレート電極は、不純物を含む多結晶シリコンであ
ることを特徴とする特許請求の範囲第15項乃至第23項の
いずれかに記載の半導体記憶装置。 - 【請求項２５】上記第１及び第４のメモリセルの蓄積容
量のプレート電極は、タングステンであることを特徴と
する特許請求の範囲第15項乃至第23項のいずれかに記載
の半導体記憶装置。 - 【請求項２６】第１配線層により形成されるとともに連
続して配置された第１と第２のワード線と、上記第１配
線層よりも上に形成された第２配線層により形成されと
ともに上記第１と第２のワード線に交差するビット線
と、第１と第２のメモリセルとが半導体基板の主表面に
形成された半導体記憶装置において、 上記第１及び第２のメモリセルの各メモリセルは、トラ
ンジスタと蓄積容量とを有し、 上記第１のメモリセルのトランジスタのゲートは、上記
第１のワード線により形成され、 上記第２のメモリセルのトランジスタのゲートは、上記
第２のワード線により形成され、 上記第１及び第２のメモリセルの各メモリセルの蓄積容
量の下部電極は、上記第２配線層よりも上に形成される
とともに、蓄積容量コンタクト孔を介して対応するトラ
ンジスタのソース又はドレインの一方に接続され、 上記第１及び第２のメモリセルのトランジスタのソース
又はドレインの他方はビット線コンタクト孔を介して上
記ビット線に接続され、 上記第１と第２のメモリセルのトランジスタを形成する
アクティブ領域の主要部分は、上記ビット線に対して斜
めに形成されたことを特徴とする半導体記憶装置。 - 【請求項２７】上記第１と第２のメモリセルのトランジ
スタを形成するアクティブ領域の主要部分は、上記第２
のビット線に対して45度の角度の方向に形成されたこと
を特徴とする特許請求の範囲第26項に記載の半導体記憶
装置。 - 【請求項２８】上記第１及び第２のワード線及び上記ビ
ット線は、上記第１のメモリセルの蓄積電極コンタクト
孔と上記第２のメモリセルの蓄積電極コンタクト孔との
間に配置されたことを特徴とする特許請求の範囲第26項
又は第27項のいずれかに記載の半導体記憶装置。 - 【請求項２９】上記ビット線と上記第１及び第２のメモ
リセルの蓄積容量の下部電極との間に、導電層が配置さ
れたことを特徴とする特許請求の範囲第26項乃至第28項
のいずれかに記載の半導体記憶装置。 - 【請求項３０】上記導電層は所定の電位に固定されたこ
とを特徴とする特許請求の範囲第29項に記載の半導体記
憶装置。 - 【請求項３１】上記第１及び第２のメモリセルの蓄積容
量の各下部電極は、その側壁にくぼみが設けられ、該く
ぼみに上記蓄積容量のプレート電極が形成されたことを
特徴とする特許請求の範囲第26項乃至第30項のいずれか
に記載の半導体記憶装置。 - 【請求項３２】上記ビット線は、不純物を含む低抵抗多
結晶シリコンとシリサイドの積層膜、もしくは、高融点
金属の窒化物と高融点金属の積層膜を用いたことを特徴
とする特許請求の範囲第26項乃至第31項のいずれかに記
載の半導体記憶装置。 - 【請求項３３】上記第１及び第２のメモリセルの蓄積容
量のキャパシタ絶縁膜は、SiO2とSi3N4からなることを
特徴とする特許請求の範囲第26項乃至第32項のいずれか
に記載の半導体記憶装置。 - 【請求項３４】上記第１及び第２のメモリセルの蓄積容
量のキャパシタ絶縁膜は、Ta2O5に代表される高誘電率
絶縁膜を用いた多層膜からなることを特徴とする特許請
求の範囲第26項乃至第32項のいずれかに記載の半導体記
憶装置。 - 【請求項３５】上記第１及び第２のメモリセルの蓄積容
量のプレート電極は、不純物を含む多結晶シリコンであ
ることを特徴とする特許請求の範囲第26項乃至第34項の
いずれかに記載の半導体記憶装置。 - 【請求項３６】上記第１及び第４のメモリセルの蓄積容
量のプレート電極は、タングステンであることを特徴と
する特許請求の範囲第26項乃至第34項にいずれかに記載
の半導体記憶装置。
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