TW302535B

TW302535B -

Info

Publication number: TW302535B
Application number: TW085105869A
Authority: TW
Original assignee: Hitachi Ltd
Priority date: 1995-06-02
Filing date: 1996-05-17
Publication date: 1997-04-11
Also published as: US6469950B2; KR100395260B1; US6215716B1; US20100165706A1; JPH0951042A; US5894433A; US20110235439A1; US20070165448A1; US7251183B2; US7706205B2; US20010006476A1; US20040046188A1; US6917556B2; US6108262A; US8325553B2; US20030012049A1; KR970004020A; US6639828B2; US5668770A; US20050226077A1

Description

痛5巧 A7 ____B7_ 五、發明説明（1 ) 【發明所靥之技術範圍】本發明係有關以低電壓動作之半導體積體電路，尤其令經由Μ I S電晶體或MO S電晶體（以下略記爲MO S 或M〇 S電晶體）所構成之靜態記憶格爲記憶格之半導體積體電路，特別是有關適於靜態記憶體（靜態隨機存取記憶體）之高速.低電力之電路者。【以往技術】經濟部中央標準局員工消費合作社印製一請先閱请背面之注意事項再填寫本頁) 具有閘絕緣膜之電場效果電晶體之一種的MOS 電晶體係伴隨其微細化，耐壓性會下降丈之故，因此不得不降低該動作電壓。此時，爲維持高速動作，配合動作電壓之降低，必需令MOS電晶體的臨限電壓（VT)降低。動作速度係以MO S電晶體之實效閘電壓，即由動作電壓減去VT之值所支配，而此值愈大則愈快速。但是一般而言，令VT爲〇. 4V程度以下時，如眾所皆知，原本應切斷MO S電晶體中，伴隨VT之下降，流入指數函數增加之稱爲副臨限電流的直流電流。爲此，以多數MO S電晶體所構成之半導體積體電路中，雖然爲CMO S電路，但是直流電流則會明顯增加。因此，在於髙速.低電力. 低電壓動作爲重要之今後半導體裝置中，此將成爲本質上之問題。即，產生副臨限電流，就晶片整體而言，則會呈大的直流電流。爲此記憶格內之電晶體，尤其是交叉結合之電晶體之VT則無法呈〇. 4V程度以下。但是如此之時伴隨動作電壓之下降，實效閘電壓則會變得更低。因此本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -4 - 經濟部中央標準局員工消費合作社印製 3ϋ25〇5 at Β7 五、發明説明（2 ) 記憶格之動作範疇則變狹，會受到動作速度下降或VT之製造參差的影響。圖2係爲再說明上述問題點，顯示以往技術之記憶格和波形圖者。做爲記憶格以CMOS型靜態記憶體（SRAM)爲例。首先記憶格爲非選擇狀態，即考量記憶字元線W L 則以如0 V之低準位，格內之記憶節點N 2則等於電源電壓VC C如1 V之髙準位，其他記憶節點N 1爲如0V 低準位的資訊之情形。在於以往，記憶格之所有電晶體之 VT爲〇. 4V以上之故，N通道MOS電晶體QS2及 P通道QC1則皆爲非導通。此係QS2和QC1中由於閘極和源極間電壓爲0V之故者。因此，透過 VCC 流動之電流可加以忽略。此乃爲S RAM爲低電力之理由。此記憶格之電壓範圍係V C C — V T愈小則變得愈小》因此VCC變得愈低VT亦必需變低才行，令VT下降至0. 4V以下時，於原本非導通之2個電晶體QS2 ，Q C 1開始流入副臨限電流，伴隨V T之下降則增加指數函數。一般而言，VT係會由於製造步驟而參差不齊，又，副臨限電流則愈高溫會有所增加之故，在考量VT參差不齊或接合溫度上昇時，此電流在於最惡劣的條件下會變得更大。於片內所有之記憶格會流入此電流之故， 1 2 8K位元程度之SRAM亦會以1 〇mA程度以上的電流進行流通。此電流亦爲格陣列整體之資料保持電流。在考量臨限電流實質上不產生呈較大臨限電壓的MO S電本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ''-_-- --------乂-衣------，訂------( t請先閱请背面之注意事項再填寫本頁) -5 - 經濟部中央標準局員工消費合作社印製 A7 __ B7 五、發明説明（3 ) 晶體的通常S RAM之資料保持電流係1 0 # A以下時，此將會成爲嚴重的問題。因此，在於電流必需設定呈VT 爲0 . 4 V程度以上之較大值。在此考量VT爲0固定於〇. 5V者，令VCC下降之例者。需令VCC下降之要求係除MO S電晶體之低耐壓化的要求之外’由低電壓化之需求或以1個電池加以驅動之需求所產生者。例如， MOS電晶體之細微化的程度爲該通道長爲〇· 5#m以下，以及該閘絕緣膜之膜厚爲6 nm以下時’外部電源電壓VCC下降至1. 5〜1. 0V程度時，電晶體亦能充分高速動作之故，以低電力化爲優先，可V C C下降至此程度。但是，下降V C C時，記憶格之電壓範圍會明顯的降低。即，導通電晶體QS 1之實效閘電壓爲VCC — VT，VC接近 VTT時，此實效閘電壓則變小，對 VT參差之變動率會明顯化之故。又，眾所皆知，會令軟體錯誤耐性下降，記憶格內之交叉結合的對電晶體（Q S 1和QS2、QC1和QC2)間之臨限電壓差（所謂偏置電壓）等之等價雜音的範圍亦隨之下降。記憶格被選擇時VT高至0. 5V，而VCC爲低時，則呈低速動作範圍會下降。於字元線WL例如施加1 V 之VCC時，QT1和QS1則導通，經由流於此之電流和連接於資料線DL的負荷阻抗（實際上以MOS電晶體構成），於DL顯現微小電壓之變化（0. 2V)。另一方面，Q S 2係該閘電壓較VT低很多之故爲非導通，因此其他之資料線/D L中不顯現電壓變化。經由此資料本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） '·. _ - ^衣— I I I 訂 ( C請先閱硪背面之注意事項再填寫本頁) 6 A7 3025〇5 _______B7 五、發明説明（4 ) 一請先哎讀背面之注意事項再填寫本頁) 對線間之電壓極性，記憶格之記憶資訊被辨識進行讀取。在此顯現於D L的電壓變化雖然愈大則可愈安定地辨別，但是爲此必需令大且一定之電流通過QS1， QT1» 就此電流，QS1和ST1之各實效閘電壓幾近相等爲 V C C — VT之故，如前述伴隨VC C之下降電流會變小，又，會使VT之參差影響變強。以上之以往電路和驅動方式中，伴隨V c C之下降，直流電流會明顯增加，記憶格之動作速度則下降.變動或動作範圍會爲之下降•因此，內藏SRAM晶片或SRA Μ之例如微處理晶片等之性能亦隨V C C之下降明顯地劣化。【發明欲解決之課題】經濟部中央標準局員工消費合作社印製本發明之目的係於閘極和源極之各電壓相等時，汲極和源極間實質上不流入電流之MO S電晶體被交叉結合之靜態記憶格中，處於非選擇狀態之記億格內之2個記憶節點的電壓差，則呈較施加對應該記憶格被選擇由資料對線寫入該記憶格之該記憶節點資訊的電壓時之該2個記憶節點之電壓差爲大地，經由控制該記憶格之至少一條供電線的電壓加以實現。由此，記憶格選擇時之主要電源電壓爲低之時，記憶格內之2個記憶節點間電壓可充分爲高之故，記憶格係可爲低電力則在廣動作範圍下安定動作。【發明之實施形態】本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -7 - A7 A7 經濟部中央標準局員工消費合作社印製 _B7 五、發明説明（5 ) 以下，參照圖面說明本發明之實施例。圖1 (a)至（c)係顯示本發明之實施例圖。圖1 (a )係顯示於每格中，附加控制電路動作電位點VCH 和記憶格之連接手段的電晶體QP之例，（b)係於每行附加QP之例，（c)所有之格共有QP爲例者。爲簡化使記憶格內所有電晶體之臨限電壓V T係呈 0. 5V。因此，閘極和源極電壓幾近相等時，電晶體中不會流入副臨限電流。圖1 ( a )係最爲基本之本發明概念圖》記憶格MC之高電位側供電節點的P通道 MOSQC1 ，Q2之共通源極，和於電源VCH間具開關功用之P通道MO S Q P則對記憶格加以插入。記憶格 MC之低電位側供電節點的N通道MOSQS1，QS2 之共通源極係連接於基準電位VS S (通常爲接地電位0 V)。在此例示之記憶格MC係令閘極和汲極相互交叉結合之MO S電晶體所構成的靜態記憶格者。在此所例示之記憶格M C係以閘極和汲極相互交叉結合之MO S電晶體所構成之靜態記憶格者》更且，詳細而言具有Q C 1和 Q S 1所成反相器，和QC 2和Q S 2所成反相器，由另一方之反相器之輸出則各連接於另方之反相器之輸入的記憶格，和於記憶節點Ν 1 ，Ν 2連接各一端之傳送MO S 電晶體QT1，QT2所成。此記憶格MC之動作環境係由外部供給之電壓V C C之充分電流供給能力爲高之電源者，較V C C電壓爲髙之V C Η的電源係呈電流供給能力爲低之電源者。電流供給能力爲低之電源中，流入該供給本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） t請先^?背面之注意事項再填寫本頁) '荩· 訂一 8 _ 經濟部中央標準局貝工消費合作社印製 A7 _B7 五、發明説明（6 ) 能力以上之電流時，會有暫時電源電壓下降之問題。於記憶格由資料對線寫入資料時，令Q P呈非導通之狀態，通常於對線之一方施加VC C，於另一方施加〇。此時令字元線電壓呈VCC時，記憶格Ml，N2之任一方中僅下降QT1或QT2之VT的VCC — VT，又另一方則輸入0 »但是，如果這樣下去記憶電壓（節點N 1 和N2之差電壓）係呈VCC- VT，例如VCC=1 V，VT=〇_ 5V中則呈0. 5V顯然過低。在此寫入之後，即令字元線電壓呈關閉後，令Q P導通，於共通源極施加充分高之VCH(例如2V)。結果記憶格內之文叉結合電晶體係做爲差動放大器工作而活性化，結果， Nl， N2之任一方係充電至VCH，另一方則呈〇。結果記憶電壓係由V C C — VT提高至V CH。導通Q P 之時間雖不需一致於字元線選擇時間亦可，由電流供給能力之弱電源VCH介由記憶格，爲不於資料線DL，/ D L流入不需的電流，呈字元線電壓關閉後之時間者爲佳。然而，於由令字元線關閉後至導通Q P之期間的節點 Nl ，N2之寫入資料係經由各節點Nl，N2所具有之寄生容量加以保持。如上述地，於令記憶格活性化後之資料保持期間或待命時，令Q P呈開啓，於記億格持續供電 V C Η時，此期間之記憶格動作範圍則會擴大。又於記憶格讀取時，動作亦爲髙速且安定。QS1或 QS2之電流驅動能力則僅提升閘電壓之部分有所提升》如此寫入係以令Q Ρ非導通之狀態加以進行之故*不論何種寫入資料本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐〉 ----------{衣------IT------f t請先閱请背面之注意事項再填寫本頁) -9 - 經濟部中央標準局員工消費合作社印製 3 咖 35 A7 __B7_ 五、發明説明（7 ) ，記憶格內係呈動態動作，可以低電力加以髙速寫入。如果沒有QP，於記憶格直接連接VCH，於寫入中途導通 Q P時，於令過去儲存之記憶資訊反轉之寫入時，透過 Q P，流入長時間電流呈高電力，而產生難以反轉的問題〇圖1 (b)係以複數之記憶格共有QP者爲實施例，電晶體數減少的部分其記憶格會爲之小形化。現在，於 MC 1如前述令QP 1非導通的狀態下寫入時，於由資料對線之MCI之例如QC1之閘中強制加.上〇，QC1之閘中強制加上VCC— VTC0.5V)。爲此導通 QC1 ，在充電於共通供電線PL1之寄生容量的VCH 係放電至VC C — VT。此時相同字元線WL 1上之記憶格MC 2係實質上進行讀取動作，但是於上述P L 1之電壓下降時，MC 2之記憶資訊不會有所破壞。MC 2之記憶電壓亦由原來之VCH下降至PL 1電壓的VCC_ V T而已。記憶格內之差動放大器之感度係以成對之電晶體的偏置電壓等加以決定，其係例如0.2 V程度以下， V C C — VT爲此感度以上之故，資訊不會被破壞。即，於寫入終了後，令QP1開啓，於PL1再供予VCH， MC2之記憶電壓亦與MC 1同樣呈VCH。此實施例中，令對應於選擇之字元線的供電線之一條充電至V C Η即可。其他多數之供電線（P L 2等）係保持於VCH之故 ’令對應之充電電晶體（QP 2 )等呈開啓時，不會產生充電動作。即供電線之充電係呈局部化，低電力化。本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） C請先閱或背面之注意事項再填寫本頁) " 訂 -10 - 經濟部中央標準局員工消費合作社印製 A7 ____ B7 __ 五、發明説明（8 ) 圖1 ( C )係令充電電晶體Q P，以所有記憶格共有之實施例，在於集積度較上述之例更爲提升。但是此時，含非選擇之字元線側之記憶格供電線的所有供電線之電壓會下降之故，有爲將此等充電至V C Η的充放電電力增加，低速之可能性之故’需要注意。然而，對字元線共通化鄰接之供電線時，可令記億格之面積變小。例如於第1( b)中，令PL1和PL2呈共通之一條供電線，令此以 1個電晶體加以控制時，在於實際上可減少記憶格之配線數。然而，於S RAM之記憶格之髙電位側之供電節點設置開關MO S電晶體的電路構成，雖記載於日本特開昭 6 0 - 3 8 7 9 6號公報或日本特開平0 2 -1 0 8 2 9 7號公報，介由開關MOS連接之電位係供予裝置之電源電位，與本發明在思想上完全不同。以下中，主要以圖1(b)爲例，不單是寫入動作，並且包含讀取動作，再具體說明實施例。圖3係本發明之實施例電路，圖4係讀取時之時間圓，圖5係寫入時之時間圖。做爲記憶格取P通道MO S電晶體和N通道MO S電晶體所成觸發電路型之格爲例，格內之所有電晶體之臨限電壓V T係呈副臨限電流可幾近忽視程度之高值，即呈 0.5V。又，爲簡化取4位元之格陣列，以電池驅動爲 SRAM之VCC單一電源驅動爲前提，假定 VCC= 1 V 1 V C H=2V。本發明之特徵係本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 29"7公釐） ---------ί '衣------、玎------( C請先閱请背面之注意事項再填寫本頁) -11 - 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（9 ) (1 )有令格供電線（PL 1及PL 2)之電壓對應格之動作時間切換的情況。即格爲非選擇時之資訊保持電壓（圖3中爲2V)係由格之供電線施加之電壓所決定，該大小係於格爲選擇時，於該格較由資料線寫入之寫入電壓爲大地，控制格之供電線的電壓。 (2)資料線（DL1，/DLl，DL2，/DL 2)係以資料線所取得之最大電壓（圖3中VC C=1 V) 的略中間電壓（VCC/2=0.5V)爲基準加以動作。經由此減半資料線之充放電電力。 (3 )被選擇之字元線的脈衝電壓振幅較資料線所得最大電壓爲大。爲消除連接於字元線之選擇電晶體之臨限電壓VT之影響，該脈衝電壓之振幅係以晶片內之昇壓電路等，設定呈較資料線之該最大電壓之VT以上之值（ VCH)。又僅對昇壓之部分提升QT1、QT2之電流驅動能力而呈高速者。內藏於微處理晶片等之S RAM部分，或S RAM晶片本身（以下兩者集合稱之爲SRAM)則考量經由 SRAM活性化信號CE，呈非活性化時者。SRAM內之主要部分係經由預充電信號Φ P呈預充電狀態。例如格之供電線（PL1 ，PL2)係以外部電源電壓（VCC )爲基礎，於晶片內部預充電至充分昇壓之電壓V C Η。由於格內之微小泄放電流所造成格內記憶電壓之下降係經由P— MOS QP1，QP2之補償電流加以阻止，經由此保持各格之記憶狀態。在此，V C Η係以電壓變換電本紙張尺度逋用中國國家標準（CNS ) Α4规格（210Χ297公釐） I--------ί '衣------、?τ------( c請先閱€背面之注意事項再填寫本頁) -12 - 3 0 £； 5 〇 5 Α7 Β7 五、發明説明（10 ) 經濟部中央標準局貝工消费合作社印製 f請先閱請背面之注意事項再填寫本頁) 路VC 2加以形成。VC 2係使用驅動電容之充電激勵電路，以晶片內部昇壓至V C C地加以製作，對應於此該電流驅動能力爲低。但是格內之電晶體臨限電壓係設定充分高至0.5 V以上之故，於百萬位元級之大容量 SRAM 中，亦可令格之泄放電流之總合不過是10 ΜΑ以下而已。因此，對於由V C Η昇壓電路所有之記憶格可供予捕償電流。然而，昇壓電路之詳細部分係記述於「超 VLSI記憶體（培風館，1994年11月發行），第 3 1 5頁」。又，對於以本案之課題之1 V程度之非常低電壓的電源V C C加以動作之開啓晶片的昇壓電路，記載於 Γ 1995 Symposium on VLSI Circuits Digest of Techincal Papet，（1995)，pp. 75-76」。利用於此文獻之昇壓電路之MO S電晶體的臨限電壓係呈0.6 V程度，更且利用臨限電壓爲低之MOS電晶體時，可得於低電壓之電源電壓V C C之中，加以動作之昇壓電路。利用臨限值低之MO S電晶體時，雖需注意前述之副臨限電流，但只要爲形成昇壓電路程度之電晶體數時，不會有實用上無法承受之泄放電流。又，於S RAM之記憶格之髙電位側之供電節點，連接經由外部供給電源產生昇壓電壓之昇壓電路的電路構成係雖記載於日本特開平6 — 2 2 3 5 8 1號公報，但前述供電節點中連接有昇壓電路之電位或外部供給電源。經由S RAM活性化信號C E非活性化之預充電期間中，各資料線（DL1 ，/DLl ，DL2，/DL2 ( 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ' — -13 - 經濟部中央標準局貝工消費合作社印製 A7 __B7 五、發明説明（11 ) 此說明書中巾互補信號對之反轉信號係以/D L 1加以記述））係經由預充電電路 PC預充電於VCC/2。經由如此，資料線之電壓振幅係較 VCC預充電爲減少一半之故，於同時寫入多位元資料時，可減半以往問題之資料線充放電電力。此時VC C/2電源係由VC C以電壓變換電路VC 1所形成，具體而言可利用記載於前述「超 LS I記憶體」之324頁之圖4. 60的電路等。此 V C C/2係於晶片內部製作之故，一般而言負荷電流驅動能力較低。因此，於預充電時，以此V C C/2電源，令直接資料對線之一方由0預充電至VC C/2時，無法供給充分之充電電流之故，V C C/2之準位則會變動。資料對線之數係通常爲6 4或1 2 8以上之多數之故，此變動將會成爲大問題。在此，於各資料線設置放大器 AMP。放大器AMP之功能係將顯現於資料對線格讀取時之微小差動電壓高速地增幅至高速。該結果，資料對線之一方係呈0，另一方面呈VCC。下個預充電動作中， Q E Q則呈開啓，資料對線係自動地呈平衡化之V C C/ 2。爲此由VCC/2電源無需流入大的充電電流。預充電期間爲長時，資料對線則經由該微小泄放電流，徐徐捲入抑制準位變動的微小電流即可。因此，使用AMP時可使用內藏V C C/2電源電路。以下亦參照圖4，對於由記憶格讀取資料時者加以說明。經由SRAM啓動信號CE，SRAM被活化，於某字元線例如WL1被選擇之WL1上，施加VCH之脈本紙張尺度適用中國國家榡準（CNS ) A4規格（2.10 X 297公釐） ---------{ '衣------ir------( C請先閱讀背面之注意事項再填寫本頁) -14 - 經濟部中央標準局員工消費合作社印裝 A7 ___B7 五、發明説明（12 ) 衝時，WL1之所有格（MCI ，MC2)則被活化。此字元線之選擇信號脈衝係接受行位址信號A X，經由行位址解碼器XDEC，驅動裝置DRV所形成。於今格 MCI內之節點Nl ，N2各記憶0.2V (=VCH)時，QT1和 QS1會導通之故，資料線DL1係向0V 徐徐放電。另一方面，Q S 2和Q C 2之閘電壓係幾近呈 0V之故，透過QC2，QT2流入電流，資料線DL1 係由0.5V (=VCC/2)些許上昇》顯現於資料對線之此微小差動電壓要變得充分大時需要花費時間之故，於放大器AMP之驅動線SP， SN，施加脈衝，令資料線DL1，/DLl各高速增幅至0.1 V。AMP係不會如格般地決定 SRAM之集稹度或副臨限電流之故， AMP內電晶體之尺寸係可選擇較格內者爲大，該臨限電壓亦低至0.2V程度之故，可髙速地增幅。更且AMP 係經由放大器驅動電路S P G，記億格被選擇狀態時呈動作狀態，非動作狀態（待命狀態）中，驅動線SP和SN 係呈同電位之故，副臨限電流不會有問題。又，資料對線電壓爲0.5V程度時，AMP亦會動作》如上所述，充分增幅之資料對線的差電壓係經由列位址·解碼器YDEC.驅動裝置DRV的讀取選擇信號 ΦΚ1 ，輸出至I/O對線上，通過讀取.寫入緩衝電路 RWB呈資料輸出DOUT。在此QR1，QR2係令資料對線之電壓變換爲電流之電路者。令此等之電晶體臨限電壓爲0.5 V時，資料線DL 1之電壓爲0V之故，冢紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐) — ----------f衣------、玎------( f請先閲讀背面之注意事項再填寫本頁) —15 - A7 B7 五、發明説明（13) 於I / 〇線中不會有電流流過，另一方面，/D L 1爲 1 V之故，於/ I /0線則流入電流。無論如何是否流入大的電流，則以差動電流或差動電壓（利用圖中之阻抗R )之極性判別形式，於RWB內加以檢出。然而，QR 1 和Q R 2之臨限電壓VT爲足夠低時，例如呈0.2 V是時，可檢出放大器AMP增幅前之微小電壓差之故，在此部分可爲高速化。此係因爲增加降低VT部分之相互電感，而流入更大碗流之故。經濟部中央標準局員工消費合作社印製 1-!- —^1 I — 一OJ C請先閱讀背面之注意事項再填寫本頁) 於以上讀取動作（圖4 )中，詳細調査記憶格MC 1 之節點電壓。如果於此動作期間，導通QP1或QP2，或呈除去QP 1或QP2之構造，於供電線PL 1等強制施以VCH (2V)時則會有問題。VCH爲電流驅動能力爲大之外部電壓時，由 PL1上之所有格之大直流電流則於字元線施加電壓的期間中持續流動之故，而導致成爲大電流。或者如本實施例，於晶片內使用昇壓之電源電壓V C Η時，該昇壓電路之電流驅動能力不足之故， VCH之準位則會下降。爲此PL 1上之非選擇格之記憶電壓亦會下降。一旦令所有之供電線電壓下降時，於 V C Η之準位恢復時則需要較長的時間。此係因爲供電線合計之寄生容量爲大之故。因此S RAM之周期時間會變慢》在此於格非活性時，令所有供電線PL1，PL2經由預充電信號ΦΡ，強制呈VCH(2V)，但於活化期間則令各供電線由V C Η產生竜路切離。各供電線係幾近呈浮動狀態，於此等之寄生容量VC Η準位則被加以保持本紙張尺度適用中國國家標準（CNS ) Α4規格（2Ι0Χ297公釐） -16 - A7 30^535 _____B7 五、發明説明（14) 。但是格被加以活化時（此時爲讀取動作），結果格節點 N1則呈〇，QC2則被強加導通。此等電晶體之源極係連接於PL1之故，PL1之浮動電壓係由VCH下降 ’就結果而言，Nl、N2係充電呈高準位。但是，N1 係強制地固定於DL 1之電壓（OV)之故，因此保持於〇。一方面Q2之閘極，即WL1之電壓爲2V，/DL 亦爲IV之故，QT2則被導通，經由QC2充電至 PL 1和N2之電壓相等地令N2充電，結果PL 1則呈 1 V。明顯地放電呈1 V之供電線係被局部化。即此僅爲 P L 1 ，對應其他非選擇字元線之P L 2係不放電爲保持於V C Η。實際之記憶體中存在多數之供電線，只放電其中之一條不會有無謂之充放電電力，又欲充電內藏之 V C Η產生電路的供電線係局部化爲一條之故，容易進行 V C Η產生電路之設計。格MC 1之寫入動作係如圖5所示，於共通I /0對線施加差動電壓。現今，於MC 1中，過去所記億之資訊係以相反之資訊寫入時爲例。於資料對線D L 1 ，/D L 1中，各別施加1 V，0 V之電壓，此電壓則直接施加於格節點nl ，η2。因此，節點Nl ，Ν2中，則呈寫入差電壓1 V者。令字元線WL由2 V至0呈關閉後，以 Φ Ρ進行預充電時，格節點之差電壓1 V係經由格本身的增幅作用增幅至2V。此因格供電線PL 1之電壓係呈2 V之故。此高電壓則呈其後之資訊保持電壓。在此於寫入動作中令WL 1呈關閉，令VCH產生電路所需充電之容本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） C請先閱讀背面之注意事項再填寫本頁) 衣- 、1Τ 經濟部中央揉準局員工消費合作杜印製 -17 - 經濟部中央標準局貝工消費合作社印製 A7 __B7 五、發明説明（15 ) 量呈最小之後，如前述選擇字元線WL上其他之記憶格Μ C的記憶資訊則不會破壞》記憶格M C 1被讀取或寫入動作被進行，於進行I /〇對線和資訊（資料）之收受期間，於MC 2之WL 1經常施加選擇脈衝之故，與圖4同樣之讀取動作則於MC 2和資料對線D L 2，/D L 2間進行之。因此，PL1由2V改變至IV時，再施加2V之 VCH時，MC2內之2個節點係向VCH，0回復》又，於非選擇字元線WL2上之記憶格MC3，MC4之記憶資訊中完全不會有不好的影響。MC 3 *MC 4內之電晶體中，VT充分爲高之故，不會流入副臨限電流，即使流入時亦爲可忽視之小接合泄放電流之故，供電線P L 2 係預充電時之V C Η則被加以維持》選擇字元線WL之脈衝電壓的振幅爲V C C，將資料線之取得最大值（VD)設定爲VCC — VT以下時，令字元電壓無需由昇壓電壓V C Η產生，又格寫入時等時，可消除記憶格內電晶體（QT1 ，QT2)之臨限電壓V T之影響之故，可容易地進行設計。圖6係此時之實施例，（a)爲顯示電路圖，（b)爲波形圖。圖6係有關圚 3之 SRAM整體中記憶格之驅動方式部分者，與圖3 比較不同之處係預充電電路PC和讀取.寫入電路RWB 。又，此實施例中，字元線之信號準位係基準電位的〇 V 時，取得於電源電位V C C，非選擇時之記憶格之高電位側之供電節點係VCH(=2VCC)，記憶格之低電位側之供電節點係呈基準電位之0 V。又資料線之預充電電本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Γ請先閱讀背面之注意事項再填寫本頁) 訂 -18 - 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（16) 位係設定呈由基準電位（0 V = v S S )至少在記憶格之感度電壓部分上昇之電位。記憶格之感受電壓或感度係例如經由圖1之DL 和 /D L間所施加之電位差，爲反轉觸發電路之記憶格之狀態所需要之最小電位差。將資料線之DL和/DL 間所施加之電位差呈感度電壓時，資料線之預充電電位係此感度電壓之一半以上爲佳。通常記憶格之感度電壓係較 0.2 V爲小之故，在此令之具有多餘的空間，將參照電壓VR取得0.2V，令資料線之預充電電位呈0.2V。換言之此實施例係將資料線之取得電壓振幅之最大值，降低呈VT (0.5 V)以下之記憶格本身所具有感度電壓附近之低電壓V R爲例者。記憶格之資料線之電壓振幅呈最小之故，因其部分而高速低電力動作。又爲此，以令圖示之QL 1和VR參照電壓的比較電路所成降電電源*可將資料對線預充電。記憶格之記憶電壓係充分髙至V C Η (2 V )。以下亦參照圖6 ( b )，對讀取動作加以說明。首先，經由預充電信號ΦΡ，所有之格供電線係預充電至 v C Η ( 2 V)。預充電終了之後，於選擇字元線（ WL 1 )施加振幅VCC ( IV)之脈衝。以格內之節點 Ν1爲〇，Ν2爲 VCH(2V)時爲例，QT1係導通，資料線DL1係由0.2V 至0放電。其他之資料線 /DL1係令QT2爲導逋，QS2爲非導通之故，節點 N2之電荷則分配於/DL1，令資料線由0.2V上昇本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） C請先閱讀背面之注意事項再填寫本頁) 訂 f -19 - 經濟部中央標準局員工消費合作社印製 A7 _B7 五、發明説明（17 ) 呈υ。此上昇分係資料線容量較格內節點容量呈1 0 0倍以上之壓倒性大量之故，因而爲微小者。此時Ν 2之電應係由2 V放電至y。如此地顯現於資料對線之差動電壓係透過讀取電晶體QR1，QR2，做爲格讀取資訊取出I /0對線。在此爲得大的增益，QP 1 ，QP2中使用P 通道MO S。經由此一連串之動作，結果P L 1則降低至 u。但是接著開始預充電動作，y係較格本身之具有感度爲大之故，經由文叉結合之 P通道MOS QC1和 QC2，正常增幅至VCH»但是，N2和N1之電位差 υ爲此感度以下時，於預充電時不正常增幅，有保持反轉資訊之虞。然而，對於寫入動作而言，於由I /0對線選擇之資料對線的一方施加2 V，另一方施加0之差動電壓後，與讀取動作同樣地，經由預充電動作，令P L 1呈 2 V加以進行》圖7係於預充電時，令記憶格之高電位側和低電位側之2個供電節點經由脈衝驅動得大的記憶電壓的實施例者，（a)顯示該電路圖，（b)係顯示該波形圖。圖7係取出關於圖3之S RAM整體中記憶格的驅動方式的部分者，與圖3比較時之不同係令記憶格之低電位側之電位，對應記憶體之選擇非選擇加以變化者。即，記憶格之低電位側之供電節點係於非選擇時基準電位呈0V，於選擇時呈由V C C/2下降至少前述記憶格感度電壓分的電位者。又，此實施例中，字元線之信號準位係取得基準電位之 0V和電源電位VCC，資料線之預充電電位係VCC/ 本紙張尺度適用中國國家標準（CNS〉A4規格（21〇X297公釐） ------:---------—.-IT-------f C請先閱讀背面之注意事項再填寫本頁) -20 - 經濟部中央標準局員工消費合作社印製 A7 ____B7_ 五、發明説明（18 ) 2，非選擇時之記憶格之高電位側之供電節點係呈VC Η (=2 V C C )。圖6中，對於資料線之預充電電壓爲Ο V附近之低電壓，本實施例中爲VC C/2爲其特徵。爲此可令圖6之讀取電晶體QR1 ，QR2置換爲適於髙速動作之Ν 通道MO S。又於預充電時之初期，格內之2類放大器（ QS1和QS2，QC1和QC2)被活化之故，可以更髙速地增幅。現在，假設 VCH=3V，VCC=1.5V ，VT=〇.5V，VR=〇.2V。又於各資料對線呈連接如圖3 V C C/2預充電電路P C者。預充電期間係所有之資料線爲0.75V，PL1等之供電線係3V，連接 PL 1’等之格內N通道MOS的供電線則設定呈0V » 預充電期間係經由QL 3，QL 2會被切斷之故，經由 QL4，PL1’則呈〇。又，所有之格內之2個節點（ N1 ，N2)係對應記憶資訊，呈3V或0。當預充電終了時，PL1係保持於3V» —方面PL1’係經由阻抗 R，向 VCC 上昇，呈（VCC/2) — VR 即 0.55V 時，令（VC C/2 ) — VR爲參考電壓的比較器和經由 Q L 2所製作之電壓限制電路則動作，抑制超越此之上昇。與此同時，例如低電壓側之節點Ν 1亦呈0.5 5 V » 在此爲抑制消耗電力，R’係雖設定於較高之阻抗值，可以MO S電晶體加以代用。字元電壓起動時，Ν 1爲3 V ，N1爲0.55之故，QT1 ，QS1則導通，資料線 D 1則被放電》於〇1 1和P L 1’之間僅於VR有差之本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） C請先閱讀背面之注意事項再填寫本頁) ♦ 訂· -21 - Α7 Β7 五、發明説明（19 ) 經濟部中央標準局員工消費合作社印製 C請先閱讀背面之注意事項再填寫本頁) 故，結果D L 1係p L 1’之電壓則放電至0.5 5。另一方面Q S 2係非導通之故，如前述節點N 2之電荷係透過 QT2，放電至/ DL，N2和/ DL1則幾近爲相等電壓呈0.7 5 V+u。顯現於資料對線之此差電壓係透過連接於各資料線的讀取電路之選擇’取自1 /〇對線。經由之後之預充電’節點N1和N2間之幾近0.2V之差電壓係增幅至3V。PL 1’呈0時’至此較N 1爲0.5 5 V，N2爲0.75V的高電壓之故，QS1和QS2之兩者則導通，N1和N 2間之幾近0.2 V之差電壓係經由交叉結合形放大器Q S 1和Q S 2加以增幅。又此差電壓係經由其他之交叉結合放大器Q C 1和Q C 2加以增幅。圖6之例中，於預充電開始時之格內之增幅初期，以 Q S 2 1和Q S 2所構成之放大器爲非導通，僅對Q C 1 和Q C 2所構成之放大器增幅之故，速度點低。但是本例之中，於增幅初期兩者之放大器寄予增幅作用之故，爲髙速者。又明顯地寫入動作係於選擇之資料對線之一方施加 0.75V，另一方施加0.55地對應寫入資料即可。當然，PL1’係於格選擇時，於讀取時同樣呈0.55V地加以控制。因此圖3之放大器A Μ P係由情況可以加以除去之故，可令晶片小形化。又，資料對線係經常於 VC C/2附近動作之故，各資料線上之預充電電路或讀取電路（QR1 ，QR2)用電晶體之應力電壓則減半之故，可提升可靠度。然而，資料線之預充電電壓係不一定爲 V C C/2。明顯地令資料線之預充電電壓，對選擇時之本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) _ 22 - 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（20 ) p L 1 ’電壓設定高至格內放大器感度以上者即可。又本實施例中，顯示於每格內N通道M〇 S之源極驅動線 PL，（PL1’，PL2’），連接QL12， Q L 3及比較器所成電源電路的例者》此係加速令 P L 1 ’提升至0.5 5 V之時間，令存取時間高速化者。但是爲使晶片面積變小時，可如圖8所示，可令此電路與其他之供電線共用。於預充電期間中，共通供電線P L C 係經由共通電源電路，經常固定於（VCC/2)— VR，但是所有之供電線（PL1，…PLn’）爲〇。現在，PL1’被選擇之時，經由外部位址加以解碼，ΦΡ 係呈 VCC，將PL1放電至0。圖9係於讀取時，資料線之電壓取VC C附近之值的驅動方式的適用例者。圖9係取出有關圖3之s r am整體中記憶格之驅動方式的部分者，與圖3比較時之差異係預充電電路PC和讀取.寫入控制電路RWC。此實施例中，字元線之信號準位係呈基準電位之0V和電源電壓 V C C，非選擇時之記憶格之高電位側之供電節點係呈 VCH ( = 2VCC)，記億格之低電位側之供電節點係呈基準電位之0V。又令資料線之預充電電位呈 VCC 〇於各資料線中，對選擇之格而言，連接呈負荷之電晶體QD 1和QD 2以及平衡資料對線電壓之電晶體 Q E Q。此等之電路爲此實施例之預充電電路p C者。使用圖1 0之讀取動作時間，對以下動作加以說明。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^^^1· ^^^^1 ml mu m c請先閱讀背面之注意事項再填寫本頁) -23 - A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（ 2] ) 1 I 於預充電期間 9 資料對線爲 V C C ( 1 V ) 9 P L 1 1 1 I 係 V C Η ( 2 V ) 0 在此 > 資料對線 D L 1 9 / D L 1 則 1 1 I 經由列位址選擇信號 Φ R W 1 加以選擇 ( Φ R W 1 由 1 V 1 I 請 1 I 至 0 ) > 又字元線 W L 1 則被加以選擇 y 施以 0 至 1 V 之先閱 1 I η 1 [ 脈衝 0 Ν 2 爲 2 V 之時 » 於 Q D 1 、 Q T 1 、 Q S 1 間 9 背面 1 1 流入直流電流 1 結果 D L 1 之中顯現微小之比例電壓 V S 注意畜 1 ( 約 0 .2 V ) » 一 -方面Ν ] L幾近爲（ ) • Q S 2爲非導通項再 1 填 9 又 Q Τ 2 亦由該電壓關係可明白得知爲非導通之故於寫本百 I Q D 2 Q Τ 2 Q S 2 之路徑不會有電流流入 0 此係 Ά '—^ 1 1 I N 1 之電壓係雖然經由比例電壓會有少許之上昇此乃爲 1 1 呈 V T 以下地設計格內之電晶體的大小之故者 0 因此 » 1 1 於資料對線中顯現僅爲 V S 之差動信號〇此電壓係比例訂 1 電壓之故不需經由如面圖 3 之複雜讀取電路直接讀取至 1 1 傳達於 I / 0 對線的外部〇在此 Q S 2 和 Q T 2 係經常 1 | 爲非導通之故蓄存於 Ν 2 之節點的電荷則不會消失〇即 1 P L 1 之電壓爲保持於 2 V 〇因此內藏於晶片之 V C Η I I 昇壓電路之電流驅動能力不大之時因爲於呈該負荷之 1 1 P L 1 不流入電流之故由於狀況可將 Q P 1 除去直接加 1 1 以連接〇但是可進行此情形者則限於讀取動作 0 於寫入動 1 1 作中此將成爲困難者可以 ΓΒ1 圖 1 1 加以說明 0 1 由 I / 0 對線於資料對線之一方 D L 1 爲 1 V 於其 • 1 I 他之 —. 方 / D L 1 呈 0 V 進行寫入時格內之節點 N 1 則 1 I 由 m 去之 0 變爲 0 .5 V « Q Τ ] L之臨限電壓爲C ). 5 V 9 1 1 1 W L 1 之電壓爲 1 V 之故臨限值電壓所下降之分的電壓 1 1 本紙張尺度適用中國國家標準（™規格（脆祕） B7 五、發明説明（22 ) 呈N1之電壓。另一方面N2則由過去之2V變爲0。 QT2則導通，N2係等於/ DL1之電壓地，加以放電者。爲此Q C 1係較Q C 2在於導通的程度上較強，浮動狀態之P L 1係強制地由資料線供予N 1地放電至 0.5 V。因此，經由後續之預充電，必需將P L 1再呈 2 V地加以充電才行。 PL 1之電壓下降愈大，以昇壓電壓（VCH)產生電路，必需令對應此之電荷供予P L 1之故，昇壓電路之負擔則會加重。爲此V C Η產生電路本身之面積則會變大，或消耗電力則會變大。圖1 2係令該電壓下降抑制至 VCC附近的負荷電路者。圖12(a)中，於格選擇之時間帶中，令Q P呈非導通，代之將QR呈導通者。供電線之電壓係由VCH至VCC之故，格內節點之一方（例如N1)係如圖11 ，不需下降至0.5V，抑制於 VCC (IV)。圖12 (b)中，係將預充電脈衝/ 經濟部中央標準局員工消費合作社印製 (•請先閲讀背面之注意事項再填寫本頁) Φ P除去之設計呈簡單者。臨限電壓爲0.2程度時，使用較其他電晶體爲低之N通道MO S電晶體者。臨限電壓爲0.2 V程度時，使用較其他電晶體爲低之N通道 MO S QR »因連接二極體之故，供電線之電壓爲v C C 一 VT，即0.8 V以下時則導通之故，可防止其以下的電壓下降。即格節點之一方係如圖1 1 ，不會下降至 0.5V抑制於0.8V。此電晶體QR係Qp爲長時間關閉之脈衝時間時，呈浮動狀態之P L 1的電壓準位則經由格內之擴散層泄放電流，防治過度下降，具備格之電壓範本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公董）經濟部中央標準局員工消費合作社印製 A7 __B7_ 五、發明説明（23 ) 圍擴大的功能。圖1 0、圖1 1之電壓施加爲前提，如圖9令字元線和供電線平行設置之構成之外，正交配置如圖1 3字元線 WL1，WL2和供電線PL1，PL2之構成。例如 WL 1上之格被加以讀取時，此等所有之格係進行與圖 1 0同樣的動作之故，所有之供給線之電壓.（VCH)準位則不會變化。但是寫入動作中，僅變化靥於被選擇之資料對線的供電線。例如於資料對線DL1，/DLl (圖中已明確之故加以省略），施加對應於寫入資訊之IV 和0之組合脈衝電壓。格MCI係與圖11同樣進行動作，PL1之電壓係由2V下降至0.5V。格MC2係與圖10同樣進行動作之故，PL2之電壓 VCH則不會變化。令字元線和供電線之相互配置關係呈平行或正交，則依存於格之佈局和面積。圖9之中，供電線和資料對線則交叉之故，有以不同之配線層加以佈局的缺點，但是有低離音之優點。侈如於WL 1施加脈衝，格MC 1被加以寫入之故，考量大電壓變化於P L 1產生之時者。此時格 MC 2僞係實效上產生讀取動作之故，該信號則顯現於資料對線DL2，/DL2。此信號爲微小之故，MC2之動作係易於強烈受雜音的影響。但是資料對線係與P L 1 正交之故，P L 2 1之電壓變化則介由結合容量所產生之雜音係於資料對線上會相互抵銷。圖13係與圖9在於利害得失上爲相反者。例如經由P L 1之電壓變動，於鄰接之資料對線（DL2，/DL2)中，會產生差動雜音。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） nt ^^^^1 mV ^^^^1 ^^^^1 ^^^^1 ml (·請先聞讀背面之注意事項再填寫本頁) -26 - 經濟部中央標準局員工消費合作社印製 A7 ___B7 五、發明説明（24 ) 但是此時，如動態記憶體等中眾所皆知令資料對線於中途對線間交叉時，雜音則被相抵銷。以上之實施例中，VCH係於晶片內由令v c C昇壓之電源所產生者爲前提者。此係做爲使用者面言’實現使用容易之VCC單一電源動作者。但是此時，CVCH 係可爲晶片外部電源者。例如如圖14 ’可考量外部2電源（VCC 1 ，VCC2)之情形者。晶片係以输出入界面電路I NTF和靜態記憶體SRAM或演算電路（例如微處理器MPU)等核心CORE所成》 INFT係爲保証即有邏輯界面準位，將較大尺寸之元件以較高之電壓 (VCC 1 )加以動作。一方面CORE係決定晶片之性能（速度，電力）或晶片面積之故，此部分之主要部分則使用低電壓（V C C 2 )動作之微細元件加以髙性能化。 C ORE內之元件係一般而言經由I NTF內之元件加以微細化。於此晶片中，令VC C 1呈過去之實施例內之 VCH即可。經由如此，就晶片整體而言爲2電源動作，但無伴隨內部電源動作之輸出準位變動等之問題，可容易地加以設計。圖15係令圖14以單一電源實現之晶片的適用例。令C ORE之主要部，以將外部單一電源（ VCC)降壓之內部電源（VCC2)動作的晶片中，令 VCC 1呈過去實施例內之VCH即可。以上之實施例中，記憶格係假定爲CMO S型，但是本發明中應用記憶格內之差動放大機能之故，於記憶格內只要至少有一個交叉結合之閂鎖型放大器即可。代替P通本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (•請先閱讀背面之注意事項再填寫本頁) 訂 -27 - 經濟部中央標準局貝工消費合作社印製 A7 ___B7 五、發明説明（25 ) 道MOS (QC1 、QC2)，可爲熟知之高阻抗多矽負荷等亦可。令節點N1 ，N2向VCH提升之故，結果可以交叉結合之N通道MOS( QS1、QS2)加以增幅。又，具有記憶格內之傳送機能的N通道傳送電晶體 QT1 ，QT2的VT係較記憶格內外之電晶體的VT爲低，例如呈0.2亦可。於選擇時降低VT之分，增加 QT1 ，QT2之實效閘電壓，增加驅動電流，可高速動作。但是，於非選擇時，透過QT1或QT2，流入副臨限電流之故，爲進行此，令非選擇狀態之字元線即 QT1、QT2之閘極，由過去之0向負電壓，例如呈較 -0.2 V更深地加以偏壓才行。令閘極電壓和源極電壓各呈VG，VS時，AT1或QT2之非選擇時之實效閘極電壓係呈VG - VS— VT，但VG，VS，VT各爲 —0.2V以下，0，0.2V中，此實效閘極電壓係呈 —0.4 V以下。一方面，令副臨限電流可忽視之V T最小值呈0.4V 時，於通常偏壓條件，具有0.4 V之 VT的電晶體實效閘極電壓係VG，VS，VT各爲〇， 0，0.4V之故，呈一 0.4V»因此組合上述低VT和負電壓閘極的方式中，會加上更低之實效閘極電壓之故，不會流入副臨限電流。然而，此時選擇字元電壓係由非選擇狀態之一0.2V至VCC，或呈其以上起動脈衝者》又，在過去令記憶格內之P通道和N通道電晶體之 VT假定呈相等之0.5 V ’但此並非爲必需者。N通道電晶體係決定資料線讀取電流等之重要電晶體之故’此本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） C請先閱讀背面之注意事項再填寫本頁)

-28 - 經濟部中央標準局員工消費合作社印製 A7 __B7 五、發明説明（26) VT係令副臨限電流不會成爲問題地，令VT爲例如0， 4 V之低壓者。但是P逋道電晶體係充電記憶格內之微小容量爲主要功用，因此略爲低速亦無妨，是故該絕對值呈 0.4 V例如設定呈0.6 V亦可》又爲說明簡化，假定 VCH爲VC C之2倍，但只要VCH爲電晶體耐壓，例如閘極電流以下時，爲V C C以下者即可。更且，有令記憶格內之感度提升的狀態下，高速地充電供電線之方法。如前所述，於記憶格內，電晶體交差結合之電路係視爲差動放大器，於偏移電壓之外，節點N 1 、N 2間之容量差亦會影響差動放大器的感度。就記憶格之佈局而言，高密度化爲優先時，有可容量差之情形，但是此值爲大之時感度則差。即於增幅之前，較節點N 1、 N 2間需要大的電壓差。此容量差所成感度係令供電線（例如PL 1 )起動至VCH的速度愈快則愈差。此問題係如圖1 6所示可以2段增幅加以解決。即將於各供電線（ P L 1等）相互通說道寬度則大幅不同胞例如1 0倍）的 2個電晶體並列連接。施以①P ’首先令通道寬爲小之電晶體（QP 1 )導通’令供電線一點點地充電’增幅至具節點N1，N2間之大電壓差後’施以ΦΡ’，令通道寬爲大之電晶體（QP 1’）導通’加以高速充電。圖1 7係本發明之實施例截面圖°如本實施例所示’ 開關MO S ( Q P )和記憶格之PMO S電晶體係雖形成於η井區，各電晶體之源極或汲極電極係大至v C Η之故，此等井區電位亦需呈VCH。又’此時製作周邊電路之本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）~~~~ (•請先閱讀背面之注意事項再填寫本頁) 訂 B7 五、發明説明（27 ) PMO S電晶體的井區電位係呈VC C時’令基板呈 P 型即可》圖1 8係本發明之其他截面圖實施例。本實施例之中，開關MO S和記憶格之PMO S電晶體中會有大電壓 V C Η之故，令此等之MO S閘極氧化膜，經由較周邊電路爲厚地，可使耐壓變大者。周邊電路之MO S電晶體係爲薄氧化膜壓之故，轉換電感則變大’有呈高速動作之效果。圖1 9係本發明之其他實施例之截面圖。本實施例中，如圖1 ( a )所示，開關Μ 0 S則如附於各記憶格時，爲開關MOS和記憶格之PMOS不分離時的實施例者。於此時，令形成兩MO S電晶體之井區呈V C Η電位即可。經濟部中央標準局員工消费合作社印製 (•請先閲讀背面之注意事項再填寫本頁) 圖2 0係本發明之其他實施例之截面圖，令本發明形成於Ν型基板上時之實施例者。於Ν型基板上適於本發明時，不分離周邊電路和開關MOS和記憶格之 PMOS 。因此，如本實施例所示，於開關MO S和記憶格之 PMO S形成共通深度之Ρ井區，於其中形成Ν井區，可與周邊電路改變電位。爲大爲活用本實施例之優點，於記憶陣列和周邊電路加上功能則爲佳。圖21係適用晶片內之SRAM部分或 ’ 1晶片之SRAM的該實施例。記憶部分係分割爲複數之記憶陣列（M A 1 ’ Μ A 2，…）。總字元線係跨越複數之記憶陣列加以布線。於記憶陣列內，於副字元線（本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " ~ 30 - A7 ______B7 五、發明説明（28 ) WL11 ’".WLnl， WL12，..-WLn2 …）方向爲m個，資料線方向（DL11，/ DL11，··· DL12，/DL12，…，…）爲η個，呈矩陣配置之 mx η個複數記憶格MC所成。介由開關MO S電晶體（ QPLll-’QPLnl， QPL12，...， QPLn2…），於複數之記憶格高電位側之供電節點，施加昇壓電壓VCH之副供電線（PL 1 1 ...... P L η 1 ，P L 1 2，…，P L η 2，…）係令各前述副字元線成對地加以布線。然而，副字元線係於前述實施例之對應中，單純地與字元線換讀。經濟部中央標準局員工消費合作社印掣 C請先閱讀背面之注意事項再填寫本頁) 現在，以圖9爲基本之方式，如圖2 2所示形成記憶格MC之記憶格的MOS電晶體（QC1，QC2， QS1，QS2)的 VT係呈0.5V，傳送MOS電晶體（QT1、 QT2)的VT係呈0.2V ◊即，含於記憶格之MO S電晶體係就S RAM整體而言，副臨限電流不會成爲問題，而設定於臨限電壓，相反地傳送MO S電晶體係設定需注意的臨限電壓。又由此S RAM外部供給之電源VCC 爲IV，由此VCC以電壓變換電路 VC2所形成之昇壓電壓VCH爲2V(=2VCC)，同樣地由V C C以電壓變換電路V C 3形成之負電壓 —V W B 係〇 . 2。例如選擇一條之副字元線WL 1 1 ，即將由前述負電壓—VWB (例如—0.2V)起動至VCC (IV)的格活化脈衝，施加於WL11，將總字元線GL1和控制本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 -31 - A7 _______B7 五、發明説明（29 ) 線RX1經由位址信號加以選擇即可》爲選擇RX1 ，使用YDEC· DRV7各時間控制電路TC加以形成，實質上利用選擇記憶陣列ΜΑ 1信號之記憶陣列選擇信號 <I>s r 1 。即經由接受Os r 1之LCB，將由一VWB起動至VCC的脈衝施加於RX1 ，經由連接於 GL1之其他準位轉換器 LCB，將由VCC起動至一 VWB的脈衝施加GL1即可。總字元線GL1係經由行位址AX至行位址解碼器.驅動裝置DEC. DRV加以選擇。此時其他之G L線（總字元線）和其他之RX線係各爲保持VC C和_VWB。一方面，其他之準位轉換器 LCA，於開關MOS選擇信號群（ΦΡ1 ，ΦΡ2…）中，僅ΦΡ1由0起動至VCH，其他則保持〇。因此，連接於PL11，…，PLnl的開關MOS則呈關閉，非選擇記憶陣列所對應之開關MOS 群爲保持開啓。爲使ΦΡ1由0V起動至VCH，則懊用 YDEC. 經濟部中央標準局員工消費合作社印製 (·請先閱讀背面之注意事項再填寫本頁) D RV和時間控制電路T C 2加以形成，利用實質上選擇記憶陣列ΜΑ 1之信號的記憶陣列選擇信號Φ s p 1。如此地，W L 1 1之記憶格（M C )群係活化如前述加以動作。在此，各資料對線上之Q’D 1 ，Q’D 2係資料對線之電壓爲髙速充電至V C C之加速電晶體者。又RWC係以與圖3同樣之列讀取選擇信號（0RY1 )加以選擇的讀取·寫入電路，爲使之高速化使用低的VT。又爲髙速由I / 0線向資料線進行寫入動作，並列連接以列寫入選本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32 - Α7 Β7 五、發明説明（30 ) 擇信號（OWYl ，/<DWYl)所選擇之N通道和P通道 Μ Ο S。如上所述，令字元線和供電線經由多分割.部分驅動，可減輕內藏之VCH或—VWB的產生電路負擔，而使單一電源設計可更爲容易。伴隨動作之進行，爲使電壓變動故，需於VCH或一 VWB供電之供電線或字元線，則於副供電線副字元線W L 1 1局部化。此實施例係於每供電線附加1個之開關MO S即可之故，有件隨分割面積增加爲小之優點》但是例如ΦΡ 1爲髙電壓（VCH)脈衝之故，爲充放電連接於此線之多數開關MOS的閘容量的電力則比較上較爲龐大。經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖2 3係計算圖2 2之記憶格動作電壓餘額者。此圖之橫軸係顯示由外部供給之電源電壓V C C，縱軸係顯示以令字元線WL呈選擇狀態（由OV至VCC)時至資料線D L和/D L之電位差達到1 〇 OmV的時間所定義的信號起動時間τ。信號起動時間r係愈小愈好。先行技藝 (Conventional )係顯示於圖2 2之記憶格中，6個 MOS電晶體則具有相等之臨限電壓VT = 0.75V，且令Q C 1和Q C 2之源極側供電節點（記憶格之高電位側供電節點）直接連接於電源電壓V C C的以往型記憶格特性。此先行技藝（Conventional)之構成中，MO S電晶體的V T爲大之故，副臨限電流在實質上不會有問題。但是先行技藝（Conventional)之構成中’電源電壓爲 0.8V以下時，急劇地令信號起動時間r增大，在實質本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐〉 -33 - A7 __B7 五、發明説明（31 ) 上得知會不動作。即，使用電源電壓VCC之MOS電晶體的臨限電壓呈VT以下時，爲起動時間r之增大，記憶格則在實質上不會動作。一方面，使用本發明之圖2 2之記憶格時，更且至低電源電壓動作。圓2 3之工作所示曲線係將構成圖2 2之記憶格內記憶格之QC1 ，QC2，QS1及QS2的臨限電壓呈0.75V，令傳送MOS電晶體QT1和 QT2之臨限電壓呈0.2V加以計算者。更且，對於昇壓電壓VCH係2VCC和3 VCC的2個情形加以計算，各以圖和四方形顯示計算點》此例中，電源電壓呈記憶格之MOS 電晶體的臨限電壓以下時，以Γ= 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 1 On s程度動作之，約至0.5程度仍可動作。即，根據本發明時記憶格之MOS電晶體的臨限電壓係無法由副臨限電流的限制呈一定值以下（例如0 . 5 V )，顯示以此臨限電壓以下動作之SRAM的構成法》圖2 2中，令QT 1和QT2之臨限電壓呈副臨限電流有問題之 0.2 V之故，令字元線之低電位側的信號準位呈 — VWB，記憶格爲非選擇狀態時，於QT1和QT2呈不流入副臨限電流者。爲不使於QT1和QT2副臨限電流成爲問題，例如使用0.5 V之臨限電壓之MO S電晶體時，爲使該驅動能力變大，令字元線之髙電位側之信號準位充分加以昇壓即可。更且，令圖2 1等所示之資料線上的負荷MOS或讀取.寫入控制電路RWC內之 Μ ◦ S等的V Τ充分變小時（例如0 . 2 V以下），可進本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -34 - 經濟部中央標準局員工消費合作社印製 A7 __B7_^_ 五、發明説明（32 ) 行充分之低電壓動作。其他之周邊驅動·邏輯電路係如前述單行本「超L S I記憶體」所述，由於使用副臨限電流低域電路，可於充分低之VT，昂充分低之V C C發生效果》因此，做爲晶片整體而言，於格內交叉結合MO S之 VT以下的VC C中亦可動作。本發明係以如電池的低電源電壓動作之裝置中，特別能發揮其優點，即，太陽電池其電源電應約爲0.5 V程度，始可得到於此太陽電池中可加以動作之 SRAM。又因可低電壓化之故，消耗電力的減低效果極爲明顯》圖2 4係會使面積變得略大，爲達更低之低電力化的其他實施例。爲昏單說明僅將圖2 1之WL 1 1和 PL11的部分取出。令圖21之VCH開關之MOS電晶體PL11〜PLnl係對於以一條之信號ΦΡ1同時加以控制而言，圖2 4中係於每分割之供電線，附加控制開關MOS 和該閘極的準位轉換器。例如，WL 1 1被加以選擇，施加活性脈衝時，QPL1之閘極係由過去之0到達 VCH，QPL1則呈關閉。因此以髙電壓（ V CH )驅動之閘極容量係呈1個而低電力化。此時其他之開關MOS之閘極則保持於〇。【發明之效果】由以上實施例可明白，經由本發明可實現內藏於低電壓動作時’不增加消耗電流，電壓範圍爲廣之高速靜態記憶格的半導體裝置。本紙張尺度適用中國國家梯準（CNS ) A4規格（21〇χ297公釐） (•請先閱讀背面之注意事項再填寫本頁)

-35 - A7 302535 __B7 五、發明説明（33 ) 【圖面之簡單說明】 (請先閱讀背面之注意事項再填寫本頁) 【圖1】顯示控制靜態記憶格之供電線電壓的本發明之概念圖〇【圖2】以往之靜態記憶格和其動作波形圖。【圖3】適用於靜態記憶格陣列之實施例。【圖4】圖3之讀取動作時間圖。【圖5】圖3之寫入動作時間圖。【圖6·】適用於靜態記憶格陣列之實施例。【圖7】適用於靜態記憶格陣列之實施例。經濟部中央標隼局員工消費合作社印製【圖8】共有供電用電源電路之實施例。【圖9】適用於靜態記憶格陣列之實施例。【圖1 0】圖9之讀取動作時間圖。【圖1 1】本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X29?公釐） -36 - 經濟部中央標準局員工消費合作社印製 A7 _B7 五、發明説明（34 ) 圖9之寫入動作時間圖。【圖1 2】供電線之電壓下降防止電路圖。【圖1 3】令供電線和字元線正交之實施例。【圖1 4】外部2電源晶片之適用例者。【圖1 5】外部單一電源晶片之適用例者。【圖1 6】供電線之驅動方式的實施例。【圓1 7】本發明實施例之截面圖。【圖1 8】本發明之其他實施例之截面圖。【圖1 9】本發明之其他實施例之截面圖。【圖2 0】本發明之其他實施例之截面圖。【圖2 1】適用於分割記憶格陣列之實施例。【圖2 2】圖21之記憶格內部電路之實施例。【圖2 3】本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） (·請先閱讀背面之注意事項再填寫本頁)

-37 - 302535 A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（ 3ί 5 ) 1 I ΓΒ1 圖 2 2 之記憶格之實施例的特性圖 0 1 1 I 【圖 2 4 ] 1 1 1 分割之供電線驅動方式之實施例。 1 I 請· 1 1 1 閱 I 讀 1 I 【符號說明 ] 背 1 I 之 1 Q C 1 、 Q C 2 、 Q Τ 1 、 Q Τ 2 、Q S 1 > Q S 2 意 1 1 * 1 …記憶格內電晶體 luz. 項再 1 填 -4 N 1 Ν 2 、 … 記億格內記憶節點馬本頁 1 D L 1 > / D L 、 D L 1 1 、/ D L 1 1、 D L 1 2 1 I 、/ D L 1 2 … 資料線 1 W L 1 、 W L 2 、 W L 1 1 、W L 12 、W L η 1 、 1 W L Π 2 … 字元線訂 P L 1 、 Ρ L 2 、 Ρ L 1 * 、 P L ir 1 f ' P L 1 1 1 | P L 1 2 Ρ L η 1 、 1 I P L η 2 … 供電線 1 1 P L C … 共通供電線 1 I Μ C 、 Μ C 1 Μ C 4 … 記憶格 1 1 V S S … 基準電位 1 V C C … 電源電壓 1 · 1 V C Η • · · 電源電壓或昇壓電源電壓 Q Ρ 1 、 Q Ρ 2 > Q Ρ 、 Q Ρ 1，.. •開關 1電晶體 - 1 I C Ε … 晶片活性化信號 1 1 I Ρ C … 預充電電路 1 1 Φ Ρ 、 / Φ Ρ Φ Ρ ] ， Φ Ρ 2、 Φ P 1， … 預充電 1 1 本紙張尺度適用中國國家標準（_域格（21〇赠董）_ 38 _ A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明 '36 ) 1 I 信號 1 1 A M P … 放大器 1 1 S P 、 S N … 放大器驅動線 1 I 請 1 Q E Q « « · 平衡用電晶體先 1 | Φ R 1 、 Φ R 2 … 讀取選擇記號讀背面 1 1 之 Φ W 1 、 Φ W 2 … 寫入選擇記號注查 1 事 1 Φ R w 1 … 讀取寫入選擇記號項 1 填 A X 、 A Υ • · · 行以及列位址寫本装 D i n 、 D 0 U t … 資料輸入以及資料輸出頁 1 1 / w E • · · 寫入控制信號 1 1 Q R 1 、 Q R 2 … 讀取電晶體 1 I Q W 1 、 Q W 2 … 寫入電晶 Hfifa 體訂 S P G • · · 放大器驅動電路 1 I X D E C 、 D E V … 行解碼器以及驅動裝置 1 1 I Y D E c 、 D E V … 列解碼器以及驅動裝置 1 I / 0 / I / 0 … 資料輸出入線 .、 1 R W C * » · 讀取寫入控制電路 1 R w B 參·· 讀取寫入緩衝電路 1 I Q L 1 、 Q L 2 、 Q L 3 、 Q L 4 … 內部電壓控制電 I 晶鹏腊 1 I: 1 Φ X 1 Φ X η 攀· 供電線選擇信號 • 1 1 I N T F • · · 晶片之輸出入界面電路 1 1 C 0 R E • · · 晶片之主要電路 1 1 V D C … 內藏降壓電路 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 3g A7 B7 305535 五、發明説明（37 ) VCC1、VCC2…電源電壓 VC1、VC2、VC3…電壓變換電路 P C G…預充電信號產生電路 LCA、LCB…準位轉換器 R X 1、R X 2…控制線 G L 1 、G L η…總字元線 (DRY 1…讀取選擇信號 Φ W Y 1、…列寫入選擇信號 QPL1、QPL2…開關電晶體 VWB…字元線偏壓電壓 M A 1 、Μ A 2…記憶陣列 Φ s r 1、Φ s r 2…記憶陣列選擇信號 Φ s p 1 、Φ s p 2…記憶陣列選擇信號 T C 1 、T C 2…時間控制電路 GAll、GAnl、GA12、GAn2 … N A N D 閘 •(請先岡讀背面之注意事項再填寫本頁) 装·

、1T 經濟部中央標準局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -40 -

Claims

經濟部中央標準局員工消费合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 、一種半導體裝置，針對使用具閘極和汲極相互交叉結合之MOS電晶體的靜態記憶格的半導體裝置，其特徵係上述交叉結合之MO S電晶體係閘極和源極之各電壓爲相等之時，於汲極和源極間實質上不會流有電流，前述靜態記憶格之供電節點係介由開關連接於第1之電源電壓，前述靜態記憶格之選擇狀態中，令前述開關呈非導通，於前述靜態記憶格之非選擇狀態中，令前述開關導通，前述第1之電源電壓係較資料線之最大電壓爲大者。 2、如申請專利範圍第1項之半導體裝置，其中，於前述開關中，複數之前述靜態記憶格之供電節點則共通加以連接者。 3、如申請專利範圍第1項之半導體裝置，其中，前述資料線之最大電壓係經由第2之電源電壓加以決定’前述第1之電源電壓係令前述第2之電源電壓於晶片內昇壓加以產生者。 4、如申請專利範圍第3項之半導體裝置’其中，以較形成前述靜態記憶格內之記憶格的MO S電晶體的臨限電壓爲小的電源電壓加以動作者。 5、如申請專利範圍第1項之半導體裝置’其中’前述開關爲MO S電晶體，形成至少前述MO S電晶體的第 1導電型之井區電位，和形成前述靜態記憶格的第1導電型之井區電位則連接於前述第1之電源電壓者。 6、如申請專利範圍第4項之半導體裝置，其中，形本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） C請先閲讀背面之注意事項再填寫本頁) 訂 -41 - A8 B8 C8 D8 30^535 六、申請專利範圍成前述開關和前述靜態記憶格的MO S電晶體的閘極絕緣膜，較周邊電路之MO S電晶體的閘極絕緣膜爲厚者。 7、如申請專利範圍第1項之半導體裝置，其中，前述靜態記憶格之傳送MO S電晶體的臨限電壓係較形成記憶格之MO S電晶體的臨限電壓爲小者。 8、如申請專利範圍第1項之半導體裝置，其中，前述開關係同步於字元線之活性時間，控制導通和非導通者〇 9、如申請專利範圍第1項之半導體裝置’其中，複數之靜態記憶格所共有，於供電前述第1之電源電壓的供電線上，設置電壓準位控制手段者。 1 〇、一種半導體裝置，針對於基準電位和第1電位間，經由產生電壓之電源可加以動作之半導體裝置，其特徵係具備靜態記憶格，和連接於前述靜態記憶格之字元線，和連接於前述靜態記憶格之資料線，和接受前述電源，經由前述第1之電位，產生電壓高之第2電位的電壓變換電路，和連接於前述靜態記憶格之髙電位側之供電節點和前述第2之電位間的開關，前述開關係於前述字元線呈選擇狀態時爲非導通者》 1 1、如申請專利範圍第1 0項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生前述第1之本紙張尺度逋用中國國家揉準（CNS〉A4规格（210X297公釐） C請先閲讀背面之注$項再填寫本頁) 、τ 經濟部中央標準局員工消費合作社印製

-42 - 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍電位之1/2電位之第3電位的第2電壓變換電路，前述靜態記億格之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第3之電位，前述字元線係於前述基準電位或前述第2之電位具有信號準位者。 1 2、如申請專利範圍第10項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生較前述靜態記憶格之感度電壓爲大之第3電位的第2電壓變換電路，前述靜態記憶格之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第3之電位，前述字元線係於前述基準電位或前述第1之電位具有信號準位者》 1 3、如申請專利範圍第1 0項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生前述第1之電位之1/2電位之第3電位的第2電壓變換電路，前述靜態記憶格之低電位側之供電節點係前述字元線爲非選擇狀態時爲前述基準電位，前述字元線爲選擇狀態呈前述第4電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第3之電位，本紙張尺度逋用中國菌家標準（CNS〉A4規格（210X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) 訂 -43 - 經濟部中央標準局員工消费合作社印裝 A8 B8 C8 D8 六、申請專利範圍前述字元線係於前述基準電位或前述第1之電位具有信號準位者。 1 4、如申請專利範圍第1 0項之半導體裝置，其中，前述靜態記憶格之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第1之電位，前述字元線係於前述基準電位或前述第1之電位具有信號準位者。 1 5、如申請專利範圍第1 0項之半導體裝置，其中，前述靜態記憶格係具有一方之輸出各連接於其他側之輸入的第1及第2之反相器，和其一端則連接於前述第1之反相器輸入的第1 MO S電晶體，和其一端則連接於前述第1之反相器之輸出的第2M0S電晶體，具有較含於前述第1及第2之反相器之MO S電晶體的臨限電壓，前述第1及第2之MO S電晶體爲小的臨限電壓者。 1 6、如申請專利範圍第1 5項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生較前述基準電壓爲低之第3電位的第2電壓變換電路，前述第1及第2之反相器之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第1之電位，本紙張尺度適用中國菌家橾準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -44 - 經濟部中央標準局員工消費合作社印裂 A8 B8 C8 D8 六、申請專利範圍前述字元線係於前述第3之電位或前述第1之電位具有信號準位者。 1 7、如申請專利範圍第1 0項之半導體裝置，其中，前述開關爲MO S電晶體，形成前述開關MO S電晶體的第1導電型之第1井區，和形成前述靜態記憶格的第1 導電型之第2井區則連接於前述第1之電位者。 1 8、如申請專利範圍第1 7項之半導體裝置，其中，形成前述開關和前述靜態記憶格的MO S電晶體的閘極絕緣膜，較周邊電路之MO S電晶體的閘極絕緣膜爲厚者〇 1 9、一種半導體裝置，針對經由於基準電位和第1 電位間產生電壓的電源加以動作之半導體裝置，其特徵係在於具備複數之記憶陣列，和接受前述電源，產生較前述第1之電位爲大的第2 之電位的電壓變換電路，和越過前述複數之記憶陣列延伸之總字元線，前述記憶陣列係具有實質上於正交之第1方向和第2方向矩陣配置之複數之靜態記憶格，和延伸於前述第1方向，連接前述第1方向之複數靜態記憶格之高電位側之供電節點的副供電線，和連接於前述副電源線和前述之電位間的開關，和延伸於前述第1方向’於前述第1方向之複數靜態記憶格’ 本紙張尺度適用中國菌家標準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂- -45 - 經濟部中央梯準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍對應前述總字元線加以選擇之字元線，和延伸於前述第2方向，連接於前述第2方向之複數靜態記億格之資料線，前述開關係前述字元線呈選擇狀態時，呈非導通者。 2 〇、如申請專利範圍第1 9項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生前述第1之電位之1/2電位之第3電位的第2電壓變換電路，前述靜態記憶格之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第3之電位，前述字元線係於前述基準電位或前述第2之電位具有信號準位者。 2 1、如申請專利範圍第1 9項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生較前述靜態記憶格之感度電壓爲大之第3電位的第2電壓變換電路，前述靜態記憶格之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第3之電位，前述字元線係於前述基準電位或前述第1之電位具有信號準位者。 2 2、如申請專利範圍第1 9項之半導體裝置，其中，前述半導體裝置係具備接受前述電源，產生前述第1之本紙張尺度適用中國画家標準（CNS > A4规格（210X297公釐） (請先閱讀背面之注意事項再填寫本育)

-46 - A8 B8 C8 D8 六、申請專利範圍電位之1/2電位之第3電位的第2電壓變換電路，由前述第2之電位產生前述靜態記憶格感度電壓小之第4電位的第3電壓變換電路，前述靜態記憶格之低電位側之供電節點係前述字元線爲非選擇狀態時爲前述基準電位，前述字元線爲選擇狀態呈前述第4電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第3之電位，前述字元線係於前述基準電位或前述第1之電位具有信號準位者。 2 3、如申請專利範圍第1 9項之半導體裝置，其中，前述靜態記憶格之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第1之電位，前述字元線係於前述基準電位或前述第1之電位具有信號準位者。經濟部中央橾準局貞工消费合作社印製 HI i^i ^^1 ^^1 I -*衣 ^^1 ^^1 ^^1 HI ·請先閱讀背面之注$項再填寫本頁) 2 4、如申請專利範圍第1 9項之半導體裝置，其中，前述靜態記憶格係具有一方之输出各連接於其他側之输入的第1及第2之反相器，和其一端則連接於前述第1之反相器輸入的第1 MO S電晶體，和其一端則連接於前述第1之反相器之輸出的第2M0S電晶體，具有較含於前述第1及第2之反相器之MO S電晶體的臨限電壓，前述第1及第2之M〇 S電晶體爲小的臨限本紙張尺度遑用中國國家橾準（CNS ) Μ规格（210X297公嫠〉 -47 - 六、申請專利範圍電壓者。 2 5、如申請專利範圍第2 4項之半導體裝置’其中，前述半導體裝置係具備接受前述電源，產生較前述基準電壓爲低之第3電位的第2電壓變換電路’ 前述第1及第2之反相器之低電位側之供電節點係連接於前述基準電位，前述資料線係於前述靜態記憶格爲非選擇狀態時呈前述第1之電位，前述字元線係於前述第3之電位或前述第1之電位具有信號準位者。 2 6、如申請專利範圍第1 9項之半導體裝置，其中，前述開關爲MO S電晶體，形成前述開關MO S電晶體的第1導電型之第1井區，和形成前述靜態記憶格的第1 導電型之第2井區則連接於前述第1之電位者。 2 7、如申請專利範圍第2 6項之半導體裝置’其中，形成前述開關和前述靜態記憶格的MO S電晶體的閘極經濟部中央標準局貝工消費合作社印袋 (請先閱讀背面之注意事項再填寫本頁) 絕緣膜，較周邊電路之MO S電晶體的閘極絕緣膜爲厚者〇 2 8、一種半導體裝置，針對經由於基準電壓和第1 之電位間產生電壓之電源可加以動作之半導體裝置’其特徵係在於具備具有一方之输出各連接於各其他側之输入的第1及第 2之反相器，和其一端則連接於前述第1之反相器輸入的第1M0S 電晶體，和其一端則連接於前述第1之本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐） -48 - 經濟部中央標隼局員工消費合作社印裝 A8 B8 C8 ____ D8 六、申請專利範圍反相器之輸出的第2 MO S電晶體的靜態記憶格，和連接於前述第1及第2MO S電晶體之閘極的字元線，和連接於前述第1及第2MO S電晶體之各其他端的一對互補資料線，和接受前述電源，產生較前述第1電位電壓高之第2 電位的電壓變換電路，和連接於前述第1及第2之反相器之高電位側之供電，綠趣前雜寿2電位的開關， '具有較含於前述第1及第2之反相器之MOS電晶體的臨限電壓，前述第1及第2之MO S電晶體爲小的臨限電壓者。 2 9 '如申請專利範圍第2 8項之半導體裝置，其中 ’前述半導體裝置係具備接受前述電源，產生較前述基準電壓爲低之第3電位的第2電壓變換電路，前述第1及第2之反相器之低電位側之供電節點係連接於前述基準電位，前述一對的相補資料線係於前述靜態記憶格爲非選擇狀態時呈前述第1之電位，前述字元線係於前述第3之電位或前述第1之電位具有信號準位者》 3 0、如申請專利範圍第2 9項之半導體裝置，其中 * 前述開關爲MO S電晶體，形成至少前述MO S電晶本紙張尺度逋用中國國家標準（CNS ) A4規《格（210X297公釐） (.請先閣讀背面之注意事項再填寫本頁) 4 訂 -49 - 8888 ABCD 經濟部中央揉準局負工消费合作社印製々、申請專利範圍體的第1導電型之井區電位，和形成前述靜態記億格的第 1導電型之井區電位則連接於前述第1之電源電壓者。 3 1 、如申請專利範圍第3 0項之半導體裝置，其中，形成前述開關和前述靜態記憶格的MO S電晶體的閘極絕緣膜，較周邊電路之MO S電晶體的閘極絕緣膜爲厚者〇 3 2、一種半導體裝置，針對經由於基準電壓和第1 之電位間產生電壓之電源可加以動作之半導體裝置，其特徵係在於具備具有一方之輸出各連接於各其他側之輸入的第1及第 2之反相器，和其一端則連接於前述第1之反相器输入的第 1 MO S電晶體，和其一端則連接於前述第1之反相器之輸出的第2M0 S電晶體的靜態記憶格，和連接於前述第1及第2M0 S電晶體之閘極的字元線，和連接於前述第1及第2M0 S電晶體之各其他端的一對互補資料線，和接受前述電源，產生較前述第1電位電壓高之第2 電位的電壓變換電路，和連接於前述第1及第2之反相器之髙電位側之供電節點和前述第2電位的開關，前述基準電位和前述第1之電位差係較含於前述第1 及第2之反相器的MO S電晶體的臨限電壓爲低者。 3 3、如申請專利範圍第3 2項之半導體裝置，其中本紙張尺度逋用中國國家操率（CNS >八4胁（210X297公羞) ~ ' (請先閲讀背面之注意事項再填寫本頁). 訂 -50 - A8 B8 C8 D8 六、申請專利範圍，具有較含於前述第1及第2之反相器之MO S電晶體的臨限電壓，前述第1及第2之MO S電晶體爲小的臨限電壓者。 3 4、如申請專利範圍第3 3項之半導體裝置，其中 9 前述半導體裝置係具備接受前述電源，產生較前述基準電壓爲小之第3電位的第2電壓變換電路，前述第1及第2之反相器之低電位側之供電節點係連接於前述基準電位，前述一對之互補資料線係前述靜態記憶格爲非選擇狀態時呈前述第1電位，前述字元線係於前述第3之電位或前述第1之電位具有信號準位者。 3 5、如申請專利範圍第3 4項之半導體裝置，其中，前述開關爲MO S電晶體，形成前述開關MO S電晶體的第1導電型之井區，和形成前述靜態記憶格之MO S電晶體之第1導電型之井區則連接於前述第1之電位者。經濟部中央揉準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 3 6、如申請專利範圍第3 5項之半導體裝置’其中，形成前述開關和前述靜態記憶格的MO S電晶體的閘極絕緣膜，較周邊電路之MO S電晶體的閘極絕緣膜爲厚者本紙張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐）