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JP2002368135A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2002368135A
JP2002368135A JP2001176453A JP2001176453A JP2002368135A JP 2002368135 A JP2002368135 A JP 2002368135A JP 2001176453 A JP2001176453 A JP 2001176453A JP 2001176453 A JP2001176453 A JP 2001176453A JP 2002368135 A JP2002368135 A JP 2002368135A
Authority
JP
Japan
Prior art keywords
memory cell
power supply
voltage
mos transistor
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001176453A
Other languages
English (en)
Inventor
Masanao Yamaoka
雅直 山岡
Kenichi Osada
健一 長田
Koichiro Ishibashi
孝一郎 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001176453A priority Critical patent/JP2002368135A/ja
Priority to US10/163,310 priority patent/US6795332B2/en
Publication of JP2002368135A publication Critical patent/JP2002368135A/ja
Priority to US10/926,032 priority patent/US7190609B2/en
Priority to US11/657,026 priority patent/US7397693B2/en
Priority to US12/133,343 priority patent/US7589993B2/en
Pending legal-status Critical Current

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    • G11—INFORMATION STORAGE
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】従来の低電圧動作を目的としたSRAMメモリセル
では、メモリセルを構成するMOSトランジスタのしきい
値を下げるとメモリセルの動作マージンであるスタティ
ックノイズマージンが減少するという問題があった。 【解決手段】周辺回路電源線４の電源電圧Vddより高い
電圧Vdd'を、メモリセル電源線４からメモリセルの電源
電圧としてメモリセルアレイ３０に供給する構成とす
る。 【効果】駆動MOSトランジスタのコンダクタンスが大き
くなることから、スタティックノイズマージンを低下さ
せることなくメモリセル内のMOSトランジスタのしきい
値を下げられると共に、駆動MOSトランジスタと転送MOS
トランジスタのゲート幅の比を１とすることができメモ
リセル面積を小さくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に書き込み時の動作マージンを確保し、低電圧、
低電力で動作するSRAM(Static Random Access Memory)
に好適な半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ますます機器の携帯化が進み、大
規模半導体集積回路(LSI)の低消費電力化への需要が高
まっており、そのために１Ｖ以下の電圧で動作するLSI
技術が必要となっている。今後は、０．９Ｖ程度の動作
電圧で動作するLSIからさらに動作電圧を下げる要求が
高まり、０．５Ｖ程度の動作電圧でも動作するLSIが求
められると考えられる。
【０００３】LSIを低電圧で動作させる場合に、低電圧
でも動作電流がとれるようにMOSトランジスタのしきい
値電圧を下げることが行われる。しかし、SRAMのメモリ
セル内のMOSトランジスタのしきい値電圧を下げた場
合、ノイズに対する余裕であるスタティックノイズマー
ジンが下がってしまい、読み出し動作が不安定となる。
これを示したのが図２４の(a)および(b)である。図２４
(a)中の参照符号１１で示した両端矢印の線が、従来の
しきい値を下げていないメモリセルのスタティックノイ
ズマージンである。これに対して、図２４(b)に示した
ように、しきい値を下げたメモリセルのスタティックノ
イズマージン１２は小さくなっている。
【０００４】図２は、SRAMのメモリセルの回路構成図で
ある。SRAMのメモリセルは、ソース同士を接続したNチ
ャネルMOSトランジスタ（駆動MOSトランジスタ）N1,N2
と、その駆動MOSトランジスタN1,N2のドレインにそれぞ
れドレインが接続されたPチャネルMOSトランジスタ（負
荷MOSトランジスタ）P1,P2と、それぞれゲートがワード
線WLに接続されると共にビット線BL,/BL（ここで、記号
“/”は、反転を表すバー記号の代わりに用いる。）と
駆動MOSトランジスタN1,N2のドレインとの間にソース・
ドレイン経路が接続されたNチャネルMOSトランジスタ
（転送MOSトランジスタ）N3,N4とから構成される。
【０００５】なお、図２において参照符号４は負荷MOS
トランジスタP1,P2のソース線すなわちメモリセルの電
源線、５は駆動MOSトランジスタN1,N2のソース線すなわ
ち通常はメモリセルの接地線、６および７はメモリセル
のデータ保持ノード(記憶ノード)、Vwはワード線WLの電
圧、Vb1,Vb2はそれぞれビット線BL,/BLの電圧、Vddmは
メモリセルの電源線４の電圧、Vssmはメモリセルの接地
線５の電圧である。またVn1,Vn2はそれぞれデータ保持
ノード６,７の電圧であり、データとしては“１”また
は“０”であり、互いに逆となる。
【０００６】次に、このような構成のSRAMメモリセルの
スタティックノイズマージンが、MOSトランジスタのし
きい値を下げても下がらないようにするために、従来か
ら採られている方法について説明する。MOSトランジス
タのしきい値を下げてもSRAMメモリセルのスタティック
ノイズマージンを下げないようにするためには、メモリ
セルの駆動MOSトランジスタN1,N2のコンダクタンスを、
転送MOSトランジスタN3,N4のコンダクタンスと比較して
大きくする必要がある。これを達成するためには、ワー
ド線WLのハイレベルの電圧Vddよりも高い電圧Vdd'を、
負荷MOSトランジスタP1,P2のソースに接続されるメモリ
セルの電源線４の電圧Vddmとして印加し、駆動MOSトラ
ンジスタN1,N2のゲート電極に印加される電圧を転送MOS
トランジスタN3,N4のゲート電極に印加される電圧より
も高くすればよい。これにより駆動MOSトランジスタN1,
N2のコンダクタンスが大きくなり、図２４の(c)に参照
符号１３で示したようにスタティックノイズマージンも
大きくなる。
【０００７】したがって、従来の低電圧動作を目的とし
たSRAMメモリでは、特開平9-185886号公報で開示されて
いるように、読み出し時に限りメモリセルアレイ全体の
電源線の電圧を高くしたり、或いは読み出すメモリセル
すなわち読出し時に選択されたメモリセルの電源線に高
電圧を印加する等の方法がとられている。
【０００８】読出し時のみにメモリセルの電源線の電圧
Vddmを昇圧するのは、書き込み時の動作マージンは負荷
MOSトランジスタP1,P2のコンダクタンスと駆動MOSトラ
ンジスタのコンダクタンスの比が大きくなるほど減少す
るからである。このため、従来は読み出し時に限って選
択メモリセルもしくはメモリセルアレイの電源線４の電
圧Vddmの昇圧を行い、書き込み時の動作マージンが下が
るのを抑えていた。
【０００９】なお、特開平9-185886号公報には、書き込
み動作が可能な電位でありさえすれば、読み出し動作時
に限ることなく、メモリセルに印加されるメモリセルの
電源電位を定常的に周辺回路等の電源電位よりも高くし
ておくことも可能であることが記載されている。
【００１０】また、低電圧動作に限らず通常のSRAMメモ
リセルでは、読出し時のスタティックノイズマージンを
大きくとるために、上記したように駆動MOSトランジス
タのコンダクタンスを、転送MOSトランジスタのコンダ
クタンスより大きくする必要がある。このため、駆動MO
Sトランジスタのゲート幅が転送MOSトランジスタのゲー
ト幅より大きく製造されていた。特に、特開2001-28401
号公報に開示されるように、図９に示した従来のSRAMメ
モリで使用されているメモリセルレイアウトでは、駆動
MOSトランジスタおよび転送MOSトランジスタの拡散領域
を曲がることなく形成しているにもかかわらず、ゲート
幅のサイズの違いにより拡散領域は単純な矩形にはなっ
ていなかった。なお、図９において参照符号３３はコン
タクト、３４はNチャネルMOSトランジスタ（以下、NMOS
トランジスタと呼ぶ）N1,N2,N3,N4のソースおよびドレ
インとなるN形拡散層、３５はゲート電極となるポリシ
リコン、３６は１個のSRAMメモリセル領域、３９はPチ
ャネルMOSトランジスタ（以下、PMOSトランジスタと呼
ぶ）P1,P2,P3,P4のソースおよびドレインとなるP形拡散
層を表している。
【００１１】さらに、同じ従来例の特開2001-28401号に
は、駆動MOSトランジスタと転送MOSトランジスタのゲー
ト幅の比を１にするために、駆動MOSトランジスタN1,N2
に比べて、転送MOSトランジスタN3,N4の酸化膜厚を厚く
するか、或いは電界緩和のための低濃度ドレイン領域の
不純物濃度を低くすることにより駆動力に差をつけてい
わゆるセルレシオを大きくする等の製造プロセスの変更
を行って実現することが記載されている。
【００１２】
【発明が解決しようとする課題】しかしながら、前述し
た読み出し時にのみメモリセルアレイの電源線に高い電
圧を印加する従来の方法によれば、メモリセルアレイの
電源電圧Vddmが周辺回路の電源電圧Vddよりも高い所望
の電圧Vdd'に変わるまでには時間がかかってしまう。さ
らに、メモリセルアレイの電源線の電圧を上げ下げする
ために電源線の充放電に要する余分な電力を消費してし
まい、低電圧で動作するSRAM回路ではあるが、低消費電
力を実現することができなくなる。これは、読み出しを
実行する選択されたメモリセルの電源電圧Vddmだけを昇
圧する場合でも、程度の多少はあるが、消費電力が増加
する。また、定常的にメモリセルの電源電圧を周辺回路
等の電源電圧よりも高くする場合は、書き込み時と待機
時にはメモリセルの接地電圧を周辺回路の接地電圧より
も高くなるように設定すると共に、読み出し動作時にの
みメモリセルの接地電圧を周辺回路の接地電圧と同じに
設定する必要が有り、結局、相対的な電源線間の電圧の
上げ下げが必要となり電源線の充放電に要する余分な電
力を消費することになる。
【００１３】また、図９のような拡散領域３４，３７お
よび多結晶シリコン(ポリシリコン)の層３５を直線的に
形成し対称性の高いレイアウトを作ることによって、そ
れ以前の対称性が少なくまたポリシリコンが曲げられて
いるレイアウトと比較して製造時のばらつきは抑えるこ
とが出来るようになった。しかし、このレイアウトでは
駆動MOSトランジスタN1，N2のゲート幅W1と転送MOSトラ
ンジスタN3，N4のゲート幅W3がコンダクタンスを調整す
るために異なっており、図９のように拡散領域３４，３
７を完全な矩形にするにはいたらなかった。実際には、
駆動MOSのゲート幅W1と転送MOSのゲート幅W3の比W1/W3
を１．５〜２にすることにより、駆動MOSトランジスタ
と転送MOSトランジスタのコンダクタンスの比を調整し
てスタティックノイズマージンを確保していた。そのた
め、このレイアウトを採用する以前のSRAMメモリセルと
比較すると製造時のばらつきは減少しているものの、完
全な矩形の拡散領域を形成する場合と比べれば、ばらつ
きが多いと考えられる。
【００１４】さらに、同じ従来例の特開2001-28401号に
記載されているように、ゲート幅の比W1/W3を１にする
ために、低濃度ドレイン領域の不純物濃度を変えて駆動
力に差をつけセルレシオを大きくする等の製造プロセス
の変更を行って実現するやりかたでは、製造条件が複雑
になって歩留まりが低下したり、製造工程が増加してコ
スト高を招いてしまう難点がある。
【００１５】そこで、本発明の目的は、スタティックノ
イズマージンを確保した低電圧動作と低消費電力とを両
立できるSRAMメモリに好適な半導体記憶装置を提供する
ことにある。
【００１６】また、スタティックノイズマージンを確保
したまま、駆動MOSトランジスタと転送MOSトランジスタ
のゲート幅の比を１として拡散領域の矩形レイアウトを
可能にし、製造ばらつきの小さい半導体記憶装置を提供
することも本発明の目的である。
【００１７】
【課題を解決するための手段】前述した課題を解決する
ために本発明に係る半導体記憶装置は、Nチャネル型の
２つの駆動MOSトランジスタおよび２つの転送MOSトラン
ジスタと、Pチャネル型の２つの負荷MOSトランジスタに
より構成されたスタティック型のメモリセルが半導体基
板上にアレイ状に形成され、上記駆動MOSトランジスタ
のソース電極が第１動作電位点に接続され、上記負荷MO
Sトランジスタのソース電極が第２動作電位点に接続さ
れた半導体記憶装置において、上記第１動作電位点と第
２動作電位点との間の電位差を第１の電位差とし、上記
転送MOSトランジスタのゲート電極に印加されるハイレ
ベル電位と第２動作電位点との電位差を第２の電位差と
したとき、メモリセルを動作させている状態では第１の
電位差が第２の電位差よりも大きい電位となるように設
定したことを特徴とするものである。
【００１８】すなわち、メモリセルアレイの電源線に、
読み出し時のみではなく書き込み動作時も含めてSRAMが
動作している時には常にワード線のハイの電圧Vddより
も高い電圧をかけておくように構成する。従来技術で述
べたように、書き込み時にメモリセルの電源線の電位を
高くすることは、書き込み時の動作マージンが少なくな
るため、従来は行なわない方が良いとされてきた。
【００１９】しかしながら、メモリセルアレイの電源線
の電圧Vddmを昇圧することにより、駆動MOSトランジス
タのゲート-ソース間に印加される電圧は転送MOSトラン
ジスタのゲート-ソース間に印加される電圧よりも高く
なる。これにより、駆動MOSトランジスタのコンダクタ
ンスが、転送MOSトランジスタのコンダクタンスよりも
大きくなるので、これを積極的に用いることにより、従
来のメモリセルアレイの電源電圧Vddmを昇圧しないメモ
リセルと比較して駆動MOSトランジスタのゲート幅W1と
転送MOSトランジスタのゲート幅W3のゲート幅比W1/W3を
小さくすることが可能となることに着目した。
【００２０】書き込み、読み出し動作にかかわらず、メ
モリセルアレイの電源電圧Vddmを昇圧する場合には、書
き込み時のノイズマージンが減少するという問題がある
が、次に述べるように、電圧Vddmを昇圧することによっ
て回路製作上のばらつきが小さいレイアウトが可能とな
る。すなわち、スタティックノイズマージンを確保した
まま駆動MOSトランジスタと転送MOSトランジスタのゲー
ト幅比W1/W3を１とすることが可能となる。これにより
製造工程を変更することなく、図１０のようにメモリセ
ルをレイアウトした時の拡散領域を完全な矩形とするこ
とができ、製造時のばらつきを抑えることも可能とな
る。
【００２１】この製造時のばらつきが抑えられることに
よって、動作時に必要であった動作マージンを少なく抑
えることが出来るようになる。したがって、メモリセル
アレイの電源電圧Vddmを昇圧した場合に、書き込み時の
動作マージンが減少するという問題点を解決することが
できる。
【００２２】また、製造時のばらつきが減少し、必要な
動作マージンが少なくなったといえども、実際に回路動
作に必要なだけの書き込み時の動作マージンが取れなく
なる可能性もあるので、PMOSトランジスタのしきい値電
圧をNMOSトランジスタのしきい値電圧よりも高く設定す
る。これにより、メモリセル内の負荷MOSトランジスタ
のコンダクタンスと転送MOSトランジスタのコンダクタ
ンスとの比が小さくなり、書き込み時の動作マージンを
大きくすることが出来る。
【００２３】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置の好適ないくつかの実施の形態例について添付図面を
用いて説明する。なお、各図において同じ参照記号は、
同じ構成部分を示している。
【００２４】＜実施形態１＞図１は本発明に係るSRAMメ
モリを構成するメモリセルアレイ３０と、ワードドライ
バやデコーダ等を含むメモリの周辺回路３１と、センス
アンプやデコーダ等を含むメモリの周辺回路３２と、メ
モリセルアレイ３０及び周辺回路３１，３２に供給され
る電源線２，４の各電圧Vdd,Vddmの関係とを示すブロッ
ク図である。メモリセルアレイ３０の電源線４には、メ
モリセルアレイ以外の周辺回路３１，３２の電源線２の
電圧Vddよりも高い電圧Vdd'が印加される。なお、メモ
リセルアレイ３０内のメモリセル駆動MOSトランジスタ
のソース線と、その他の周辺回路の接地線を示していな
いが、同じ接地電圧Vssが印加されている。
【００２５】本実施の形態例におけるSRAMメモリのメモ
リセルの構成は、１メモリセルが６個のトランジスタか
ら構成される図２に示した従来のSRAMメモリのメモリセ
ルと同じであるので、本実施の形態例でもメモリセルに
関しては図２を用いて説明する。他の実施の形態例にお
いても同様である。
【００２６】図２のメモリセルにおいて、ワード線WLの
電圧をVw、ビット線BL,/BLの電圧をそれぞれVb1,Vb2、
メモリセルの電源線４の電圧をVddm、メモリセルの接地
線５の電圧をVssm、メモリセルのデータ保持ノード６，
７の電圧をそれぞれVn1,Vn2とする。また、周辺回路の
電源電圧をVdd、接地電圧をVssとする。
【００２７】メモリセルの電源線電圧Vddmをワード線電
圧Vw、ビット線電圧Vb1,Vb2より高い電圧Vdd'に保つこ
とによって、SRAMセルの駆動MOSトランジスタN1,N2のゲ
ート-ソース間電圧が転送MOSトランジスタN3,N4のゲー
ト-ソース間電圧より大きくなる。これにより、駆動MOS
トランジスタN1,N2のコンダクタンスは転送MOSトランジ
スタN3,N4のコンダクタンスより大きくなり、SRAMメモ
リセルのノイズマージンが大きくなるので、低い電圧で
動作させるためにMOSトランジスタのしきい値を低く設
定することが可能となる。
【００２８】図３に本実施の形態例におけるメモリ動作
時のメモリセルの各部の電位の変化を示し、図４に従来
例の読み出し時のみ昇圧する場合のメモリ動作時のメモ
リセルの各部の電圧の変化を示す。図３及び図４のそれ
ぞれ(a)はワード線電圧Vwとメモリセルの電源線電圧Vdd
mの電位変化を、(b)はメモリセルのデータ保持ノードの
電圧Vn1,Vn2の電圧変化を、(c)はビット線電圧Vb1,Vb2
の電圧変化を示している。
【００２９】図４(c)は、読み出し前のビット線電位が
ハイとなっており、従来例で示されている例とは異なる
が、本発明で示している図３の例と同様の動作をさせる
とすれば、図４(a)〜(c)で示す電位となる。メモリアレ
イの電源電圧Vddmとしては、通常は周辺回路と同等の電
圧であるVddが印加されている。
【００３０】読み出し時には、メモリアレイの電源電圧
Vddmとして周辺回路の電源電圧よりも高い電圧Vdd'を印
加し、その後、ワード線電圧Vwをロー(Low)からハイ(Hi
gh)に立ち上げ、選択されたメモリセル内のデータ保持
ノード（記憶ノード）６，７がビット線BL,/BLにそれぞ
れ接続される。それとともに、メモリセルのMOSトラン
ジスタによりビット線電圧Vb1とVb2に電位差ができ、メ
モリセルのデータが読み出される。
【００３１】書き込み時には、メモリアレイの電源電圧
Vddmとして周辺回路の電源電圧と同じ電圧Vddを印加す
る。メモリアレイの電源電圧Vddmが電圧Vddに変化した
後に、ワード線電圧Vwを立ち上げるとともに、書き込み
回路（不図示）からビット線BL,/BLにデータが書き込ま
れ、ビット線の電圧Vb1,Vb2がそれぞれハイとローにな
る。これにより、メモリセル内の記憶ノードの電圧Vn1
とVn2がそれぞれ書き込まれるデータを記憶するハイお
よびローの電圧となり、データが書き込まれる。
【００３２】図４の場合、書き込み時に反転させるメモ
リセル内の記憶ノードの電圧Vn1,Vn2が図３の場合と比
べて小さくなっている。また、書き込みと読み出しを交
互に行なう場合、メモリアレイ電源に対して昇圧・降圧
を行なう必要が有る。すなわち図４(a)に示すように、
低電圧でメモリを動作させる際に、従来例ではメモリセ
ルの電源電圧Vddmを、読み出し時のみに電圧Vddから電
圧Vdd'に昇圧していた。この方法では、メモリセルの電
源電圧Vddmを動作ごとに昇圧と降圧を繰り返す必要があ
り消費電力が増加してしまうこれに対して本実施の形態
例では、図３(a)から分かるように、メモリセルアレイ
の電源電圧Vddmは、メモリの動作中は読み出し及び書き
込みにかかわらず常に周辺回路の電源電圧Vddよりも高
い電圧Vdd'が印加されている。
【００３３】読み出し時には、ワード線電圧Vwがローか
らハイに立ち上がり選択されたメモリセル内の記憶ノー
ド６，７がビット線BL,/BLにそれぞれ接続される。それ
とともに、メモリセルのMOSトランジスタによりビット
線電圧Vb1とVb2に電位差ができ、メモリセルのデータが
読み出される。
【００３４】書き込み時には、ワード線電圧Vwが立ち上
がるとともに、書き込み回路（不図示）からビット線B
L,/BLにデータが書き込まれ、ビット線の電圧Vb1,Vb2が
それぞれハイとローになる。これにより、メモリセル内
の記憶ノードの電圧Vn1とVn2がそれぞれ書き込まれるデ
ータを記憶するハイおよびローの電位となり、データが
書き込まれる。
【００３５】本実施の形態例では、常に周辺回路の電源
電圧Vddより高い電圧Vdd'をメモリセル電源線４に印加
するため、従来例のように電源線４を昇圧・降圧するこ
とによる電力の消費が抑えられる。
【００３６】メモリセルの電源電圧Vddmは常に高電位に
保たれているので、記憶ノードの電圧Vn1が高く保た
れ、周辺回路の電源電圧Vddが低い場合でも読み出し時
にデータが壊れることはない。またワード線の電圧Vwは
周辺回路の電源電圧Vddとなっているため、ビット線の
電圧はVdd以下に保たれる。
【００３７】ここで、図２５に本実施の形態のメモリセ
ルが動作する電源電圧VddとVdd'の関係を示す。横軸にV
dd、縦軸に昇圧したメモリセルアレイの電源電圧Vdd'を
とると、参照符号１５で表される領域がメモリセルアレ
イの動作する範囲となり、０．５Ｖ程度の低電圧な電源
電圧でもSRAMメモリセルが動作していることがわかる。
【００３８】なお、従来例のようにメモリセルアレイの
電源線４の電圧として、書き込み時と読み出し時で異な
った電圧を供給する場合には、例えば図６に示すような
スイッチ回路３８と制御回路（不図示）が必要となる。
スイッチ回路３８は、入力端ａまたは入力端ｂを制御回
路からの制御信号線３７の信号の値により切替えて出力
端ｃに接続する回路である。これにより、端子ｄに入力
される制御信号線３７により、スイッチ回路３８の出力
端ｃに接続される電源線４に、入力端ａに接続される周
辺回路の電位Vddの電源線２と、入力端ｂに接続されるV
ddより高い電位Vddmの高電位電源線４’とを、書き込み
時と読み出し時で切り替え接続するように制御してメモ
リセルアレイ３０に異なる電源電位を供給することがで
きる。従来例では、この図６のような回路、あるいは電
源電圧を動的に変化させる回路が必要となり、図１の構
成の場合に比べてチップ面積が大きくなる。 ＜実施形態２＞図５は、本発明に係るSRAMメモリを構成
するメモリセルアレイおよびセンスアンプ、デコーダ等
を含むメモリの周辺回路の電源構造の別の実施形態を示
している。前述した図１の構成と異なる点は、メモリセ
ルアレイ３０にはメモリアレイ電源線４の電圧Vddmとし
て周辺回路の電源線２と同じ電圧Vddを印加している点
と、メモリセル駆動MOSトランジスタのソース線５のソ
ース線電圧Vssmとしてメモリセルアレイ以外の周辺回路
の接地線２ｓの接地電圧Vssよりも低い電圧を印加して
いる点である。
【００３９】メモリセル駆動MOSトランジスタのソース
線電圧Vssmを、ワード線電圧Vwおよびビット線電圧Vb1,
Vb2よりも低く保つことによって、SRAMセルの駆動MOSト
ランジスタN1,N2のゲート-ソース間電圧が転送MOSトラ
ンジスタN3,N4のゲート-ソース間電圧よりも大きくな
る。これにより、駆動MOSトランジスタN1,N2のコンダク
タンスは、転送MOSトランジスタN3,N4のコンダクタンス
より大きくなり、SRAMメモリセルのノイズマージンが大
きくなるので、低い電圧で動作させるためにMOSトラン
ジスタのしきい値を低くすることが可能となる。 ＜実施形態３＞図７は本発明に係るSRAMメモリを構成す
るメモリセルアレイおよびセンスアンプ、デコーダ等を
含むメモリの周辺回路の電源構造のまた別の実施形態を
示している。図５の構成と同様であるが、メモリセルア
レイ３０にはメモリアレイ電源の電圧Vddmが、メモリセ
ルアレイ以外の回路の電源電圧Vddよりも高い電圧Vdd'
が接続されている点が異なる。
【００４０】このような構成でも、メモリアレイ電源電
圧Vddmをワード線電圧Vw、ビット線電圧Vb1,Vb2より高
く保ち、メモリセル駆動MOSトランジスタのソース線電
圧Vssmをワード線電圧Vw、ビット線電圧Vb1,Vb2より低
く保つことによって、SRAMセルの駆動MOSトランジスタN
1,N2のゲート-ソース間電圧が転送MOSトランジスタN3,N
4のゲート-ソース間電圧より大きくなり、駆動MOSトラ
ンジスタN1,N2のコンダクタンスは転送MOSトランジスタ
N3,N4のコンダクタンスより大きくなる。これにより、S
RAMメモリセルのノイズマージンが大きくなり、低い電
圧で動作させるためにMOSトランジスタのしきい値を低
くすることが可能となる。 ＜実施形態４＞図８は、図２に示したSRAMメモリセル回
路の本発明によるメモリセルレイアウトの一例である。
なお、図８において、SRAMメモリの図９で示した従来の
メモリセルレイアウトと同じ構成部分には、同じ参照符
号を付してある。
【００４１】駆動MOSトランジスタN1と転送MOSトランジ
スタN3はPウエル領域Pw1に形成され、このPウエル領域P
w1と、負荷MOSトランジスタP1,P2が形成されるNウエル
領域Nw1との境界に対して平行な駆動MOSトランジスタN1
と転送MOSトランジスタN3の拡散層３４の中心線が実質
的に直線に構成され、拡散層３４がこの中心線に対して
線対称なレイアウトである。
【００４２】また同様に、駆動MOSトランジスタN2と転
送MOSトランジスタN4はPウエル領域Pw2に形成され、こ
のPウエル領域Pw2と、負荷MOSトランジスタP1,P2が形成
されるNウエル領域Nw1との境界に対して平行な駆動MOS
トランジスタN2と転送MOSトランジスタN4の拡散層３４
の中心線が実質的に直線に構成され、拡散層３４がこの
中心線に対して線対称なレイアウトである。点線３６が
１つのメモリセルを表しており、このメモリセルが上下
方向、及び左右方向に折り返し並ぶことによって、メモ
リアレイを構成している。
【００４３】前述したように、従来のメモリセルでは、
駆動MOSトランジスタN1およびN2のコンダクタンスを、
転送MOSトランジスタN3およびN4のコンダクタンスより
も大きくするために、駆動MOSトランジスタN1,N2のゲー
ト幅W1を、転送MOSトランジスタN3,N4のゲート幅W3より
も大きくする必要があり、通常W1/W3の比が１．５以上
を有するMOSトランジスタが使われていた。
【００４４】これに対して、実施形態１で述べたよう
に、メモリセルの電源電圧Vddmとしてワード線WLの電圧
Vwよりも高い電圧Vdd'が印加されるため、駆動MOSトラ
ンジスタのコンダクタンスは転送MOSトランジスタのコ
ンダクタンスと比較して大きくなり、本実施の形態例の
メモリセルレイアウトでは、駆動MOSトランジスタのゲ
ート幅W1と転送MOSトランジスタのゲート幅W3の比W1/W3
を１．４より小さくすることが可能となる。これによ
り、従来のメモリセルよりも小面積となる。 ＜実施形態５＞図１０は、図２に示したSRAMメモリセル
回路の本発明によるメモリセルレイアウトの別の例であ
る。なお、図１０において、SRAMメモリの図９で示した
従来のメモリセルレイアウトと同じ構成部分には、同じ
参照符号を付してある。図１０のレイアウトで用いるメ
モリセルは、前記実施形態４のメモリセルと同様にメモ
リセルの電源電圧Vddmとしてワード線WLよりも高い電圧
Vdd'が印加されるため、駆動MOSトランジスタと転送MOS
トランジスタのゲート幅の比W1/W3を、従来のメモリセ
ルよりも小さくし、特にゲート幅の比W1/W3を１とした
ものである。
【００４５】ゲート幅の比W1/W3を１とした場合、図１
０に示すような駆動MOSトランジスタN1,N2と転送MOSト
ランジスタN3,N4の拡散領域が直線的に作られたメモリ
セルでは、NMOSトランジスタの拡散領域３４を完全に矩
形に形成することが出来る。これにより、シリコン基板
上に拡散領域を形成する際に生ずるバラツキを大きく軽
減することが可能となり、寸法精度の高いメモリセルす
なわち性能ばらつきの少ないメモリセルを製造すること
が可能となる。また、駆動MOSトランジスタN1,N2のゲー
ト幅が従来よりも小さくなっているため、メモリセル面
積３６も小さくすることが可能となる。 ＜実施形態６＞図１１は、図１０のメモリセルレイアウ
トと同様、駆動MOSトランジスタN1,N2のゲート幅W1と転
送MOSトランジスタN3,N4のゲート幅W3の比W1/W3を１と
したメモリセルのレイアウトであり、さらにメモリセル
内の負荷MOSトランジスタP1,P2のゲート幅W2を、駆動MO
Sトランジスタおよび転送MOSトランジスタのゲート幅W1
およびW3と同じ寸法としたメモリセルレイアウト例であ
る。
【００４６】一般的にSRAMメモリセルでは書き込み時の
安定度を十分とるために、負荷MOSトランジスタのコン
ダクタンスを転送MOSトランジスタのコンダクタンスよ
りも小さくする必要があった。これに対して、図１１の
レイアウトで用いるメモリセルでは、負荷MOSトランジ
スタP1,P2のしきい値電圧を大きくとることによって負
荷MOSトランジスタのコンダクタンスを小さくし、それ
により転送MOSトランジスタおよび駆動MOSトランジスタ
のゲート幅を更に小さくしたものである。これにより、
メモリセル全体の面積を更に小さくした。 ＜実施形態７＞図１２のメモリセルレイアウトは、図１
０のメモリセルレイアウトと同様、駆動MOSトランジス
タN1,N2のゲート幅W1と転送MOSトランジスタN3,N4のゲ
ート幅W3の比W1/W3を１としたメモリセルであるが、さ
らにゲート幅W1およびW3を、負荷MOSトランジスタP1,P2
のゲート幅よりも２倍以上（W1/W2＞２）と大きくした
ものである。これらのゲート幅を大きくとることにより
メモリセル電流を大きくとることが可能となり、メモリ
の動作を高速にすることができる。これは、本発明が低
電圧動作するSRAM回路としてのみでなく、高速動作する
SRAM回路としても使用できることを示している。 ＜実施形態８＞図１３は、メモリセルアレイ３０、ワー
ドドライバとデコーダ等を含んだ周辺回路３１、および
センスアンプ、デコーダ等を含んだ周辺回路３２とをあ
わせたメモリ回路の電源供給線の接続構成例を示した図
である。このメモリ回路には電源線２により単一の電源
電圧Vddが与えられており、この電源電圧Vddで周辺回路
３１，３２は動作する。一方、メモリセルアレイ３０に
は電源線２から供給される電源電圧Vddを昇圧回路２１
により電圧Vddmに昇圧した出力線をメモリアレイ電源線
４として用いる。これにより、周辺回路よりも高い電源
電圧Vddmをメモリセルアレイ３０に印加する構成を実現
できる。
【００４７】図１５は、このような電源構成をシステム
LSIに適用した場合の電源配線の接続を示す概略図であ
る。図１５には、メモリ周辺回路２５およびメモリセル
アレイ３０からなるメモリ回路と、入出力回路２３およ
びロジック回路２４とを含んだシステムＬＳＩの電源構
造が示されている。図中のシステムＬＳＩには、論理回
路２４を動作させるためのコア電源の電圧Vddと入出力
回路２３を動作させるための入出力回路（ＩＯ）用高圧
電源Vddioが供給されている。
【００４８】図中の参照符号２１は昇圧回路であり、メ
モリ周辺回路２５にはロジック回路に使われているコア
電源電圧Vddが供給されており、メモリセルアレイ３０
には昇圧回路２１を使って電圧Vddよりも昇圧された電
源電圧Vddmが供給される。 ＜実施形態９＞図１４は、メモリセルアレイ３０、ワー
ドドライバとデコーダ等を含んだ周辺回路３１、および
センスアンプ、デコーダ等を含んだ周辺回路３２とをあ
わせたメモリ回路の電源供給線の接続構成の別の例を示
した図である。
【００４９】このメモリ回路には、メモリの周辺回路３
１，３２を動作させるために電源線２により供給する電
源電圧Vddと、ＬＳＩの入出力回路等で使われる電圧Vdd
よりも高い電圧のＩＯ用高圧電源電圧Vddioが電源線
４’により供給されている。周辺回路３１，３２は、電
源電圧Vddで動作する。一方、メモリセルアレイ３０に
は電源線４’から供給される電源電圧Vddioを降圧回路
２２により電圧Vddmに降圧した出力線をメモリアレイ電
源線４として用いる。これにより、周辺回路よりも高い
電源電圧Vddmがメモリセルアレイ３０に印加される構成
を実現できる。図１６は、このような電源構成をシステ
ムＬＳＩに適用した場合のチップ上の電源配線の接続を
示したものである。図１６には、入出力回路およびロジ
ック回路、メモリ回路を含んだシステムＬＳＩの電源構
造が示されている。図中のシステムＬＳＩには、ロジッ
ク回路２４を動作させるためのコア電源電圧Vddと入出
力回路２３を動作させるためのＩＯ高圧用電源電圧Vddi
oが供給されている。
【００５０】図中の参照符号２２は降圧回路であり、メ
モリの周辺回路２５にはロジック回路に使われているコ
ア電源電圧Vddが供給されており、メモリセルアレイ３
０には降圧回路２２を使ってＩＯ高圧用電源電圧Vddio
よりも低い電圧で、かつ、コア電源電圧Vddよりも高い
電圧の電源電圧Vddmが供給される。 ＜実施形態１０＞本実施の形態では、SRAM回路を動作さ
せている期間(アクティブ時)と動作させていない期間
(非アクティブ時)のSRAMメモリセルに印加する電源電圧
の電圧印加パターン例Ａ〜Ｆについて述べる。
【００５１】図１７は、図２に示したSRAMメモリセルを
構成するMOSトランジスタのウエル電位をウエル給電線
８，９により印加できる構成にしたSRAMメモリセルの回
路図である。図１７に示すように、Pウエル給電線８はN
MOSトランジスタが形成されるメモリセル内のPウエルに
接続され、Nウエル給電線９はPMOSトランジスタが形成
されるメモリセル内のNウエルに接続される。また、Vbn
はPウエル給電線８の電圧、VbpはNウエル給電線９の電
圧である。
【００５２】(1) 電源電圧印加パターン例Ａ：図１８
は、SRAM回路のアクテイブ時と非アクティブ時における
SRAMメモリセルに印加する電圧を示す図であり、(a)は
メモリセルの電源電圧VddmとNウエル給電線の電圧Vbp
を、(b)はメモリセルの接地電圧VssmとPウエル給電線８
の電圧Vbnを示す。この電源電圧印加パターン例では、
アクティブ時にはメモリセル電源電圧VddmおよびNウエ
ル給電線の電圧Vbpとして周辺回路の電源電圧Vddより高
い電圧Vdd'が印加され、非アクティブ時には周辺回路の
電源電圧と同じ電圧Vddがそれぞれ印加される。メモリ
セルの接地電圧VssmおよびPウエル給電線の電圧Vbnとし
て、アクティブ時・非アクティブ時にかかわらず常に一
定の接地電圧Vssが印加される。このような電源電圧印
加パターンで、非アクティブ時のリーク電流を抑えるこ
とができる。
【００５３】(2) 電源電圧印加パターン例Ｂ：図１９
は、SRAM回路のアクテイブ時と非アクティブ時における
SRAMメモリセルに印加する電圧を示す図であり、(a)は
メモリセルの電源電圧VddmとNウエル給電線の電圧Vbpを
示し、(b)はメモリセルの接地電圧VssmとPウエル給電線
の電圧Vbnを示す。この電源電圧印加パターン例では、
図１８と同様にアクティブ時にはメモリセル電源電圧Vd
dmおよびNウエル給電線の電圧Vbpとして、周辺回路の電
源電圧Vddよりも高い電圧Vdd'がそれぞれ印加される
が、非アクティブ時には図１８と異なりメモリセル内の
データを保持できる程度に周辺回路の電源電圧Vddより
も低い電圧がそれぞれ印加される。このような電源電圧
印加パターンでも、非アクティブ時のリーク電流を抑え
ることができる。
【００５４】(3) 電源電圧印加パターン例Ｃ：図２０
は、SRAM回路のアクテイブ時と非アクティブ時における
SRAMメモリセルに印加する電圧を示す図であり、(a)は
メモリセルの電源電圧Vddmを示し、(b)はメモリセルの
接地電圧Vssmを示し、(c)Nウエル給電線の電圧Vbpを示
し、(d)はPウエル給電線の電圧Vbnを示す。なお、以下
の図２１〜図２３においても、(a)〜(d)についてはそれ
ぞれ図２０と同様の電圧を示している。この電源電圧印
加パターン例では、メモリセル電源電圧Vddmとしてアク
ティブ時には周辺回路の電源電圧Vddよりも高い電圧Vd
d'が印加され、非アクティブ時には周辺回路の電源電圧
と等しい電圧Vddが印加される。メモリセルの接地電圧V
ssmはアクティブ時・非アクティブ時にかかわらず常に
一定の接地電圧Vssが印加される。PMOSトランジスタの
基板バイアスを与えるNウエル給電線の電圧Vbpとして、
アクティブ時にはPMOSトランジスタのソース電極に印加
されている電圧Vdd'が印加され、非アクティブ時にはPM
OSトランジスタのソース電極に印加されている電圧Vdd'
よりも高い電圧が印加される。
【００５５】NMOSトランジスタの基板バイアスを与える
Pウエル給電線の電圧Vbnとして、アクティブ時にはNMOS
トランジスタのソース電極に印加されている電圧Vssが
印加され、非アクティブ時にはNMOSトランジスタのソー
ス電極に印加されている電圧Vssよりも低い電圧が、そ
れぞれ印加される。
【００５６】このような電源電圧印加パターンによって
も、非アクティブ時のリーク電流を抑えることができ
る。
【００５７】(4) 電源電圧印加パターン例Ｄ：図２１に
おいて、前述した図２０の電源電圧印加パターン例と異
なるのは、メモリセルの電源電圧Vddmの印加電圧パター
ンである。図２１(a)に示すように、メモリセル電源電
圧Vddmとして、アクティブ時には周辺回路の電源電圧Vd
dよりも高い電圧Vdd'が印加される点は、図２０(a)で示
した電圧印加パターン例と同じであるが、非アクティブ
時には周辺回路の電源電圧Vddより低い電圧が印加され
る点が、図２０(a)で示した電圧印加パターン例と異な
る。このような電源電圧印加パターンによっても、非ア
クティブ時のリーク電流を抑えることができる。
【００５８】(5) 電源電圧印加パターン例Ｅ：図２２に
おいて、前述した図２０の電源電圧印加パターン例と異
なるのは、ウエル給電線の電圧Vbp,Vbnの電圧印加パタ
ーンである。図２２(c)に示すように、PMOSトランジス
タの基板バイアスを与えるNウエル給電線９の電圧Vbpと
して、アクティブ時にはPMOSトランジスタのソース電極
に印加されている電圧Vdd'よりも低い電圧が印加され、
非アクティブ時にはPMOSトランジスタのソース電極に印
加されている電圧Vddよりも高い電圧が印加される。
【００５９】図２２(d)に示すように、NMOSトランジス
タの基板バイアスを与えるPウエル給電線８の電圧Vbnと
して、アクティブ時にはNMOSトランジスタのソース電極
に印加されている電圧Vssよりも高い電圧が印加され、
非アクティブ時にはNMOSトランジスタのソース電極に印
加されている電圧Vssよりも低い電圧が、それぞれ印加
される。このような電源電圧印加パターンにより、アク
ティブ時にMOSトランジスタのしきい値電圧を下げて電
流を増加させるともに、非アクティブ時のリーク電流を
抑えることができる。
【００６０】(6) 電源電圧印加パターン例Ｆ：図２３に
おいて、前述した図２０の電源電圧印加パターン例と異
なるのは、メモリセルの電源電圧VddmとNウエル給電線
の電圧Vbpの電圧印加パターンである。
【００６１】すなわち、図２３(a)に示すように、メモ
リセルの電源電圧Vddmとして、アクティブ時には周辺回
路の電源電圧Vddよりも高い電圧Vdd'が印加され、非ア
クティブ時には周辺回路の電源電圧Vddより低い電圧が
印加される。
【００６２】また、図２３(c)に示すように、PMOSトラ
ンジスタの基板バイアスを与えるNウエル給電線９の電
圧Vbpとして、アクティブ時にはPMOSトランジスタのソ
ース電極に印加されている電圧Vdd'が印加され、非アク
ティブ時にはPMOSトランジスタのソース電極にアクティ
ブ時に印加されている電圧Vdd'よりも低く、非アクティ
ブ時の電圧Vddmより高い電圧が印加される。NMOSの基板
電極には、アクティブ時にはNMOSのソース電極に印加さ
れている電圧Vssよりも高い電圧が、非アクティブ時に
はNMOSのソース電極に印加されている電圧Vssよりも低
い電圧が、それぞれ印加される。このような電源電圧印
加パターンによっても、アクティブ時にMOSトランジス
タのしきい値電圧を下げて電流を増加させるともに、非
アクティブ時のリーク電流を抑えることができる。
【００６３】以上、本発明の好適な実施の形態例につい
て説明したが、本発明は上記実施の形態例に限定される
ものではなく、本発明の精神を逸脱しない範囲内におい
て、種々の設計変更をなし得ることは勿論である。
【００６４】
【発明の効果】以上、前述した実施の形態例から明らか
なように、本発明によれば、スタテイックノイズマージ
ンを確保して、低消費電力でかつ１Ｖ以下の低電圧で動
作するSRAMを実現できる。
【図面の簡単な説明】
【図１】実施形態１におけるメモリセルアレイおよび周
辺回路と、これらに供給される電源構成とを示すブロッ
ク図である。
【図２】本発明を適用するSRAMのメモリセルの回路構成
図である。
【図３】実施形態１におけるメモリ動作時のメモリセル
の各部の電位の変化を示す図である。
【図４】従来例の読み出し時のみ昇圧する場合のメモリ
動作時のメモリセルの各部の電圧の変化を示す図であ
る。
【図５】実施形態２におけるメモリセルアレイおよび周
辺回路と、これらに供給される電源構成とを示すブロッ
ク図である。
【図６】メモリセルアレイの電源電圧として、従来例の
ように書き込み時と読み出し時で異なった電圧を供給す
る場合の構成例を示すブロック図である。
【図７】実施形態３におけるメモリセルアレイおよび周
辺回路と、これらに供給される電源構成とを示すブロッ
ク図である。
【図８】実施形態４におけるメモリセルのレイアウトの
一例を示す図である。
【図９】図２に示したSRAMメモリセルアレイ回路の従来
のメモリセルのレイアウト例を示す図である。
【図１０】実施形態５におけるメモリセルのレイアウト
の一例を示す図である。
【図１１】実施形態６におけるメモリセルのレイアウト
の一例を示す図である。
【図１２】実施形態７におけるメモリセルのレイアウト
の一例を示す図である。
【図１３】実施形態８におけるメモリセルアレイおよび
周辺回路と、これらに供給される電源構成とを示すブロ
ック図である。
【図１４】実施形態９におけるメモリセルアレイおよび
周辺回路と、これらに供給される電源構成とを示すブロ
ック図である。
【図１５】図１３の電源構成をシステムLSIに適用した
場合の電源配線の接続を示すブロック図である。
【図１６】図１４の電源構成をシステムLSIに適用した
場合の電源配線の接続を示すブロック図である。
【図１７】図２に示したSRAMメモリセルを構成するMOS
トランジスタのウエル電位をウエル給電線により印加で
きる構成にしたSRAMメモリセルの回路図である。
【図１８】実施形態１０におけるメモリセルに印加する
アクティブ時と非アクティブ時の電源電圧印加パターン
例Ａを示す図である。
【図１９】実施形態１０におけるメモリセルに印加する
アクティブ時と非アクティブ時の電源電圧印加パターン
例Ｂを示す図である。
【図２０】実施形態１０におけるメモリセルに印加する
アクティブ時と非アクティブ時の電源電圧印加パターン
例Ｃを示す図である。
【図２１】実施形態１０におけるメモリセルに印加する
アクティブ時と非アクティブ時の電源電圧印加パターン
例Ｄを示す図である。
【図２２】実施形態１０におけるメモリセルに印加する
アクティブ時と非アクティブ時の電源電圧印加パターン
例Ｅを示す図である。
【図２３】実施形態１０におけるメモリセルに印加する
アクティブ時と非アクティブ時の電源電圧印加パターン
例Ｆを示す図である。
【図２４】従来例と本発明のメモリセルのスタティック
ノイズマージンの関係を示す図である。
【図２５】実施形態１におけるメモリセルが動作する電
源電圧VddとVdd'の関係を示す図である。
【符号の説明】
２…周辺回路電源線、２ｓ…接地電位線、４…メモリセ
ル電源線、４’…ＩＯ用高圧電源、５…メモリセル接地
線、６，７…メモリセルのデータ保持ノード(記憶ノー
ド)、８…Pウエル給電線、９…Nウエル給電線、１１，
１２，１３…スタティックノイズマージン、１５…メモ
リセルアレイの動作範囲、２１…昇圧回路、２２…降圧
回路、２３…入出力回路、２４…ロジック回路、２５…
メモリ周辺回路、３０…メモリセルアレイ、３１，３２
…周辺回路、３３…コンタクト、３４…N形拡散層、３
５…ポリシリコン（ゲート電極）、３６…１個のSRAMメ
モリセル領域、３７…制御信号線、３８…スイッチ回
路、３９…P形拡散層、BL,/BL…ビット線、Vdd,Vddm,Vd
d',Vddio…電源電圧、Vss,Vssm…接地電圧、Vbn…Pウエ
ル給電線の電圧、Vbp…Nウエル給電線の電圧、Vw…ワー
ド線電圧、Vb1,Vb2…ビット線電圧、N1,N2…駆動MOSト
ランジスタ、N3,N4…転送MOSトランジスタ、P1,P2…負
荷MOSトランジスタ、Nw1…Nウエル領域、Pw1,Pw2…Pウ
エル領域、WL…ワード線、W1…駆動MOSトランジスタの
ゲート幅、W2…負荷MOSトランジスタのゲート幅、W3…
転送MOSトランジスタのゲート幅。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｇ１１Ｃ 11/40 ３０１ 27/11 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B015 HH03 JJ02 JJ11 KA13 KB72 KB74 PP02 QQ03 5F083 BS03 BS15 BS27 GA05 GA09 LA01 ZA12

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】Nチャネル型の第１及び第２の駆動MOSトラ
    ンジスタおよびNチャネル型の第１及び第２の転送MOSト
    ランジスタと、Pチャネル型の第１及び第２の負荷MOSト
    ランジスタにより構成されたスタティック型のメモリセ
    ルが半導体基板上にアレイ状に形成され、上記駆動MOS
    トランジスタのソース電極が第１動作電位点に接続さ
    れ、上記第１及び第２の負荷MOSトランジスタのソース
    電極が第２動作電位点に接続された半導体記憶装置であ
    って、 上記第１動作電位点と第２動作電位点との間の電位差を
    第１の電位差、上記第１及び第２の転送MOSトランジス
    タのゲート電極に印加されるハイレベル電位と第２動作
    電位点との電位差を第２の電位差としたとき、上記メモ
    リセルを動作させている状態では上記第１の電位差を上
    記第２の電位差よりも大きい電位とすることを特徴とし
    た半導体記憶装置。
  2. 【請求項２】前記Pチャネル型MOSトランジスタのしきい
    値電圧の絶対値VthpがNチャネル型MOSトランジスタのし
    きい値電圧の絶対値Vthnよりも高く設定されていること
    を特徴とした請求項１記載の半導体記憶装置。
  3. 【請求項３】前記第１の駆動MOSトランジスタと前記第
    １の転送トランジスタは第１のPウエル領域に形成さ
    れ、該第１のPウエル領域と、前記第１及び第２のPチャ
    ネル型負荷MOSトランジスタが形成される第１のNウエル
    領域との境界に対して平行な前記第１の駆動MOSトラン
    ジスタと前記第１の転送MOSトランジスタの拡散層の中
    心線が実質的に直線に構成され、その拡散層が該中心線
    に対して線対称であり、 前記第２の駆動MOSトランジスタと前記第２の転送トラ
    ンジスタは第２のPウエル領域に形成され、該第２のPウ
    エル領域と、前記第１および第２のPチャネル型負荷MOS
    トランジスタが形成される第１のNウエル領域との境界
    に対して平行な第２の駆動MOSトランジスタと第２の転
    送MOSトランジスタの拡散層の中心線が実質的に直線に
    構成され、その拡散層が該中心線に対して線対称であ
    り、 Nチャネル型駆動トランジスタのゲート幅寸法がNチャネ
    ル型転送トランジスタのゲート幅寸法の１．４倍を越え
    ないことを特徴とする請求項１または請求項２に記載の
    半導体記憶装置。
  4. 【請求項４】前記第１の転送MOSトランジスタのゲート
    電極に用いられる第１の多結晶シリコン配線層と、前記
    第１の駆動MOSトランジスタのゲートと前記第１の負荷M
    OSトランジスタのゲートとに用いられる第２の多結晶シ
    リコン配線層とが平行に配置され、前記第２の転送MOS
    トランジスタのゲート電極に用いられる第３の多結晶シ
    リコン配線層と、前記第２の駆動MOSトランジスタのゲ
    ートと前記第２の負荷MOSトランジスタのゲートとに用
    いられる第４の多結晶シリコン配線層とが平行に配置さ
    れることを特徴とする請求項３記載の半導体記憶装置。
  5. 【請求項５】前記スタティック型メモリセルにおいて、
    メモリセルが動作していない期間の第１動作電位点と第
    ２動作電位点との間の電位差を、メモリセルが動作して
    いる期間の第１動作電位点と第２動作電位点との間の電
    位差よりも小さくすることを特徴とする請求項４記載の
    半導体記憶装置。
  6. 【請求項６】前記スタティック型メモリセルにおいて、
    メモリセルが動作していない期間のPウエル電位を前記
    第１動作電位点電位よりも小さくすることを特徴とする
    請求項４記載の半導体記憶装置。
  7. 【請求項７】前記スタティック型メモリセルにおいて、
    メモリセルが動作していない期間のNウエル電位を第２
    動作電位点電位よりも大きくすることを特徴とした請求
    項４記載の半導体記憶装置。
  8. 【請求項８】前記スタティック型メモリセルにおいて、
    メモリセルが動作している期間のPウエル電位を第１動
    作電位点電位よりも大きくすることを特徴とした請求項
    ４記載の半導体記憶装置。
  9. 【請求項９】前記スタティック型メモリセルにおいて、
    メモリセルが動作している期間のNウエル電位を第２動
    作電位点電位よりも小さくすることを特徴とした請求項
    ４記載の半導体記憶装置。
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