TW306047B - - Google Patents
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Description
五、發明説明(1 ) 曼之背景 1 -發明之領域 本發明係關於形成自動對準之源極和汲極區域供場效應 電晶體之領域。 2 ·先前技藝 在形成場效應電晶體時,一般爲使用.子植入使源極及 汲極區域與一閘極對準(及/或在有些方法與閘極隔片對 準)。離子植入損壞需要熱退火之矽基片之晶體結構。在 退火時,植入之摻雜物擴散,從而使源極及汲極區域妒 深。此等較深之區域使得難以棱制短濠溝之不利效應。要 控制有效濠溝長度約爲〇· 1 A m(微米)或更小之短濠溝效 應’源極及汲極區域理想爲應該極淺,並予重度摻雜(例 如,0.05至O.lA m對離子植入區域之〇 2至〇 4/U m)。 由於植入時之輕硼(B11 )離子濠溝,其次由於離子損壞矽 結合’導致點缺陷故植入之p+結特別難以定標。此等點缺 陷在隨後熱退火時顯著增加硼原子之擴散(最多達1〇〇〇 倍)°因此,即使是輕離子,諸如B11,及低能量植入物, 在增加之擴散也產生植入物損壞。 此問題之一種解決方法,爲在B11植入物之前,使矽基 片爲無定形’因爲這減低退火。然而淨結果並非顯著淺之 輪靡’因爲對矽晶格之損邊導致增強*所植入之B 1丨之擴 散。 解決此問題之另一技術,爲使源極及汲極區域之靠近閘 極之部份(尖端或尖端區域)自掺雜之隔片擴散,並藉離子 -4- 本紙ft又度HI中職家縣(CNS ) A4規格丨·χ 297公瘦〉 一 裝 :--訂-----:線L (請先閱讀背面之注意事項再填寫本頁)
經濟部中央橾準局員工消費合作社印$L 306047
經濟部中央標準局負工消费合作社印製 五、發明説明(2 ) 植入形成源極及及極區域之較重度摻雜之主要部份。此技 術提供若干優於離子植入源極及汲極區域之尖端區域及主 要部份之優點,但來自源極/汲極植入物之植入物損害仍 然影響擴散之尖端區域之深度,導致降低品質之短濠溝效 應。短漆溝效應在很多刊物,諸如s W〇lf所著之SiHc〇n Processing for the VT.SLEra, Vol. 2,均有討論(Latt1Ce 出版 社發行,請見在338頁開始之5.5節)。 將會明白,本發明允許同時摻雜源極及汲極區域之超淺 輕度接雜源極及汲極尖端區域,主要部份,以及掺雜多辱 石夕閘極,而無離子植入3 - 發明之概沭 本案説明一種在基片上製造場效應電晶體之方法,其中 源極及汲極區域形成爲與一閘極對準。使用一摻雜物源 極’其有⑴一形成爲緊靠閘極之較輕度摻雜區域,及 與該閘極間開之較重度摻雜區域。此摻雜物源極形成在基 片之表面上。掺雜物在加熱步驟自摻雜物之源極擴散,同 時形成輕度摻雜之源極及汲極尖端區域,以及源極及汲極 區域之主要部份。 在—種實施例,硼自二不同層之硼矽酸鹽玻璃(BSG)擴 散。各向異性蝕刻一覆蓋2〇/〇 BSG層之氮化矽層,藉以靠 近閘極形成隔片。然後在|4片及2% B'SG層上形成一 6% BSG層’以供給摻雜物供源極及汲極區域之較重度摻雜之 主要邵份。使用快速熱處理使摻雜物自二BSG層擴散進入 基片。 -5- 本紙乐尺度適用中囷國家標孪(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) ·*τ
經濟部中央標法局Η工消費合作社印袈 五、發明説明(3) 附圖之簡要説明 圖1爲一段基片之剖視圖,示一 η凹六與一 P凹穴隔離。 圖中也示多晶閘極及第一玻璃層。 圖2例示圖1之基片,在第一光敏抗蝕劑已予掩蔽及蝕刻 後,以及在離子植入步驟用以形成尖端區域供η濠溝電晶 體時。 . 圖3例示圖2之基片’在形成TEOS層及氮化矽層後。 圖4例示圖3之基片,在氮化矽層已予各向異性蝕刻以形 成隔片後’及在基片已予覆蓋第二玻璃層後3 圖5例不圖4之基片,在光敏抗蝕劑層掩蔽及蝕刻後,以 及在離子植入步驟用以形成源極及汲極區域之主要部份供 η濠溝電晶體時。 圖6例示圖5之基片,在硼摻雜物自玻璃層擴散,以形成 源極及没極區域供P j·豪溝電晶禮後。 圖7例71^圖4之基片,供η型摻雜物自一玻璃層擴散之替 代性實施例》 發明之詳細説明 本案説明一種形成低損害淺源極及汲極區域與—閘極對 準供場效應電晶體之方法,在下列説明中,爲了不使本發 明模糊不清,很多熟知之步驟,諸如掩蔽及蝕刻步驟,不 予詳細討論3在其他情形,闡釋特定·之細節,諸如特定 之摻雜物濃度,以便徹底瞭解本發明。 附圖中所示之各層材料未予按比例圖示。而是,使諸層 可清楚看見,以便由附圖可較佳瞭解本發明。另外,圖中 6- 本纸狀Ϊ適用中國( CNS )八4‘-21〇 < 297公慶)-~~----—- 11 1 扣农 r· I Ί 1^ (請先閲讀背面之注意事項再填寫本頁) r 306047 五、發明説明(4 ) —~—~~~ 僅例示一基片之示單p濠溝及n濠溝電晶體之部份。請予察 知,本發明實際上用以製造整個積體電路。 II I I I . - 1 - -I HI — - - --1 I I (請先閲讀背面之注意事項再填寫本瓦) 雖然本發明不限於在一種實施例之任何特殊幾何結構, 但其用以製造濠溝長度約〇丨^ m之電晶體,電晶體自U 伏電源操作。 現請參照圖!,圖示一段單晶矽基片有·一摻雜有η型電導 性摻雜物之凹穴(11凹穴21),及一摻雜有?型電導性摻雜物 之區域或凹穴(ρ凹穴)。將會看出’是否使用η&ρ凹穴, 對本發明並不重要。例如,可使用η凹穴供ρ溝通電晶體, 而η辜溝電晶體直接形成於ρ型基片。 訂 圖1之η及ρ凹穴被一凹入之隔離區域,明確而言被溝⑺ 所彼此隔離。另外,在η凹穴21内有其他隔離溝12,用以 使形成於η凹穴内之諸ρ濠溝電晶體彼此隔離。同樣,有隔 離溝13形成於ρ凹穴内,使形成於ρ凹穴内之諸η濠溝電晶 體彼此隔離。可使用熟知技術形成隔離溝。可使用其他隔 離技術諸如矽局部氧化(L〇c〇S)代替溝=> 經濟部中央標率局負工消费合作.社印製 在基片上面形成一閘極絕緣層(諸如高品質熱増長氧化 物使閘極與基片絕緣),在此之後,敷著一多晶矽 (P〇lysilicon)層’並使用通常之照相平版印刷及姓刻技術 製成供場效應電晶體之閘極。圖1中示二與基片絕緣之此 種閘極3見爲形成在η凹穴上< 面之閘極ή爲供ρ濠溝電晶體 使用;形成在ρ凹穴上面之另一閘極14爲供η濠溝電晶體使 用。圖中未示一般爲在製造閘極前所使用之很多步驟,諸 如清潔步驟,植入步驟以調整界限電壓等。
驗 S 公 r 經濟部中央標挛局員工消費合作社印衷 五、發明説明(5 在形成閘極11及14後,將一共形層16之硼矽酸鹽破璃 (BSG)敷著於整個基片。此層可爲1〇〇埃至3〇〇埃厚^在― 種實施例,該層具有2%功能説明濃度之p型電導性摻雜 物。此層在下文稱作2% BSC}層》TE0S或矽烷基化學原理 用以敷著2% BSG層。在一種實施例,此層係在溫度4〇〇_ 6〇〇°C 形成。 · 在本案所述本發明之實施例,使用本發明形成p濠溝電 晶體’並使用熟知之離子植入形成η濠溝電晶體。由於^型 植入物之掩蔽步驟用以使ρ型‘雜物源極擴散,故仍説明η 濠溝電晶體之構成3 — 圖2例不用於形成η濠溝電晶體之二離子植入步驟之首一 步驟。首先,在基片15上形成一光敏抗蝕劑層丨7。此層藉 熟知之技術予以掩蔽曝光及顯像,以顯露形成源極及汲極 供η濠溝電晶體之基片區域,及另外顯露η型摻雜物供凹穴 抽頭20用之區域。圖2中示此情形,其中光敏抗蝕劑構件 17保護基片之預定區域,而留下曝光之其他區域。其次, 玻璃層16之曝光部份予以蝕刻與光敏抗蝕刻構件17對準。 此姓刻步驟使用-種氟化氫_基溶液。基片然後如箭頭 18所示經歷神挣雜物之離子植入。這形成與閘極“對準之 區域19’及-在溝12間之區域2〇。此種神挣雜植入物比較 輕,並用以形成心漆溝“趙之源極“極區域之尖端 區域。隨後藉第二離子植入步驟形成供心漆溝電晶體之 源極及汲極區域之主要部份。 其次,如圖3中所示’藉低壓化學蒸敷層3〇自原导酸四 ^丨裝------丨訂-----I線 (請先閱讀背面之注意事項再填寫本頁) 8-
r B06047 五、發明説明(6 ) 乙醋(TEOS)形成一共形層之末摻雜二氧化矽,或使用熟知 之處理在基片上面形成其他未摻雜LPCVD氧化物膜。此層 提供姓刻劑擋片’供形成爲供n濠溝電晶體之隔片3 TEOS 層可爲50埃至300埃厚。 現在,如圖3中所示,在TEOS層30上面形成一共形層3 ! 之氮化矽。(可使用氧化物層代替氮化梦·層3 )此氮化碎層 在一種實施例約爲800埃厚。使用熟知之各向異性蝕刻法 餘刻氮化矽層,以形成在圖4之閘極1 1及14相對兩側所示 之隔片31。TEOS層作用如保^矽之擋片。也蝕刻除掉冬 被氮化物擋片覆蓋之TEOS及BSQm域。可使用一種濕触刻 劑供此用途=> 在此之後’在基片上面形成第二層35之BSG。但此次該 層具有6%濃度之硼(6% BSG)。此層在一種實施例約爲2〇〇 埃-600埃厚’並且在一種實施例使用TEOS或矽烷基化學 原理在溫度400-600T:予以塗著。 如果在6% BSG層上面形成較薄蓋層(例如1〇〇埃)之未接 雜玻璃或氮化矽,有些方法可獲致較佳結果。此未接雜層 保護6% BSG以防在玻璃上所形成之随後光敏抗蝕劑層, 並保證摻雜物不會向上擴散。此層也防止來自光敏抗蝕劑 層之水份與硼摻雜物發生反應。 如圖5中所示’在形成6% &SG層35後\光敏抗蝕劑層4〇 予以掩蔽’曝光及顯像,以使與圖5中所露出者大致相同 之區域露出。特別是,閘極12 ’靠近閘極12之區域(源極 及汲極區域)及區域20;圖5中所示基片之其餘部份,由光 -9 衣紙伕尺度適用中S國家標準(CNS ) A4規格(210x 297公釐) --------^丨裝------訂-----..-«踩 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局KEC工消費合作钍印袋 經濟部中央糅準局員工消费合作社印装 五、發明説明(7 ) 敏抗蝕劑構件40予以保護。 然後蝕刻玻璃層35上之蓋層(如果使用)及6% BSG層35與 光敏抗姓劑構件40對準3此爲藉HF基礎化學原理所完 現在使用第二η型離子植入步驟將砷摻雜物植入基片之 未受光敏抗蝕刻劑層40 ’隔片3 1,或閘& 12保護之區域= 箭頭41例示此坤摻雜物之植入。此摻雜物用以形成源極及 及極區域之主要部份N+ 45供η濠溝電晶體。請察知,由於 隔片3 1在定位’摻雜物被植入與隔片對準,而不與閘極對 準s - 在此之後’使用一驅動(加熱)步驟3來自2〇/。BSG及6% BSG層之p型摻雜物同時擴散進入基片,以形成主源極及 汲極區域之尖端區域,並捧雜閘極11供p濠溝電晶體。尖 端區域之深度爲300-700埃,而p型區主要部份之深度爲 1000-25 00埃。另外’來自BSG層之p型慘雜物在隔離13之 間形成一凹穴拙頭。在一種實施例,此驅動步驟採用快速 熱處理3明確而言,在l〇〇〇°C至1040°C驅動10-20秒,以 每秒70°C自此溫度斜升及降低》使用標準画素燈基礎之快 速熱反應器。 可使用熟知之處理完成製造圖6中所示之積體電路。餘 留如圖6中所示範圍之玻璃$丨6及35可知·留在定位供其餘 部份之處理,並可留在完成之積體電路。可除去玻璃層 35,以便隨後之選擇性TiSi或CoSi2層在閘極1丨及12以及區 域41及45 。 -10 - 本纸乐尺度適用tsi家標準(CNS M4規格(2!〇'乂297公釐) 叫丨裝 ,丨ir\#— --1 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 _____五、發明説明γ8 ) ~~ ' 上述處理之結果爲一供Ρ型電晶體之源極及汲極區域, 有一靠近閘極之尖端區域40(來自由2%BSG層16擴散進入 基片之摻雜物),及一與閘極間開之源極及汲極區域41之 較高度摻雜主要部份(來自由6% 85(}層35所擴散之摻雜 物)。就上述實施例而言,P型尖端區域具有摻雜物濃度爲 1- 5xl019cm·、而源極及汲極之主要部份具有摻雜物濃度爲 2- 5 X 1020cm-J »此爲直接由2〇/〇及6〇/〇 BSG所產生s可使用玻 璃中其他濃度之摻雜。例如,層16可具有摻雜物濃度在i 至4 %之間,而層35可具有摻‘物濃度在6至12%之間。 如附圖中所例示,利用本發明所形成之超淺p+區域,業 經證明提供實質之改進,優於P濠溝源極及汲極區域形成 有尖端植入物與閘極對準,隨後植入源極及汲極區域之主 要部份與一隔片對準之先前技藝製造法。以本發明之低損 害源極及汲極區域製成之電晶體,在一種基準業經證明在 1.8v操作’即使與先前技藝電晶體在2 5¥操作比較,也具 有25%改進之閘極延遲。 利用上述之本發明,與通過二植入步驟形成p滚溝元 件,一供尖端植入物及另一供源極及汲極區域主要部份之 先前技藝技術比較’節省二掩蔽步驟。請察知,利用本發 明’用以使基片之摻雜η型摻雜物供η濠溝源極及汲極區域 之區域露出之二掩蔽步驟,也用以蝕刻BSG層16及35。在先前技藝’需要另二步骤在植入p濠溝元件時保護η涂溝元 件》 如圖5中所示,玻璃層3 5在線4 1所例示之植入前,予以 -11 - 表紙張尺度it用中SS家標绛(C\s ) Λ4規格(210X297公t ) (请先聞讀背面之.江意事項存填寫本f) •裝. 1Τ 線 經濟部中央標隼局員工消費合作社印災 ____ir 五、發明説明(9) 蝕刻與光敏抗蝕劑構件41對準。在有些方法可能希望將 6% BSG層留在疋位。然後通過此玻璃層完成用以形成N+ 源極及汲極區域供n濠溝電晶體之第二離子植入步驟。在η 型源極及汲極區域之硼摻雜物之相反摻雜效應通常將不產 生問璉。供η濠溝電晶體源極及汲極區域之坤摻雜物含量 咼,因之硼原子之導入對其無顯著影_。將層35留在定 位,即省用以將此層自不受光敏抗蝕劑構件保護區域移除 之步驟= 雖然在以上說明,ρ濠溝電晶體示爲利用本發明製成, 而η濠溝電晶體使用習知之離子植入製成,但η濠溝電晶體 可同樣使用層或二層玻璃含瑪或砷摻雜玻璃製成。 雖然在以上説明之方法,供Ρ濠溝電晶體之掺雜物係自 玻璃獲得,特別是BSG,但彳使用其他材料作爲捧雜物來 源’諸如多晶♦或錯-碎。 圖7例示替代性處理,其中一摻雜η型摻雜物之單—坡璃 層用以形成供η濠溝電晶體之源極/汲極。對於此種處理, 在蝕刻玻璃層35後,如圖7中所示形成另一摻雜η型摻雜物 (例如6% BSG);玻璃層50 “玻璃層5〇形成在圖5中所示之 結構上面,而無光敏抗蝕劑層4〇)。在用以摻雜?濠溝電晶 體之源極/汲極及開極之驅動步驟,同時形成η濠溝電晶 體。,來自層50之摻雜物形成;;濠溝電晶癔之主要源極/汲極 區域。請察知來自層5〇之摻雜物不擴散進入層^。此^型 摻雜物也在閘極12之隔片下面擴散,以形成較輕度接雜之 尖端區域供4溝電晶體。同時,閘極12被掺雜來自層5〇 -12- — I^-- (請先閲讀背面之注意事項再填寫本頁) -訂 線— -r.· "' _____τ Β7 五、發明説明(10) 之η型掺雜物。 藉相似之處理’請察知無需使用玻璃層16形成ρ濠溝電 晶趙》亦即,如在配合圖7所述η濠溝電晶體之情形,ρ型 接雜物可在閘極11之隔片下面自6〇/。玻璃層驅動,以形成 供ρ;豪溝電晶體之尖端源極/没極區域3這允許藉一單一掩 蔽步驟掺雜供η濠溝及ρ濠溝電晶體之源& /汲極。 因此,本案業已説明一種用於提供源極及汲極區域摻雜 之改良方法及結構,其採用具有不同摻雜濃度之二層,以 允許同時摻雜輕度摻雜之尖端區域以及源極及汲極區域< 較重度接雜之主要部份。獲得超淺源極及汲極區域具有改 進之短濠溝特性。 111 11--1I 神衣 I n 訂 I n 線 (請先閲讀背面之注意事項再填寫本頁)
輕濟部中夬標準局月工消費合作,社印$L -13- 本乂張d適β中關家縣丨CNS、A4j%格(:1():< 297公整)
Claims (1)
- 306047 六、申請專利範圍 1. 一種在基片上製造電晶體之改良方法,包含下列步驟: 形成一摻雜物源之源極,有一較輕度摻雜區域靠近一開 極,及一較重度摻雜區域與該閘極間開;以及 使來自摻雜物源之摻雜物擴散進入基片。 2. —種在一基片區域以第—電導型摻雜物摻雜源極及汲核 區域供%效應電晶體之方法,包含下列步驟: 形成一與基片區域絕緣之閘極; 形成第二電導型摻雜物之第一固體摻雜物源極橫向靠 近閘極之相對側面,接近基-片,以便第二電導型摻雜物 可自第一摻雜物源極擴散進入基片; ‘ 形成第二電導型摻雜物之第二固體摻雜物源極與閘極 之相對側面橫向間開,接近基片,以便第二電導型掺雜 物可自第二固體摻雜物源極擴散進入基片,第二摻雜物 源極較第一摻雜物源極爲較重度掺雜第二電導型摻雜 物;以及 使第二電導型掺雜物自第一及第二摻雜物源極擴散, 以形成供電晶體之源極及没極區域3 3_根據申請專利範圍第2項之方法,其中第一摻雜物源包 含一第一玻璃層。 4. 根據申請專利範圍第2項之方法,其中第二掺雜物源包 含一第二玻璃層。 t · 5. 根據申请專利範圍第2項之方法,其中在形成第一換雜 物源極後但在形成第二摻雜物源極前,在閘極之相對側 面形成隔片。 -14 - 本紙伕尺度適用中國國家標準(CNS ) A#規格(2!〇χ297公釐) J 裝 『11-^l· {請先閎讀背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 A8 A8 經濟部中夬榡準局員工消費合作社印製 其中第一摻雜物源招 其中第二摻雜物源接 其中第一玻璃層在隔 其中第二玻璃層在隔 9 、申詩專利範園 根據申請專利範圍第5項之方法 包含一第一破璃層。 •根據申請專利範圍第6項之方法 包含一第二玻璃層。 8_根據申請專利範圍第7項之方法 片下面。 根據申請專利範圍第8項之方法 片上面。 10.根據申請專利範圍第9項之-方法, 層予轉雜硼。 其中卜及第二破: 1丨,:,:一掺雜第一電導型掺雜物之基片區域形成場效> 私叩體之方法,包含下列步隸· 在基片上形成一閘極; 在基片上面包括在閘極上面形成—包含第二電導型 物之第一玻璃層; 在閘極之相對側面在第一玻璃層上面形成隔片· 在基片上面包括在閘極隔片及第一玻璃層上面形成— t第二電導型摻雜物之第二破璃層,該第二破璃層包I 高於第一玻璃層之第二電導型摻雜物濃度;以及 I’ 使第二電導型摻雜物自第一及第二坡璃層擴散進入, 片’以形成供場效應電晶讀之源極及波極區域。 12. 根據申請專利範圍第i i項之方法,其中諸隔片係自_ 敷著氮化矽之層所形成。 13. 根據申請專利範圍第i 2項之方法,包括在数著氮化石 -15- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 7—裝------訂-----f 線」 (請先閎讀背面之注意事項再填寫本頁)六、申請專利範圍 經濟部中央標準局員工消费合作社印製 層aj在第纟璃層上面形成—蝕刻劑阻擋層。 I4.根據申請專利範圍第1 2項少' 居义— 2頁〈万法,包括在敷著氮切 滑則’在弟一破璃層上面白 Si〇2 〇 贋上甸自原矽酸四乙酯形成一層 I5·根據申請專利範圍第1 1 甘士一 万去,其中罘一及第二诂 璃層爲硼矽酸鹽3 , —破 16.—種結構,用於提供場效麻 本· 每双應电晶體之源極及汲極區域包 一第一構件包含第一電導-型 认 近—問極; ^物形成在-基片上靠 -第二構件包含濃度高於第一構件之第一電導 ’形成在基片上與閘極間閑’並與第—構件, 1:申請專利範圍第16項之結構,包括 閘極並在第一構件上面之隔片, 非近β 二、r-a、 „ 片 米—及第二構件至少π 逐隔片之一邊緣彼此接觸。 。 18. 根據申請專利範圍第! 6或 〜υ<結構,其中第一 二構件爲玻璃構件3 及弟 19. 根據申請專利範圍第u項之社槿 ^ 矽。 、,.σ構,其中隔片包含氮化 20. —種形成場效應電晶體之方法, ^ ^ ^ 。下列步驟·. 形成一與一基片絕緣之蛑極; r 在該閘極之相對側面形成隔片; 敷著-掺雜層與間極’諸隔片及基片接觸以及 自孩摻雜層驅動掺雜物,以形 '王要源極及汲極區域 •16- 表紙張尺度適财關家辟(CNS )罐格(2i〇x2^i~ --------一-丨裝------丨訂-----^線 (請先閲讀背面之注意事項再填寫本頁)申請專利範圍 x及在Pw*片下面延伸之較輕度摻雜之源極及汲極尖端區 域。 21. I種用於以單—掩蔽步驟摻雜n濠溝電晶體及p濠溝電 晶體之方法,包含下列步驟: 以一有第一電導型摻雜物之第一層覆蓋一包括第一及第 —閘極之基片; · 以單—掩蔽步驟自第二閘極上面並靠近第二閘極之基片 區除去第一層; 以有第二電導型摻雜物乏第二層覆蓋基片、第二閘極 及第一層;以及 _ 將捧雜物自第一及第二層堪動進入基片3 -------------裝-----.—訂-----線 (锖先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -17- 本紙張尺度適用中國國家標準(CMS〉Α4規格(2丨0X297公釐)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/498,028 US5976939A (en) | 1995-07-03 | 1995-07-03 | Low damage doping technique for self-aligned source and drain regions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW306047B true TW306047B (zh) | 1997-05-21 |
Family
ID=23979326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW085108829A TW306047B (zh) | 1995-07-03 | 1996-07-19 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5976939A (zh) |
| EP (1) | EP0838085A4 (zh) |
| JP (1) | JPH11509042A (zh) |
| KR (1) | KR100381769B1 (zh) |
| AU (1) | AU6406796A (zh) |
| CA (1) | CA2225926A1 (zh) |
| TW (1) | TW306047B (zh) |
| WO (1) | WO1997002594A1 (zh) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7257496A (en) * | 1995-10-04 | 1997-04-28 | Intel Corporation | Formation of source/drain from doped glass |
| JP3107157B2 (ja) * | 1998-04-20 | 2000-11-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6232165B1 (en) * | 1998-12-09 | 2001-05-15 | Winbond Electronics Corporation | Buried guard rings and method for forming the same |
| US6133131A (en) * | 1999-04-19 | 2000-10-17 | United Microelectronics Corp. | Method of forming a gate spacer on a semiconductor wafer |
| JP2001127271A (ja) * | 1999-10-29 | 2001-05-11 | Nec Corp | 半導体製造装置の製造方法 |
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| US6703688B1 (en) | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
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| EP1428262A2 (en) | 2001-09-21 | 2004-06-16 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) * | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| US6849528B2 (en) * | 2001-12-12 | 2005-02-01 | Texas Instruments Incorporated | Fabrication of ultra shallow junctions from a solid source with fluorine implantation |
| US6730556B2 (en) * | 2001-12-12 | 2004-05-04 | Texas Instruments Incorporated | Complementary transistors with controlled drain extension overlap |
| US6891266B2 (en) * | 2002-02-14 | 2005-05-10 | Mia-Com | RF transition for an area array package |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| AU2003247513A1 (en) | 2002-06-10 | 2003-12-22 | Amberwave Systems Corporation | Growing source and drain elements by selecive epitaxy |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
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| US6911695B2 (en) * | 2002-09-19 | 2005-06-28 | Intel Corporation | Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain |
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| KR100728173B1 (ko) | 2003-03-07 | 2007-06-13 | 앰버웨이브 시스템즈 코포레이션 | 쉘로우 트렌치 분리법 |
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| US7271044B2 (en) * | 2005-07-21 | 2007-09-18 | International Business Machines Corporation | CMOS (complementary metal oxide semiconductor) technology |
| US7648871B2 (en) * | 2005-10-21 | 2010-01-19 | International Business Machines Corporation | Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same |
| EP2072971A1 (en) | 2007-12-17 | 2009-06-24 | Services Pétroliers Schlumberger | Variable throat venturi flow meter |
| US8796124B2 (en) | 2011-10-25 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping method in 3D semiconductor device |
| US8574995B2 (en) | 2011-11-10 | 2013-11-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain doping method in 3D devices |
| US9455368B2 (en) * | 2014-07-03 | 2016-09-27 | Varian Semiconductor Equipment Associates, Inc. | Method of forming an interdigitated back contact solar cell |
| CN109216273A (zh) | 2017-07-06 | 2019-01-15 | 联华电子股份有限公司 | 半导体结构及其制造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3095564B2 (ja) * | 1992-05-29 | 2000-10-03 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JPS5946107B2 (ja) * | 1975-06-04 | 1984-11-10 | 株式会社日立製作所 | Mis型半導体装置の製造法 |
| JPS54147789A (en) * | 1978-05-11 | 1979-11-19 | Matsushita Electric Ind Co Ltd | Semiconductor divice and its manufacture |
| JPS57141966A (en) * | 1981-02-26 | 1982-09-02 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS61279129A (ja) * | 1985-06-04 | 1986-12-09 | Nec Corp | 半導体装置の拡散領域形成方法 |
| JPS63169047A (ja) * | 1987-01-06 | 1988-07-13 | Yamaguchi Nippon Denki Kk | 半導体装置 |
| JPS63302518A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01123417A (ja) * | 1987-11-07 | 1989-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01207932A (ja) * | 1988-02-16 | 1989-08-21 | Fuji Electric Co Ltd | 半導体装置 |
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| DE4013929C2 (de) * | 1989-05-02 | 1995-12-07 | Toshiba Kawasaki Kk | Verfahren zum Einbringen von Störstoffen in eine Halbleitermaterial-Schicht beim Herstellen eines Halbleiterbauelements und Anwendung des Verfahrens |
| US5234850A (en) * | 1990-09-04 | 1993-08-10 | Industrial Technology Research Institute | Method of fabricating a nitride capped MOSFET for integrated circuits |
| US5518945A (en) * | 1995-05-05 | 1996-05-21 | International Business Machines Corporation | Method of making a diffused lightly doped drain device with built in etch stop |
| US5504031A (en) * | 1995-07-03 | 1996-04-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets |
-
1995
- 1995-07-03 US US08/498,028 patent/US5976939A/en not_active Expired - Lifetime
-
1996
- 1996-07-01 KR KR10-1998-0700002A patent/KR100381769B1/ko not_active Expired - Fee Related
- 1996-07-01 CA CA002225926A patent/CA2225926A1/en not_active Abandoned
- 1996-07-01 WO PCT/US1996/011184 patent/WO1997002594A1/en not_active Ceased
- 1996-07-01 JP JP9505275A patent/JPH11509042A/ja active Pending
- 1996-07-01 AU AU64067/96A patent/AU6406796A/en not_active Abandoned
- 1996-07-01 EP EP96923594A patent/EP0838085A4/en not_active Withdrawn
- 1996-07-19 TW TW085108829A patent/TW306047B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP0838085A1 (en) | 1998-04-29 |
| WO1997002594A1 (en) | 1997-01-23 |
| CA2225926A1 (en) | 1997-01-23 |
| JPH11509042A (ja) | 1999-08-03 |
| KR100381769B1 (ko) | 2003-08-19 |
| US5976939A (en) | 1999-11-02 |
| KR19990028704A (ko) | 1999-04-15 |
| AU6406796A (en) | 1997-02-05 |
| EP0838085A4 (en) | 1998-10-28 |
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