TW294839B - Semiconductor integrated circuit apparatus - Google Patents

Description

經濟部中央標準局員工消費合作社印製 294839 A7 B7_ 五、發明説明（i ) (產業上之利用領域） 本發明係有關於一種半導體積體電路裝置’特別是一 種適用於具有 DRAM (Dynamic Random Access Memory )之半導體積體電路裝置的有效技術。 (習知技術） 近年來的大容量DRAM，爲了要彌補因爲伴隨著記 憶單元的微細化所導致之資料儲存用電容元件（電容器） 的積蓄電荷量，乃採用將資料儲存用電容元件配置在記憶 單元選擇用Μ I S F E T的上方的堆疊（stack)構造。 即使是上述堆叠構造的記憶單元’在用於输出入儲存 在記憶單元之資料之位元線的上方配置有資料儲存用電容 元件的C 0 B ( Capacitor Over Bitline)構造的記億單 元，由於資料儲存用電容元件的積蓄電極（積蓄節點 storage node)的基部段差會藉由位元線而平坦化，因此 在形成資料儲存用電容元件時，可以減少過程上的負擔。 由於位元線係被資料儲存用電容元件所遮蔽，因此能夠得 到高的信號雜音比（S/N) » DRAM的記憶單元，在由場絕緣膜所包圍的活性領 域則形成2個共用位元線的記憶單元選擇用Μ I S F E T 。更者，在位在活性領域之中央部的半導體領域（第1半 導體領域），則經由第1接觸孔連接有位元線，而在位在 活性領域之兩端部的半導體領域（第2半導體領域），則 經由第2接觸孔連接有資料儲存用電容元件的積蓄電極。 先張尺度適用中國國家標準（〇奶）八4規格（210'/ 297公釐） ' -4 - (請先閱讀背面之注意事項再填寫本頁) -β 經濟部中央標隼局員工消费合作杜印製 A7 B7 五、發明説明（2 ) 但是，在上述C Ο B構造的記憶單元中，在將位元線 連接到上述第1半導體領域後，則將資料儲存用電容元件 的積蓄電極連接到上述第2半導體領域》因此，當位元線 在用於連接積蓄電極之第2半導體領域的正上方延伸時， 則無法連接積蓄電極與第2半導體領域。 在此，COB構造的記億單元，則如圖16所示般， 在連接有積蓄電極之第2半導體領域之正上方不配置配線 ，而使活性領域與位元線斜向相交。此外，有關讓活性領 域與位元線斜向相交的記億單元則記載在美國專利第 4，970，564 號。 如圖1 6所示，在半導體基板5 1上配置有多個由場 絕緣膜5 2所包圍的活性領域5 3。多個字元線WL係呈 平行配置，多個位元線B L則相對於字元線WL位在直角 方向。因此，上述活性領域5 3乃相對於字元線WL與位 元線B L分別呈斜向配置。上述字元線WL可以當作記億 單元選擇用Μ I S F E T的閘極來使用，而在該閘極下方 之活性領域則形成通道領域5 8。 在位在上述活性領域5 3之中央部的第1半導體領域 5 4上則形成用於連接位元線B L與第1半導體領域5 4 的第1接觸孔5 5。又，在位在上述活性領域5 3之兩端 部的第2半導體領域5 6上，雖然未圖示，但是除了形成 資料儲存用電容元件外，也形成用於連接資料儲存用電容 元件之積蓄電極與活性領域5 3的第2接觸孔5 7。 但是，DRAM的場絕緣膜，由於其成形技術容易， 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -5 - 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（3 ) 因此通常藉由 L 0 C 0 S (Local Oxidation of Silicon )法而形成。但是，在利用LOCOS法時，由於一種被 稱爲鳥嘴之琢狀的氧化膜的擴展，因此會導致活性領域減 少。 特別是在圖1 6所示的記億單元中，位在活性領域 5 3之兩端部之第2半導體領域5 6的面積，容易因爲鳥 嘴著地減少。但是，活性領域5 3的兩端，由於與鄰接之 活性領域5 3接近，因此只要不增加記億單元的面積，即 無法加大第2半導體領域5 6的面積，因而，設在第2半 導體領域5 6上之第2接觸孔5 7不會開孔，而會在資料 儲存用電容元件之積蓄電極與第2半導體領域之間產生導 通不良的情形。 在此，爲了要解決上述問題，乃提出一種具有外形稱 作海鷗翼之活性領域之C 0 B構造的記憶單元。至於該記 憶單元則記載於特開平5 — 2 9 1 5 3 2號公報》具有海 鷗翼構造之活性領域的記憶單元的配置圖則表示在圖1 7 9 亦即，如圖1 7所示，具有上述海鷗翼構造之活性領 域的多個字元線WL幾乎呈平行地被配置，而多個位元線 B L則相對於字元線WL位在直角方向。但是，多個配置 在半導體基板51上的活性領域則形成左右對稱之海鷗翼 的形狀。 在位在相當於海鷗之身軀之活性領域5 3的中央部的 第1半導體領域5 4上則形成第1接觸孔5 5 ，而連接位 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先間讀背面之注意事項再填寫本頁) 訂 6 經濟部中央標準局員工消費合作杜印製 A7 __B7 五、發明説明（4 ) 元線B L與第1半導體領域5 4。又，記億單元選擇用 Μ I S F E T的通道領域5 8則位在相當於海鷗之內翼的 活性領域5 3 ，而在相當於海鷗之外翼的第2半導體領域 5 6上則形成第2接觸孔5 7，而連接資料儲存用電容元 件之積蓄電極與第2半導體領域5 6。 具有海鷗翼構造之活性領域5 3的記憶單元，由於在 位元線B L延伸方向之鄰接之活性領域5 3間的距離可以 被充分地確保，因此不會增加記憶單元的面積，可以使活 性領域5 3之外翼的長度因應所需而加長。 因此，即使場絕緣膜5 2採用LOCO S氧化膜，由 於設計一考慮到因爲上述鳥嘴而導致活性領域5 3減少之 因素的第2半導體領域5 6 ，因此，第2接觸孔5 7不會 產生開孔不良，而能夠將資料儲存用電容元件的積蓄電極 連接到第2半導體領域5 6。 (本發明所要解決的問題） 本發明人在開發具有上述海鷗翼構造之活性領域的記 億單元時，乃發現以下的問題。 上述L 0 C ◦ S氧化膜，通常是由以下的工程所形成 。首先，例如在藉由熱氧化處理，在由單結晶矽所形成之 半導體基板的表面形成襯墊氧化膜後，則藉由化學氣相成 長（Chemical Vapor Deposition: CVD)法，將氣化砂膜 堆積在半導體基板上，其次，則以光抗蝕膜當作掩罩，對 除了設置活性領域之領域以外之所有領域的氮化矽膜進行 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁}

*1T -7 - 294839 A7 ___B7___ 五、發明说明（5 ) 蝕刻。 其次，則以被圖案處理之上述氮化矽膜當作掩罩，而 實施選擇氧化，在被除去氮化矽膜之領域之半導體基板的 表面形成L 0 C 0 S氧化膜。之後，則藉由熱磷酸溶液除 去氮化矽膜，接著，在藉由氟酸溶液對半導體基板之表面 的襯墊氧化膜實施蝕刻後，依序形成構成記憶單元選擇用 Μ I S F E T的閘絕緣膜以及閘極。 然而，在實施上述選擇氧化之際，如上所述，在當作 掩罩使用之被圖案處理之氮化矽膜下方的半導體基板的表 面也會供給氧，遂形成鳥嘴。 但是，當以具有折曲的邊的氮化矽膜當作掩罩而進行 上述選擇氧化時，則會有在氮化矽膜的邊所包圍之折曲角 度在1 2 0°以下之情況下所形成之鳥嘴的伸展程度會較 在氮化矽膜的邊所包圍之折曲角度在1 2 0°以上之情況 下所形成之鳥嘴的伸展情形爲短的現象產生。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 當將由平面來看時，上邊所包圍的折曲角度（Θα)爲 2 4 0° ，而下邊所包圍的折曲角度（βΒ)爲1 20° 的氮化矽膜當作掩罩，而進行選擇氧化後之半導體基板的 主要部分斷面圖（（a) —（a >)方向）則表示在圖 18。 · 圖1 8 ( a )係表在以被圖案處理之氮化矽膜6 2當 作掩罩而剛進行選擇氧化後之半導體基板61的 LOCOS氧化膜63的面圖。圖18 (b)係表藉由熱 磷酸溶液除去當作掩罩使用之氮化矽膜6 2 ，而接著藉由 本紙張尺度適用中國國家橾牟（CNS ) A4規格（210X297公釐） -8 - A7 _____B7 五、發明説明（6 ) 氟酸溶液依序除去形成在活性領域之表面之L 0 C 0 S氧 化膜6 3的鳥嘴6 4以及襯墊氧化膜（未圖示）後之半導 體基板61的斷面圖。此外，圖19係表圖18 (b)的 L領域的放大圖。 如圖18 (a)所示，在具有240°折曲角度之A 圖的半導體基板6 1的表面容易供給氧，而自A點朝向B 點進行位在氮化矽膜6 2下方之半導體基板6 1之表面的 氧化，使得鳥嘴6 4的伸展情形變大。相對於此，具有 1 2 0°折曲角度之B點的半導體基板6 1的表面，則與 具有2 4 0°折曲角度之A點相比較，則難以供給氧，且 鳥嘴6 4之伸展情形也小。 因此，如圖18(b)所示，在除去當作掩罩使用的 氮化矽膜6 2後，當要除去鳥嘴6 4以及襯墊氧化膜時， 則會在接近B點之活性領域的表面產生約3 0 nm的段差 〇 經濟部中央標準局員工消费合作杜印装 (請先閲讀背面之注意事項再填寫本頁) 如圖1 9所示，爲了要調整記憶單元選擇 Μ I S F E T之閾值而被離子注入到活性領域之雜質的深 度則爲1 0 — 20nm (Rp :約1 5 nm)，而在較上 述段差爲淺的狀態下導入雜質。因此，在段差領域與平坦 領域中之通道領域6 5之雜質的深度以及濃度則不同，而 使得記憶單元選擇用Μ I S F E T之汲極電流一閘電壓特 性出現扭折（kink)現象，而使得記憶單元選擇用 MISFET之閾值發生變動。 在形成圖17所示之海鷗翼構造之活性領域之際當作 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） -9 - 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明（7 ) 選擇氧化之掩罩來使用之氮化矽膜的形狀則複雜，而在所 形成之通道領域的附近則存在1 0 5°的折曲角度，因此 ，當由通道領域的平面來看時之上邊與下邊，鳥嘴的伸展 情形以及L 0 C 0 S氧化膜的端部的形狀不同，而在通道 領域形成圓1 9所示的段差。結果，具有海鷗翼構造之活 性領域的記憶單元，在通道領域中的雜質濃度則變得不均 勻，而記億單元選擇用Μ I S F E T之閾值電壓會產生變 動》 本發明之目的，則是在具有C Ο Β構造之記億單元的 DRAM中，提供一種能夠防止記憶單元選擇用 Μ I S F E T之閾值電壓之發生變動的技術。 本發明之上述以及其他之目的與新的特徵，可由本說 明書之記載以及所附圖面而有所了解。 (解決問題的手段） (1 )本發明之半導體積體電路裝置，其主要係一備 有：依一定的間隔被形成在半導體基板上，而可當作記億 單元選擇用Μ I S F Ε Τ之閘極來使用的多條字元線，依 一定的間隔被形成在上述半導體基板上，相對於上述字元 線呈垂直相交而延伸的多條位元線，以及由場絕緣膜所包 圍之左右對稱型的多個活性領域，而具有由在上述活性領 域的中央部，爲2個上述記億單元選擇用Μ I S F Ε 丁所 共有的第1半導體領域，位於上述活性領域的兩端部，在 第2半導體領域以及位在上述第1半導體領域與上述第2 、張尺度適用中國國家標準（〇~5)六4規格（210\ 297公釐) (請先閲讀背面之注意Ϋ項再填寫本頁) 、1Τ 终！ _ 10 _ A7 A7 經濟部中央標準局負工消費合作社印製 _____B7_ 五、發明説明（8 ) 半導體領域之間的上述活性領域形成有通道領域之記憶單 元所構成的DRAM半導體積體電路裝置，其特徵在於： 上述通道領域與上述第1半導體領域相接的寬度則較上述 通道領域與上述第2半導體領域相接的寬度爲寬。 (2 )又，本發明之半導體積體電路裝置，其主要係 一備有：依一定的間隔被形成在半導體基板上，而可當作 記憶單元選擇用Μ I S F E T之閘極來使用的多條字元線 ，依一定的間隔被形成在上述半導體基板上，相對於上述 字元線呈垂直相交而延伸的多條位元線，以及由場絕緣膜 所包圍之左右對稱型的多個活性領域，而具有由在上述活 性領域的中央部，爲2個上述記憶單元選擇用 Μ I S F Ε Τ所共有的第1半導體領域，位於上述活性領 域的兩端部，在第2半導體領域以及位在上述第1半導體 領域與上述第2半導體領域之間的上述活性領域形成有通 道領域之記億單元所構成的D R AM的半導體積體電路裝 置’其特徵在於：與用於連接上述第1半導體領域與上述 位元線的第1接觸孔互相鄰接，且相對於上述位元線的中 心線，位在垂直方向之上述通道領域之其中一個端部的寬 度則較與用於連接上述第2半導體領域與資料儲存用電容 元件的積蓄電極的第2接觸孔互相鄰接，且相對於上述位 元線的中心線，位在垂直方向之上述通道領域之另一個端 部的寬度爲寬。 (3 )本發明之半導體積體電路裝置，其主要係一備 有：依一定的間隔被形成在半導體基板上，而可當作記億 |^張尺度適用中國國家標準（〇灿）六4規格（210乂 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -11 - 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明（9 ) 單元選擇用MISFET之閘極來使用的多條字元線，依 一定的間隔被形成在上述半導體基板上，相對於上述字元 線呈垂直相交而延伸的多條位元線，以及由場絕緣膜所包 圍之左右對稱型的多個活性領域，而具有由在上述活性領 域的中央部，爲2個上述記億單元選擇用Μ I S F E T所 共有的第1半導體領域，位於上述活性領域的兩端部，在 第2半導體領域以及位在上述第1半導體領域與上述第2 半導體領域之間的上述活性領域形成有通道領域之記憶單 元所構成的DRAM的半導體積體電路裝置，其特徵在於 :與用於連接上述第1半導體領域與上述位元線的第1接 觸孔互相鄰接，且相對於上述字元線之中心線，位在平行 方向之上述通道領域之其中一個端部的寬度則較與用於連 接上述第2半導體領域與資料儲存用電容元件的積蓄電極 的第2接觸孔互相鄰接，且相對於上述字元線的中心線， 位在平行方向之另一個端部的寬度爲寬》 (4 )本發明之半導體積體電路裝置，係在上述（1 )’ （2)或（3)之半導體積體電路裝置，由連接上述 通道領域與上述第1半導體領域相接之其中一個面，當由 平面來看時與上述活性領域之上邊相接的點以及上述通道 領域之與上述第2半導體領域相接之另一個面，當由平面 來看時與上述活性領域之上邊相接的點而成的直線與上述 位元線的心中線所成的角度，則較由連接上述通道領域與 上述第1半導體領域相接的其中一個面，當由平面來看時 與上述活性領域的下邊相接的點以及上述通道領域與上述 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本I) 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（10) 第2半導體領域相接的另一個面，當由平面來看時與上述 活性領域之上邊相接的點而成的直線與上述位元線的中心 線所成的角度爲大。 (5 )本發明之半導體積體電路裝置，係在上述（1 )，（2)或（3)之半導體積體電路裝置中，由連接上 述通道領域與上述第1半導體領域相接之其中一個面，當 由平面來看時與上述活性領域之上邊相接的點以及上述通 道領域之與上述第2半導體領域相接之另一個面，當由平 面來看時與上述活性領域之上邊相接的點而成的直線與上 述位元線的心中線所成的角度，則較由連接上述通道領域 與上述第1半導體領域相接的其中一個面，當由平面來看 時與上述活性領域的下邊相接的點以及上述通道領域與上 述第2半導體領域相接的另一個面，當由平面來看時與上 述活性領域之上邊相接的點而成的直線與上述位元線的中 心線所成的角度爲小。 (作用） 根據上述的手段，由於當由通道領域之平面來看時之 上邊與下邊，鳥嘴之伸展情形以及L 0 C 0 S氧化膜之端 部的形狀幾乎相同，因此，在通道領域不容易形成段差， 而能夠針對通道領域之整面，在幾乎相同的深度，藉著離 子注入導入雜質，而能夠獲得具有均勻之雜質分佈的通道 領域。因而，在記億單元選擇用MISFET之汲極電流 -閘電壓特性不會出現扭折（kink)，而能夠防止記憶單 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 终！ 13 - 經濟部中央橾準局員工消費合作社印製 A7 B7 五、發明説明（11 ) 元選擇用MISFET之閾值電壓的變動。 (實施例） 以下請參照圖面來詳細說明本發明的實施例。此外， 在說明實施例之所有的圖中，具有相同功能者則附加相同 的符號，且省略其反覆的說明。 圖1以及圖2係表本發明之一實施例之D RAM之記 憶單元之配置的平面圖。 如圖1所示，在半導體基板1的主面形成用於分離元 件的LOCOS氧化膜4，而在由該LOCOS氧化膜4 所包圍之半導體基板1的活性領域6，則如幾乎呈直角相 交地形成可當作記憶單元選擇用Μ I S F E T之閘極來使 用的字元線W L。 由上述L 0 C 0 S氧化膜4所包圍的1個活性領域乃 呈左右對稱的形狀，而能夠區分成位在活性領域6之中央 部的第1半導體領域16 ，位在活性領域6之兩端部的第 2半導體領域1 9 ，以及由第1半導體領域1 6與第2半 導體領域1 7所挾著，而位在記億單元選擇用 MI SFET之閘極下方的2個通道領域7。 設在活性領域6上的字元線WL，具有爲了要得到記 憶單元選擇用Μ I S F Ε Τ之閾值電壓所必要的一定的寬 度（L g )。此外，具有L g尺寸的字元線WL的領域則 較活性領域6的寬度寬約一相當於至少在製造過程之掩罩 對合裕度尺寸的量。 Λ張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 铲！ -14 - 經濟部中央標準局負工消費合作社印製 A7 ____B7 五、發明説明（12 ) 記憶單元選擇用Μ I S F E T之閘極下方的通道領域 7 ，當由平面來看時具有折曲的上邊與下邊，由於其折曲 角度被設計在1 3 5°以上，因此，可以得到在通道領域 之上邊與下邊具有大致相同之鳥嘴的伸展情形以及 L 0 C 0 S氧化膜之端部的形狀。因此，根據本實施例， 由於在記憶單元選擇用Μ I S F Ε Τ之通道領域的表面很 難形成段差，因此，可針對通道領域之整面，藉由離子注 入將雜質導入到大致相同的深度，而能夠得到具有均勻之 雜質濃度分佈的通道領域，可以防止記憶單元選擇用 Μ I S F Ε Τ之閾值電壓發生變動。 如圖2所示，經由被形成在第1半導體領域1 6上的 第1接觸孔2 1 ，而連接上述第1半導體領域1 6與位元 線B L »又，經由被形成在第2半導體領域1 7上的第2 接觸孔3 1 ，而連接上述第2半導體領域1 7與資料儲存 用電容元件的積蓄電極SN。 上述位元線B L則如同與字元線WL呈直角相交地被 配置。位元線的中心線，雖然是並一定要與第1接觸孔 2 1的中心呈一致，但是此時，位元線B L則必須要有可 以完全包圍第2接觸孔3 1的突出部。當在位元線B L形 成上述突出部時，由於互相鄰接之位元線B L與突出部有 可能發生短路不良，因此，與突出部鄰接之位元線B L會 稍微地折曲，而如自突出部離開般地形成曲部。 其次*則請參照圚3 _圖5來說明上述DRAM之記 憶單元的製造方法。 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐) ~ -15 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央樣準局男工消費合作社印裝 2^839 A7 __B7 _ 五、發明説明（13 ) 首先，如圖3所示，對由p_型矽單結晶所形成之半 導體基板1的表面實施熱氧化處理，在形成氧化矽膜2後 ，藉由CVD法堆積氮化矽膜3。上述氧化矽膜的厚度例 如爲1 3 n m，而上述氮化矽膜的厚度則例如爲 1 4 0 n m。 其次，則以光抗蝕膜當作掩罩，針對位在形成有 L 0 C 0 S氧化膜4之半導體基板1上的氮化矽膜3進行 蝕刻。接著，在除去上述光抗蝕膜3後，如圖4所示，以 該被圖案處理之氮化矽膜3當作掩罩而進行選擇氧化，藉 此，可在半導體基板1之主面形成用於分離元件的 LOCOS氧化膜4。該LOCOS氧化膜4爲一氧化矽 膜，其厚度約爲400nm。 其次，當藉由熱氟酸溶液除去氮化矽膜3後，則以光 抗蝕膜當作掩罩，藉由離子注入將η型雜質（例如（p ) )的離子導入到半導體基板1之記億單元陣列的形成領域 ，接著，在除去上述光抗蝕膜後，藉著對半導體基板1實 施熱擴散處理而形成Ρ邊阱領域5。 其次，則藉由氟酸溶液對半導體基板1的表面進行蝕 刻，在除去氧化矽膜2後，則在半導體基板1的表面形成 厚度約爲10 nm的氧化矽膜（未圚示）。接著，將在通 道領域7中的雜質濃度予以最佳化，爲了要得到所希望之 記憶單元選擇用MISFET的閾值電壓，則在p型阱領 域5之活性領域的主面注入p型雜質（例如，B F2)的 離子。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) ,?τ -16 - 經濟部中央標準局員工消费合作社印裝 A7 B7 五、發明説明（14 ) 其次’如圖5所示，在藉由氟酸溶液對半導體基板1 之表面進行蝕刻而除去上述氧化矽膜後，在半導體基板1 的表面形成記憶單元選擇用Μ I S F E T的閘絕緣膜8。 該閘絕緣膜8係由熱氧化法所形成，厚度約爲9 nm。 其次，如圖6所示，在半導體基板1的整面依序堆積 被導入有P的多結晶矽膜9以及WS i2膜1 0。多結晶 矽膜9以及WS i 2膜1 〇係由CVD法所形成，其厚度 分別爲70nm以及1 50nm。其次，在WS i2膜 10上依序堆積由氧化矽膜所形成的絕緣膜11以及氮化 矽膜1 2。絕緣膜1 1以及氮化矽膜1 2係由CVD法所 形成，其厚度分別爲1 0 nm以及2 0 0 nm。 其次，如圖7所示，以光抗蝕膜爲掩罩，藉著依序對 氮化矽膜1 2，絕緣膜1 1 ，WS i2膜以及由多結晶矽 膜9所形成之積層膜進行蝕刻，而形成由多結晶矽膜9以 及WS i2膜1 0所形成之記憶單元選擇用MI SFET 的閘極1 3。 其次，在除去上述光抗蝕膜後，藉著對半導體基板1 實施熱氧化處理，在構成閘極1 3之多結晶矽膜9以及 WS i 2膜1 0的側壁形成薄的氧化矽膜1 4。 接著，如圖8所示，以上述積層當當作掩罩，在p型 阱領域5之主面注入η型離質（例如p )的離子，藉著使 該η型雜質拉伸擴散，而形成記憶單元選擇用 MI SFET之η型半導體領域（源極領域，汲極領域） 紙張尺度適用中國國家揉準(CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 17 - 經濟部辛央標準局員工消費合作社印製 A7 __B7_ 五、發明説明（15 ) η型半導體領域15則被區分成位在活性領域之中央 部的第1半導體領域16與挾著記億單元選擇用 Μ I S F Ε Τ的通道領域，而位在活性領域之兩端部的第 2半導體領域1 7。在上述第1半導體領域1 6連接有位 元線B L，而在上述第2半導體領域1 7則連接有資料儲 存用電容元件的積蓄電極S Ν。 之後，藉由 R I E (Reactive Ion Etching)等之異 方性蝕刻對藉由C V D法被堆稹在半導體基板1上之氮化 矽膜（未圖示）進行蝕刻，在記憶單元選擇用 Μ I S F Ε T之閘極1 3的側壁則形成側壁間隔部1 8。 此外，由記憶單元選擇用MI SFET之閘極1 3上 的氮化矽膜1 2以及閘極1 3之側壁的氮化矽膜所構成的 側壁間隔部1 8，則是用於使閘極1 3與形成在其上層之 導電層在電氣上分離。又，位在閘極1 3上的絕緣膜1 1 則是爲了使閘極13與位在其上之氮化矽膜12不會發生 接觸而設置，氧化矽膜1 4則是爲了使閘極1 3與由氮化 矽膜所形成之側壁間隔部18不會發生接觸而設置。 在形成該側壁間隔部1 8後，可以藉著在Ρ型阱領域 5之主面注入濃度較上述η型雜質（ρ )爲高的砷（A s )的離子，而將記億單元選擇用Μ I S F Ε T之源極領域 ，汲極領域設成LDD (Lightly Doped Drain)構造。 其次，如圖9所示，當藉由CVD法，在半導體基板 1上堆積由氧化矽膜所形成的絕緣膜1 9後，則例如藉由

化學式機械研磨（Chemical Mechanical Polishing: CMP 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁)

-18 - 經濟部中央標準局員工消费合作社印製 A7 ____B7_ 五、發明説明（16 ) )法使上述絕緣膜1 9平坦化，接著，則將被導入有p的 多結晶矽膜2 0堆積在半導體基板1上。之後，則以光抗 蝕膜當作掩罩，依序針對多結晶矽膜2 0，絕緣膜 1 9以及與閘絕緣膜8同一層的絕緣膜進行蝕刻，可以在 記憶單元選擇用Μ I S F E T之其中一個第1半導體領域 16上形成第1接觸孔21。 其次，在除去上述光抗蝕膜後，藉由CVD法，在半 導體基板1上堆積被導入有ρ之多結晶矽膜2 2以及 WS i2膜23 ，接著，在WS i2膜23上依序堆積由氧 化矽膜所形成的絕緣膜2 4以及氮化矽膜2 5。 之後’如圖1 0所示，以光抗蝕膜當作掩罩，藉著依 序對氮化矽膜25，絕緣膜24，WSi2膜23 ，由多 結晶矽膜2 2所形成之積層膜，以及多結晶矽膜2 0進行 蝕刻’而形成由多結晶矽膜2 0，多結晶矽膜2 2以及 WS i 2膜2 3所形成的位元線B L。該位元線B L，則 經由第1接觸孔2 1 ，而與記億單元選擇用MISFET 之其中一個的第1半導體領域16連接。 其次，在除去上述光抗蝕膜後，藉著對半導體基板1 實施熱氧化處理，而在構成位元線B L的多結晶矽膜2 0 ’多結晶矽膜2 2以及W S i 2膜的側壁則形成薄的氧化 矽膜2 6。 其次，如圖1 1所示*藉由R I E等之異方性蝕刻， 針對由CVD法被堆積在半導體基板1上的氮化矽膜（未 圖示）進行蝕刻，而在位元線B L的側壁形成側壁間隔部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 1' 19 - A7 B7 經濟部中央標準局負工消費合作社印製 五、發明説明（17 ) 2 7 »之後，則藉由CVD法，在半導體基板1上堆積氮 化矽膜2 8。 此外，由位元線B L上之氮化矽膜2 5以及位元線 B L之側壁的氮化矽膜所形成的側壁間隔部2 7，則是一 用於使位元線B L與位於其上層之導電層得以電氣分離者 。又，位元線B L上的絕緣膜2 4則是一爲了使位元線 B L與位於在上方之氮化矽膜2 5不會發生接觸者，氧化 矽膜2 6則是一爲了使位元線B L與由氮化矽膜所形成之 側壁間隔部2 7不會發生接觸者。 其次’在藉由CVD法，在半導體基板1上堆積氧化 矽膜2 9後，藉由例用CMP法，使該氧化矽膜2 9的表 面得以平坦化’接著’則藉由CVD法，在半導體基板1 上堆積被導入有P的多結晶矽膜3 0。 其次’如圖1 2所示，以光抗蝕膜當作掩罩，依序針 對多結晶矽膜3 0，氧化矽膜2 9，氮化矽膜2 8，絕緣 膜1 9以及與閘絕緣膜8同一層的絕緣膜進行蝕刻，而在 記憶單元選擇用Μ I SFET之另一個的第2半導體基板 1 7上形成第2接觸孔3 1 。 其次，在除去上述光抗蝕膜後，藉由CVD法，在半 導體基板1 6依序堆積被導入有ρ的多結晶矽膜3 2以及 氧化矽膜3 3。上述多結晶矽膜3 2也被堆積在第.2接觸 孔3 1內’而與記憶單元選擇用μ I S F Ε Τ之另一個的 第2半導體領域 其次，如圖 7連接。 3所示，在藉由例如CMP法使上述氧 木紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ 297公羞） (請先閲讀背面之注意事項再填寫本頁) ，4 訂 疒 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（18 ) 化矽膜3 3的表面平坦化後’則以光抗蝕膜當作掩罩，對 氧化矽膜3 3進行蝕刻，接著則依序對多結晶矽膜3 2以 及多結晶矽膜3 0進行蝕刻。被加工之多結晶矽膜3 0以 及多結晶矽膜3 2則形成資料儲存用電容元件之積蓄電極 S N的一部分》 其次，在除去上述光抗蝕膜後，如圖1 4所示，藉由 CVD法，在半導體基板1上堆積多結晶矽膜3 4，接著 ，則藉由R I E等之異方性蝕刻，對該多結晶矽膜3 4進 行蝕刻，而在多結晶矽膜3 0，多結晶矽膜3 2以及氧化 矽膜3 3的側壁殘留下構成積蓄電極S N之一部分的多結 晶矽膜3 4 » 其次，則例如藉由利用氟酸溶液的濕蝕刻而除去氧化 矽膜3 3以及氧化矽膜2 9，而形成由多結晶矽膜3 0， 多結晶矽膜3 2以及多結晶矽膜3 4所形成之圓筒形的積 蓄電極S N。 其次，如圖1 5所示，藉由CVD法，在半導體基板 1上堆積氮化矽膜（未圖示），接著，藉著實施氧化處理 ’在氮化矽膜的表面形成氧化矽膜，而在積蓄電極S N的 表面形成由氧化矽膜以及氮化矽膜所形成的介電體膜3 5 。之後，則藉由CVD法，在半導體基板1上堆積多結晶 矽膜（未圖示），將該多結晶矽膜當作掩罩進行蝕刻而形 成板電極3 6。 * 其次，在半導體基板1上堆積層間絕緣膜（未圖示） ’例如藉由CMP法使該層間絕緣膜的表面平坦化。之後 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） ΪΤ------1.,— (請先閲讀背面之注意事項再填寫本頁} -21 - 經濟部中央橾準局員工消費合作社印製 々4839 A7 B7 五、發明説明（19 ) ，爲了要形成用於連接之後形成之金屬配線與記憶單元陣 列之位元線B L的接觸孔（未圖示），則以光抗蝕膜當作 掩罩，對上述層間絕緣膜進行蝕刻。 其次，當在半導體基板1上堆積例如由鋁合金膜或是 WS i 2膜所形成的金靥膜（未圖示）後，則以光抗蝕膜 當作掩罩，對該金靥膜進行蝕刻而形成金饜配線，最後， 藉著以鈍化膜（未圖示）被覆半導體基板1的表面，而完 成本實施例之DRAM的記憶單元。 以上雖然是根據實施例來說明本發明者的發明，但是 本發明並不限定於上述實施例，當然只要是在不脫離該要 旨的範圍內，可以進行各種的變更。 例如，在上述實施例中，雖然是就資料儲存用電容元 件使用圓筒形之積蓄電極之D R AM的記億單元的製造方 法來加以說明，但是並不限於是圓筒形，其也可以適用在 利用鰭（fin)形或是單純之堆叠形的積蓄電極的記憶單 元。 又’在上述實施例中’雖然是就將資料儲存用電容元 件配置在上方之C Ο B構造之記憶單元的製造方法加以說 明，但是也可以適用在一在資料儲存用電容元件的上方配 置位元線的記憶單元。 又’在上述實施例中’雖然資料儲存用電容元件之介 電體膜利用由氧化矽膜與氮化矽膜所形成之2層膜，但是 並不限於此，也可以利用氧化鈦膜，P E T ( P b Z r T i Ο X )膜等之高介電體膜或是該些膜的積層 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）"~~~" (请先閱讀背面之注意事項存填寫本貰) 訂 •1、！ -22 - A7 _ B7 五、發明説明（20 ) 膜。 (發明的效果） 本案所揭露之發明中’其所獲得的效果則如下所述。 根據本發明’在記億單元選擇用Μ I S F E 丁之閘極 下方之通道領域，由於可以獲得均勻的雜質濃度分佈，因 此能夠防止記憶單元選擇用Μ I S F Ε Τ之閾值電壓的變 動情形》 圖面之簡單說明： 圖1係表本發明之一實施例之D R A Μ之記憶單元之 圖案配置的平面圖。 圖2係表本發明之一實施例之D RAM之記億單元之 圖案配置的平面圖。 圖3係表本發明之一實施例之D R A Μ之記憶單元之 製造方法之半導體基板的主要部分斷面圖。 圖4係表本發明之一實施例之D RAM之記憶單元之 製造方法之半導體基板的主要部分斷面圖。 圖5係表本發明之一實施例之D RAM之記憶單元之 製造方法之半導體基板的主要部分斷面圖。 圖6係表本發明之一實施例之D RAM之記億單元之 製造方法之半導體基板的主要部分斷面圖。 圖7係表本發明之一實施例之D RAM之記億單元之 製造方法之半導體基板的主要部分斷面圖。 ^紙浪尺度適用中國國家標準（CNS ) A4規格（210x297公釐） ~ (請先閲讀背面之注意事項再填寫本育) 訂 經濟部中央樣準局員工消费合作社印製 經濟部中央標準局貝工消費合作社印製 A7 _B7__ 五、發明説明（21 ) 圖8係表本發明之一實施例之D RAM之記憶單元之 製造方法之半導體基板的主要部分斷面圖》 圖9係表本發明之一實施例之D R A Μ之記憶單元之 製造方法之半導體基板的主要部分斷面圖。 圖1 0係表本發明之一實施例之D R AM之記憶單元 之製造方法之半導體基板的主要部分斷面圖。 圖11係表本發明之一實施例之DRAM之記憶單元 之製造方法之半導體基板的主要部分斷面圖。 圖12係表本發明之一實施例之DRAM之記憶單元 之製造方法之半導體基板的主要部分斷面圖》 圖13係表本發明之一實施例之DRAM之記憶單元 之製造方法之半導體基板的主要部分斷面圖。 圖14係表本發明之一實施例之DRAM之記億單元 之製造方法之半導體基板的主要部分斷面圖。 圖15係表本發明之一實施例之DRAM之記億單元 之製造方法之半導體基板的主要部分斷面圖。 圖16係表習知技術之COB構造之記億單元之圖案 配置的平面圖。 圖1 7係表其他習知技術之COB構造之記憶單元的 圖案配置的平面圖。 圖18係表示在以氮化矽膜當作掩罩進行選擇氧化後 之半導體基板的主要部分斷面圖。（a)係表選擇氧化後 之半導體基板之主要部分斷面圖。（b)係表除去當作掩 罩使用之氮化矽膜，接著，在藉由氟酸溶液對半導體基板 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） ..<·ΐτ------1.、I (請先閲讀背面之注意事項再填寫本頁) -24 - B7 經濟部中央棣準局貝工消費合作杜印製 五、 發明説明（ 22 ) φ 1 的 表 面 進 行 蝕刻 後 之 半 導 體 ruz. 基 板 的 主 要 部 分 斷 面圖。 1 1 圖 1 9 係表 將 圖 1 8 ( b ) 之 L 領 域 擴 大 表示的斷面 1 圖 〇 1 I 請 I 先 1 閲 I 讀 1 1 半 導 體 基板 2 氧 化 矽 膜 背 1 I 之 1 3 氮 化 矽 膜 4 L 〇 C 0 S 氧 化 膜 意 1 事 1 5 P 型 阱 領域 6 活 性 領 域 項 再 1 填 Γ 7 通 道 領 域 8 閘 絕 緣 膜 % 本 V 頁 1 9 多 結 晶 矽膜 1 0 W S i 2膜 、- 1 1 1 絕 緣 膜 1 2 氮 化 矽 膜 1 1 1 3 閘 極 1 4 氧 化 矽 膜 1 1 1 5 η 型 半導 體 領 域 ( 源 極 領 域 汲 極 領 域 ) 訂 1 1 6 第 1 半導 體 領 域 1 | 1 7 第 2 半導 體 領 域 1 I 1 8 側 壁 間隔 部 1 1 f 1 9 絕 緣 膜 2 0 多 結 晶 矽 膜 1 2 1 第 1 接觸 孔 2 2 多 結 晶 矽 膜 1 1 2 3 W S i 2膜 2 4 絕 緣 膜 1 1 2 5 氮 化 矽膜 2 6 氧 化 矽 膜 1 I 2 7 側 壁 間隔 部 2 8 氮 化 矽 膜 1 I 2 9 氧 化 矽膜 3 0 多 結 晶 矽 膜 1 1 I 3 1 第 2 接觸 孔 3 2 多 結 晶 矽 膜 1 1 I 3 3 氧 化 矽膜 3 4 多 結 晶 矽 膜 1 1 3 5 介 電 體膜 3 6 板 電 極 1 1 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐〉 A7 B7 五、發明説明（23 ) 經濟部中央標準局員工消費合作社印製 5 1 半 導 體 nxL 基 板 5 2 場 絕 緣 膜 5 3 活 性 領 域 5 4 第 1 半 導 Hrftl 腊 IUZ· 領 域 5 5 第 1 接 觸 孔 5 6 第 2 半 導 aah 體 領 域 5 7 第 2 接 觸 孔 5 8 通 道 領 域 6 1 半 導 體 基 板 6 2 氮 化 矽 膜 6 3 L 〇 C 〇 S 氧化膜 6 4 鳥 嘴 6 5 通 道 領 域 W L 字 元 線 B L 位 元 線 S N 積 蓄 電 極 (請先閲讀背面之注意事項再填寫本頁) 二-5 1' ! 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐） -26 -

Claims (1)

1. Α8 Β8 C8 D8 ^(^4SS9 申請專利範圍 一定的 擇用Μ 間隔被 直相交 右對稱 央部， 第1半 導體領 領域之 成的D 道領域 域與上 2 .一種半導 間隔被形成 I S F Ε Τ 形成在上述 而延伸的多 型的多個活 爲2個上述 導體領域， 域以及位在 間的上述活 R A Μ半導 與上述第1 述第2半導 .一種半導 一定的間隔被形成 擇用Μ I S F Ε Τ 體稹體電路裝置， 在半導體基板上， 之閘極來使用的多 半導體基板上，相 條位元線，以及由 性領域，而具有由 記憶單元選擇用Μ 位於上述活性領域 上述第1半導體領 性領域形成有通道 體積體電路裝置， 半導體領域相接的 體領域相接的寬度 體積體電路裝置， 在半導體基板上， 之閘極來使用的多 其主要係 而可當作 條字元線 對於上述 場絕緣膜 在上述活 I S F Ε 的兩端部 域與上述 領域之記 其特徵在 寬度則較 爲寬。 其主要係 而可當作 條字元線 一備有：依 記億單元選 ，依一定的 字元線呈垂 所包圍之左 性領域的中 Τ所共有的 ，在第2半 第2半導體 憶單元所構 於：上述通 上述通道領 一備有：依 記億單元選 ，依一定的 ♦ 、3Tr (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 間隔被形成在上述半導體基板上，相對於上述字元線呈垂 直相交而延伸的多條位元線，以及由場絕緣膜所包圍之左 右對稱型的多個活性領域，而具有由在上述活性領域的中 央部•爲2個上述記憶單元選擇用Μ I S F Ε Τ所共有的 第1半導體領域，位於上述活性領域的兩端部，在第2半 導體領域以及位在上述第1半導體領域與上述第2半導體 領域之間的上述活性領域形成有通道領域之記憶單元所構 成的D RAM的半導體積體電路裝置，其特徵在於：與用 參紙法尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） -27 - 經濟部中央樣準局貝工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 於連接上述第1半導體領域與上述位元線的第1接觸孔互 相鄰接，且相對於上述位元線的中心線，位在垂直方向之 上述通道領域之其中一個端部的寬度則較與用於連接上述 第2半導體領域與資料儲存用電容元件的積蓄電極的第2 接觸孔互相鄰接，且相對於上述位元線的中心線，位在垂 直方向之上述通道領域之另一個端部的寬度爲寬。 3 _ —種半導體積體電路裝置，其主要係一備有：依 一定的間隔被形成在半導體基板上，而可當作記憶單元選 擇用Μ I S F E T之閘極來使用的多條字元線，依一定的 間隔被形成在上述半導體基板上，相對於上述字元線呈垂 直相交而延伸的多條位元線，以及由場絕緣膜所包圍之左 右對稱型的多個活性領域，而具有由在上述活性領域的中 央部，爲2個上述記億單元選擇用Μ I S F Ε Τ所共有的 第1半導體領域，位於上述活性領域的兩端部，在第2半 導體領域以及位在上述第1半導體領域與上述第2半導體 領域之間的上述活性領域形成有通道領域之記億單元所構 成的DRAM的半導體積體電路裝置，其特徵在於：與用 於連接上述第1半導體領域與上述位元線的第1接觸孔互 相鄰接，且相對於上述字元線之中心線，位在平行方向之 上述通道領域之其中一個端部的寬度則較與用於連接上述 第2半導體領域與資料儲存用電容元件的積蓄電極的第2 接觸孔互相鄰接，且相對於上述字元線的中心線，位在平 行方向之上述通道領域之另一個端部的寬度爲寬^ 4.如申請專利範圍第1 ，2或3項之半導體稹體電 本紙張尺度逋用中國國家標準（CNS>八4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 ABCD 六、+請專利範圍 路裝置，由連接上述通道領域與上述第1半導體領域相接 之其中一個面，當由平面來看時與上述活性領域之上邊相 接的點以及上述通道領域之與上述第2半導體領域相接之 另一個面，當由平面來看時與上述活性領域之上邊相接的 點而成的直線與上述位元線的心中線所成的角度，則較由 連接上述通道領域與上述第1半導體領域相接的其中一個 面，當由平面來看時與上述活性領域的下邊相接的點以及 上述通道領域與上述第2半導體領域相接的另一個面，當 由平面來看時與上述活性領域之上邊相接的點而成的直線 與上述位元線的中心線所成的角度爲大》 5.如申請專利範圍第1 ，2或3項之半導體稹體電 路裝置，由連接上述通道領域與上述第1半導體領域相接 之其中一個面，當由平面來看時與上述活性領域之上邊相 接的點以及上述通道領域之與上述第2半導體領域相接之 另一個面，當由平面來看時與上述活性領域之上邊相接的 點而成的直線與上述位元線的心中線所成的角度，則較由 連接上述通道領域與上述第1半導體領域相接的其中一個 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 面，當由平面來看時與上述活性領域的下邊相接的點以及 上述通道領域與上述第2半導體領域相接的另一個面，當 由平面來看時與上述活性領域之上邊相接的點而成的直線 與上述位元線的中心線所成的角度爲小。 6 . —種半導體積體電路裝置，其主要係一備有：依 一定的間隔被形成在半導體基板上，而可當作記億單元選 擇用Μ I S F E T之閘極來使用的多條字元線，依一定的 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -29 - 六、申請專利範圍 .間隔被形成在上述半導體基板上，相對於上述字元線呈垂 直相交而延伸的多條位元線，以及由場絕緣膜所包圍之左 右對稱型的多個活性領域，而具有由在上述活性領域的中 央部，爲2個上述記憶單元選擇用Μ I S F E T所共有的 第1半導體領域，位於上述活性領域的兩端部，在第2半 導體領域以及位在上述第1半導體領域與上述第2半導體 領域之間的上述活性領域形成有通道領域之記憶單元所構 成的DRAM半導體積體電路裝置，其特徵在於：當由平 面來看時之上述通道領域的上邊，上述通道領域的下邊或 是上述通道領域的上邊以及下邊分別具有曲折部，而上述 通道領域之上邊或是下邊所包圍的曲折角度爲12 0°以 上。 經濟部中央標準局貝工消費合作社印装 (請先閱讀背面之注意事項再填寫本頁) 7. 如申請專利範圍第4項之半導體積體電路裝置， 由連接上述通道領域與上述第1半導體領域相接的其中一 個面，當由平面來看時與上述活性領域之下邊相接的點以 及上述通道領域與上述第2半導體領域相接的另一個面， 當由平面來看時與上述活性領域之下邊相接的點而成的直 線與上述位元線的中心線所形成的角度爲3 0°以下。 8. 如申請專利範圍第5項之半導體積體電路裝置， 由連接上述通道領域與上述第1半導體領域相接之其中一 個面，當由平面來看時與上述活性領域之下邊相接的點以 及上述通道領域與上述第2半導體領域相接的另一個面， 當由平面來看時與上述活性領域之下邊相接的點所成的直 線與上述字元線之中心線所成的角度爲60° -90° » 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐） _ 30 - A8 B8 C8 D8 ^·、申請專利範圍 9.如申請專利範圍第1項之半導體積體電路裝置， 由連接上述通道領域與上述第1半導體領域相接之其中一 個面，當由平面來看時與上述活性領域之上邊相接的點以 及上述通道領域與上述第2半導體領域相接的另一個面， 當由平面來看時與上述活性領域之上邊相接的點而成的直 線，乃相對於上述位元線的中心線呈斜向，而由連接上述 通道領域上述第1半導體領域相接的其中一個面，當由平 面來看時與上述活性領域之下邊相接的點以及上述通道領 域與上述第2半導體領域相接的另一個面，當由平面來看 時與上述活性領域之下邊相接的點而成的直線，則相對於 上述位元線的中心線呈平行。 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 本紙張尺度適用+國國家揉準（CNS ) A4規格（210X297公釐）