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TWI876562B - Ｍｒａｍ單元、非揮發性記憶體結構及寫入ｍｒａｍ單元的方法 - Google Patents

Ｍｒａｍ單元、非揮發性記憶體結構及寫入ｍｒａｍ單元的方法 Download PDF

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TWI876562B
TWI876562B TW112137057A TW112137057A TWI876562B TW I876562 B TWI876562 B TW I876562B TW 112137057 A TW112137057 A TW 112137057A TW 112137057 A TW112137057 A TW 112137057A TW I876562 B TWI876562 B TW I876562B
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Abstract

示例性的一種被配置為儲存多於一個位元的磁阻隨機存 取記憶體(MRAM)單元及非揮發性記憶體結構。MRAM單元包括第一磁性穿隧接面(MTJ)和第二MTJ並聯。第一MTJ具有第一直徑，第二MTJ具有第二直徑，且第二直徑小於第一直徑。MRAM單元更包括連接到第一MTJ和第二MTJ的電晶體，連接到第一MTJ和第二MTJ的位元線以及連接到電晶體的字元線和源極線。一種寫入MRAM單元的方法可以取決於MRAM單元的初始記憶體狀態與所需記憶體狀態，提供一個或多個寫入電壓(例如，具有不同級別)至MRAM單元。

Description

MRAM單元、非揮發性記憶體結構及寫入 MRAM單元的方法
本發明的實施例是有關於一種磁阻隨機存取記憶體(MRAM)單元、非揮發性記憶體結構及寫入MRAM單元的方法。
現代電子裝置通常包含配置為儲存資料的電子記憶體，例如揮發性記憶體和/或非揮發性記憶體。揮發性記憶體在通電時儲存資料(即在通電時儲存資料)，而非揮發性記憶體即使在未通電時也儲存資料(即在通電時和/或斷電時儲存資料)。磁阻隨機存取記憶體(MRAM)是下一代非揮發性記憶體技術的有前途的候選技術。舉例來說，MRAM可以提供與揮發性靜態隨機存取記憶體(SRAM)相當的效能，並且與揮發性動態隨機存取記憶體(DRAM)相比，密度有時更低，功率消耗也更低。另一個例子是，與非揮發性快閃記憶體相比，MRAM可以提供更快的存取時間，並且隨著時間的推移性能下降也更少。由於採用MRAM來滿足縮放、先進積體電路(IC)技術節點的需求，因此需要進行改進以實現進一步的面積/密度縮放。
本發明實施例的一種磁阻隨機存取記憶體(MRAM)單元， 被配置為儲存多於一個位元，所述MRAM單元包括：第一磁性穿隧接面(MTJ)和第二MTJ，所述第一MTJ與所述第二MTJ並聯，其中所述第一MTJ具有第一直徑，所述第二MTJ具有第二直徑，且所述第二直徑小於所述第一直徑；電晶體，連接到所述第一MTJ和所述第二MTJ；位元線，連接到所述第一MTJ和所述第二MTJ；以及字元線和源極線，連接到所述電晶體。
本發明實施例的一種非揮發性記憶體結構，包括：多個磁阻隨機存取記憶體(MRAM)單元，其中所述多個MRAM單元中的每一者包括：第一磁性穿隧接面(MTJ)和第二MTJ，所述第一MTJ與所述第二MTJ並聯，其中所述第一MTJ和所述第二MTJ連接到相應的位元線，所述第一MTJ具有第一直徑，所述第二MTJ具有第二直徑，且所述第二直徑小於所述第一直徑，以及電晶體，連接到所述第一MTJ和所述第二MTJ，其中所述電晶體連接到相應的字元線和相應的源極線。
本發明實施例的一種寫入磁阻隨機存取記憶體(MRAM)單元的方法，所述MRAM單元具有並聯的第一磁性穿隧接面(MTJ)和第二MTJ，其中所述第一MTJ和所述第二MTJ中的每一者具有低電阻狀態和高電阻狀態，所述寫入MRAM單元的方法包括：提供一個或多個寫入電壓至所述MRAM單元，包括：當所述第一MTJ處於所述低電阻狀態並且所述第二MTJ處於所述低電阻狀態時，提供第一寫入電壓至所述MRAM單元，以使所述第一MTJ進入所述高電阻狀態，當所述第一MTJ處於所述高電阻狀態並且所述第二MTJ處於所述低電阻狀態時，提供第二寫入電壓至所述MRAM單元，以使所述第二MTJ進入所述高電阻狀態，當所述第 一MTJ處於所述高電阻狀態且所述第二MTJ處於所述高電阻狀態時，提供第三寫入電壓至所述MRAM單元，以使所述第一MTJ進入所述低電阻狀態，以及當所述第一MTJ處於所述低電阻狀態且所述第二MTJ處於所述高電阻狀態時，提供第四寫入電壓至所述MRAM單元，以使所述第二MTJ進入所述低電阻狀態。
1、2、3、4:記憶體狀態
10、410A、410B、410C、410D、510A、510B、510C、510D、510E、510F、510G、510H:MRAM單元
20A、20B:MTJ
22A、22B、26A、26B:鐵磁層
24A、24B:穿隧阻障層
28A、28B:底部電極
30A、30B:頂部電極
35、325A、325B、T:電晶體
40、440A、440B:位元線
45、445A、445B:字元線
50、450:源極線
52、54、56、58:節點
100:表
100C、302C:中間區
150:圖表
200:方法
210、215、220、225、230:方塊
300:裝置
302A:記憶體區
302B:邏輯區
305:裝置基底
310:特徵
320:半導體基底
322、342:閘極接觸窗
330:閘極結構
335:源極/汲極
338:隔離結構
340、365、372、375、380:介電層
362A、362B、362C、374A、374B、382A、382B:金屬線
344:源極/汲極接觸窗
368A、368B:底部電極通孔
370A、370B、378A、378B、378C:通孔
360:介電層/ILD層
385、390、394:ILD層
400、500:MRAM陣列
C1、C2、C3、C4:行
D1、D2:尺寸
R1、R2、R3、R4:列
Rap1、Rap2、Rp1、Rp2:電阻
S:間隔
M:MTJ
Mn、Mn+1、Mn+2、Mn+3:金屬層
m:MTJ
Vn、Vn+1、Vn+2:通孔層
V-、V+、V+ Max、V- Max:寫入電壓
X、Y:方向
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本公開的各種方面的磁阻隨機存取記憶體(MRAM)單元的部分或整體的示意性電氣圖。
圖2是根據本公開的各種方面的圖1的MRAM單元的磁性穿隧接面的部分或整體的示意性俯視圖。
圖3是根據本公開的各種方面的圖1的MRAM單元的連同各個相應的參數的記憶體狀態的表。
圖4是根據本公開的各種方面描繪了MRAM單元(諸如圖1的MRAM單元)的電阻的分佈的圖表。
圖5是根據本公開的各種方面的用於寫入MRAM單元(例如圖1的MRAM單元)的方法的部分或整體的流程圖。
圖6是根據本公開的各種方面的具有包括MRAM單元(例如圖1的MRAM單元)的邏輯區和記憶體區的裝置的部分或整體的示意性剖視圖。
圖7是根據本公開的各種方面的MRAM陣列的部分或整體的示意性電氣圖。
圖8是根據本公開的各種方面的MRAM陣列的部分或整體的示意性俯視圖。
本揭露總體上涉及其記憶體單元及其操作方法，並且更具體地涉及其磁阻隨機存取記憶體(MRAM)單元及其操作方法(例如，用於向其寫入和從其讀取的方法)。
以下公開內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述組件和排列的特定實例來簡化本公開。當然，這些僅為實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複參考標記和/或字母。這種重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例和/或組態之間的關係。此外，為了易於描述，可在本文中使用例如「在......之下」、「下方」、「下部」、「上方」、「上部」等空間相關術語來描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相關術語意圖涵蓋裝置在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。此外，當用「大約(about)」、「大約(approximate)」、「實質上(substantially)」、和類似者描述 數字或數字範圍時，該術語旨在涵蓋考慮到本領域普通具有通常知識者所能理解的在製造期間固有地出現的偏差而在合理範圍內的數字。舉例來說，基於與製造具有與該數字相關的特徵的相關聯的已知製造公差，數字的數量或範圍涵蓋包括所描述的數字的合理範圍，例如在所描述的數量的±10%內。舉例來說，具有「大約5奈米」的厚度的材料層可以涵蓋從4.5奈米至5.5奈米的尺寸範圍，其中本領域普通具有通常知識者已知與沉積材料層相關的製造公差為±10%。在另一個示例中，被描述為具有「實質上」相同尺寸和/或「實質上」以特定方向和/或組態定向(例如，「實質上平行」)的兩個特徵包含兩個特徵和/或輕微定向之間的尺寸差異。兩個特徵與精確指定的定向的差異可能固有地(但不是有意地)由與製造和兩個特徵相關的製造容差產生。更進一步，在各種示例中，本揭露可以重複參考數字和/或字母。這種重複是為了簡單的目的，並且清楚本身並不規定本文描述的各個實施例和/或組態之間的關係。
MRAM單元通常配置為提供兩個記憶體狀態，因此配置為儲存一個位元的資訊。因此，多個MRAM單元需要組合以儲存大於一個位元，這顯著增加了MRAM消耗的面積以及其製造中的成本。舉例來說，為了提供四個記憶體狀態和儲存兩個位元，MRAM包括用於提供兩個記憶體狀態(且因此用於存儲第一位元)的第一MRAM單元和用於提供兩個記憶體狀態(且因此用於存儲第二位元)的第二MRAM單元。將第一MRAM單元和第二MRAM單元(即兩個MRAM單元)組合以儲存兩個位元，其佔據的面積是單個MRAM單元佔據的面積的兩倍。在需要存儲多個位元的資 訊的情況下，MRAM的大小可能會變得令人望而卻步。
實施例對本揭露通過提供MRAM單元來解決這樣的挑戰，即可以提供大於兩個記憶體狀態，例如四個記憶體狀態，同時佔用更少的面積。因此，MRAM單元可以儲存大於一個位元，例如兩個位元，並且可以稱為多級單元(multilevel cell，MLC)。本揭露的MRAM單元包括連接到一個電晶體(諸如一個鰭式場效電晶體(FinFET))的一對磁性穿隧接面(MTJ)，以及位元線、字元線和源極線。一對MTJ包括並聯的大尺寸MTJ和小尺寸MTJ。舉例來說，大尺寸MTJ和小尺寸MTJ有不同的直徑。大尺寸MTJ可以提供兩個記憶體狀態和儲存第一位元，小尺寸MTJ可以提供兩個記憶體狀態和儲存第二位元。大尺寸MTJ和小尺寸MTJ可以具有不同的電阻，這提供具有不同的電阻狀態，從而具有用於讀取和/或寫入的不同的記憶體狀態。在操作中，可以將一個或多個寫入電壓提供給MRAM單元以改變其狀態，其中寫入電壓的每一者被配置為改變大直徑MTJ或小直徑MTJ的狀態。
並聯連接MTJ減少了MTJ的整體電阻(例如，電阻的MTJ的組合)，這可以改善對MRAM單元的寫入。此外，由於MTJ的組態和/或特性，在所揭露的MRAM單元的操作期間電阻變化較少(例如，MTJ電阻在耐力循環後(post-endurance cycling)和/或在保持烘烤期間不改變)，使得所揭露的MRAM單元與傳統MRAM相比，具有更高的耐用性和/或更高的資料保持能力。更進一步，由於使用單一電晶體存取大於一個MTJ，所以所公開的多位元MRAM可以在不考慮主動區之間的間隔的情況下製造，例如當製造組合單位元MRAM單元(single-bit MRAM cell)以儲存的 MRAM時考慮電晶體之間的間隔超過一個位元。因此，所公開的多位元的MRAM單元佔據的面積小於將單位元MRAM單元組合至儲存相同位元數的MRAM的面積。舉例來說，由兩個位元MRAM單元(具有四個狀態)佔用的面積小於由兩個單位元MRAM單元組合至具有四個狀態的MRAM佔用的面積。在一些實施例中，與將單位元MRAM單元組合至儲存相同位元數的MRAM相比，所揭露的多位元的MRAM單元佔據的面積減少了約15%至約20%。不同的實施例可能有不同的優點，並且任何實施例都沒有特定的優點。
圖1是根據本公開的各種方面的磁阻隨機存取記憶體(MRAM)單元10的部分或整體的示意性電氣圖。MRAM單元10配置為使用磁來儲存資料(即，MRAM 10使用磁性狀態來儲存資料)。在圖1中，MRAM單元10包括至少兩個磁性穿隧接面(MTJ)(例如MTJ 20A和MTJ 20B)、電晶體35、位元線(BL)40、字元線(WL)45和源極線(SL)50。如本文所述，MRAM單元10被配置為提供大於兩個記憶體狀態。舉例來說，MTJ 20A和MTJ 20B可以各自為供兩個記憶體狀態，使得MRAM單元10可以提供四個記憶體狀態。圖2是根據本公開的各種方面的MRAM單元(諸如MRAM單元10的MTJ 20A和MTJ 20B)的磁性穿隧接面的部分或整體的示意性俯視圖。圖3是根據本公開的各種方面的MRAM單元(諸如MRAM單元10)的連同各個相應的參數的記憶體狀態的表100。為了便於描述和理解本公開，同時討論圖1-3。為了更好地理解本公開的發明概念，為了清楚而簡化了圖1-3。可以在MRAM單元10和/或構件(例如MTJ20A和/或MTJ 20B)中 添加另外的特徵，並且下面描述的一些特徵可以在MRAM單元10和/或其構件(例如，MTJ、20A和/或MTJ 20B)的其他實施例中被替換、修飾或消除。
為了便於理解，MTJ 20A和MTJ 20B分別用三個層來表示，MTJ 20A包括鐵磁層22A、穿隧阻障層24A和鐵磁層26A，MTJ 20B包括鐵磁層22B、穿隧阻障層24B和鐵磁層26B。因此，圖MTJ 20A和圖MTJ 20B各自包括由相應的薄層絕緣層分隔開的兩個相應的鐵磁層。鐵磁層中的一者(例如鐵磁層22A和鐵磁層22B)可以有固定/「被釘紮(pinned)」磁性定向，而鐵磁層中的另一個(例如鐵磁層26A和鐵磁層26B)可以有可變/「自由(free)」磁性定向，可以切換到兩個或更多個值(例如，磁性極性)，以儲存兩個或更多個對應的資料狀態中的一者。在實施例中，鐵磁層22A和鐵磁層22B可以被稱為被釘紮層(pinned layer)和/或參考層，並且鐵磁層26A和鐵磁層26B可以被稱為自由層。雖然MTJ 20A和MTJ 20B在所描繪的實施例中包括三個層，但本揭露設想MTJ 20A和/或MTJ 20B包括額外的層，包括但不限於蓋層、反鐵磁層、其他被釘紮層、釘紮層(pinning layer)、阻障層、多層鐵磁層、合成反鐵磁性(SAF))結構(例如，頂部被釘紮鐵磁層和底部被釘紮鐵磁層之間的金屬層)、金屬層、其他合適的層或其組合。舉例來說，在一些實施例中，鐵磁層22A和/或鐵磁層22B可以包括釘紮層和被釘紮層，其中被釘紮層在釘紮層和相應的穿隧阻障層之間。
鐵磁層22A、鐵磁層22B、鐵磁層26A和鐵磁層26B包括鐵、鈷、鎳、其他合適的磁性材料成分、其合金或其組合。舉例 來說，鐵磁層22A、鐵磁層22B、鐵磁層26A和鐵磁層26B可以包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd、CoFeTa、NiFe、CoFe、CoPt、CoPd、FePt、Fe、Co、Ni的其他合金，或其組合，其他合適的鐵磁體材料，或其組合。穿隧阻障層24A和穿隧阻障層24B包括金屬(例如，Mg、Al、Ti、Zn、Zr、Hf或其組合)和氧。舉例來說，穿隧阻障層24A和/或穿隧阻障層24B包括氧化鎂(例如，Mg、MgZnO、MgTaO或其組合)、氧化鋁(例如，AlTiO和/或Al2O3)、NiO、GdO、Ta2O5、MoO2、TiO2、WO2、其他合適的金屬氧化物材料，或其組合。在一些實施例中，MTJ 20A包括夾在兩個CoFeB層(例如鐵磁層22A和鐵磁層26B)之間的MgO層(例如穿隧阻障層24A)。在一些實施例中，MTJ 20B包括夾在兩個CoFeB層(例如鐵磁層22B和鐵磁層26B)之間的MgO層(例如穿隧阻障層24B)。
MTJ 20A是底部電極28A和頂部電極30A之間的設置，MTJ 20B是底部電極28B和頂部電極30B之間的設置。底部電極28A和頂部電極30A可以提供分別用於從上側和下側讀取MTJ 20A的導電材料，並且底部電極28B和頂部電極30B可以提供分別從上側和下側讀取MTJ 20B的導電材料。底部電極(例如，底部電極28A和/或底部電極28B)和頂部電極(例如，頂部電極30A和/或頂部電極30B)各自包括金屬並且可以替代地被稱為金屬層。舉例來說，底部電極28A、底部電極28B、頂部電極30A和頂部電極30B包括鈦、鉭、鎢、釕、鉑、銥、金、鈀、鋨、鉬、鎳、鍶、鋁、其其他合適的金屬、合金(例如TaN、氮化鈦、其他合適的合金，或其組合)，或其組合。在一些實施例，底部電極28A和 /或底部電極28B中是氮化鈦層並且頂部電極30A和/或頂部電極30B是氮化鈦層。在一些實施例，底部電極和頂部電極中具有不同的組成物(例如，不同的金屬材料或具有不同組成濃度的相同金屬材料，例如不同的金屬原子百分比)。在一些實施例，底部電極和頂部電極中具有相同的組成物(例如，相同的金屬材料)。在一些實施例，底部電極和/或頂部電極中具有多層結構，例如第一電極層(例如銅層)在第二電極層(例如鈦層)上方，所述第二電極層具有與第一電極層不同的組成物。
MTJ 20A和MTJ 20B是在相應的底部電極和相應的頂部電極之間沿著給定的方向(例如，垂直地沿著方向Z)的堆疊。MTJ 20A和MTJ 20B沿著給定的方向(例如，方向Z)的厚度，其中MTJ 20A的厚度是其層(例如，鐵磁層22A、穿隧阻障層24A、鐵磁層26A)的厚度的和，以及MTJ 20B的厚度是其層(例如，鐵磁層22B、穿隧阻障層24B、鐵磁層26B)的厚度的和。穿隧阻障層24A的厚度小於鐵磁層22A的厚度和鐵磁層26A的厚度中的每一者，並且穿隧阻障層24B的厚度小於鐵磁層22B的厚度和鐵磁層26B的厚度中的每一者。穿隧阻障層24A和/或穿隧阻障層24B的厚度足夠薄，例如10奈米或更小，以有利於相應鐵磁層之間的電子的穿隧。
在俯視圖中，MTJ 20A和MTJ 20B具有不同的橫向尺寸，例如不同的寬度(例如，沿著方向X或方向Y)和/或不同的長度(例如，沿著方向X或方向Y)。舉例來說，在圖2中，MTJ 20A具有沿方向X的尺寸D1，MTJ 20B具有沿方向X的尺寸D2，並且尺寸D1大於尺寸D2。尺寸D2與尺寸D1的比例大於約0.5且 小於1(即，0.5
Figure 112137057-A0305-12-0011-1
尺寸D2/尺寸D1<1)。舉例來說，尺寸D2與尺寸D1的比例為約0.8至約0.9(即，0.8
Figure 112137057-A0305-12-0011-2
尺寸D2/尺寸D1
Figure 112137057-A0305-12-0011-3
0.9)。製造具有尺寸D2與尺寸D1的比例小於0.5的記憶體單元的MTJ，可能會不必要地增加MRAM 10的製造複雜性/成本。舉例來說，比例小於0.5會導致MTJ 20A和MTJ 20B之間的間隔太小，當製造MTJ 20A和MTJ 20B時，這會導致MTJ 20A和MTJ 20B之間的深寬比增加以及蝕刻深寬比增加和/或蝕刻製程窗口減少。在一些實施例中，尺寸D1小於約100奈米。在一些實施例中，尺寸D2小於約100奈米。將MTJ 20B配置為具有比MTJ 20A更小的橫向尺寸，減少了MRAM單元10消耗的面積，並且如本文進一步描述的，增加了MTJ 20A和MTJ 20B之間的間隔，從而擴大了製造MTJ 20A和MTJ 20B的蝕刻製程窗口。在所示的實施例中，由於MTJ 20A和MTJ 20B的頂部輪廓是圓形和/或橢圓形，所以尺寸D1和尺寸D2是直徑，並且MTJ 20A和MTJ 20B可以是圓柱形。在一些實施例，MTJ 20A和MTJ 20B中，具有正方形頂部輪廓、矩形頂部輪廓、六邊形頂部輪廓、八邊形頂部輪廓或其他合適形狀的頂部輪廓。
MTJ 20A和MTJ 20B中的各個層可以具有相同或不同的橫向尺寸。舉例來說，當MTJ 20A和MTJ 20B實質上具有直的且平行的側壁時，MTJ 20A和MTJ 20B的MTJ層(例如，分別為鐵磁層22A、穿隧阻障層24A和鐵磁層26A，以及鐵磁層22B、穿隧阻障層24B和鐵磁層26B)實質上具有相同尺寸，例如與直徑相同。在這樣的實施例中，尺寸D1表示MTJ 20A的MTJ層中的直徑，並且尺寸D2表示MTJ 20B的MTJ層中的直徑。在另一示 例中，其中MTJ 20A和MTJ 20B具有漸縮的側壁，MTJ層具有沿著相應MTJ的厚度增大或減小的尺寸。在這樣的實施例中，尺寸D1和尺寸D2分別表示MTJ 20A的MTJ層和MTJ 20B的MTJ層中的最大尺寸(例如，直徑)。在一些實施例中，MTJ層的下部鐵磁層(例如，鐵磁層22A和/或22B)的寬度/直徑大於MTJ層的穿隧阻障層(例如，穿隧阻障層24A和/24B)的寬度/直徑，MTJ層的穿隧阻障層(例如，24A和/24B)的寬度/直徑大於MTJ層的上部鐵磁層(例如，鐵磁層26A和/或26B)的寬度/直徑，且尺寸D1和/或尺寸D2代表下部鐵磁層的寬度/直徑。在又一示例中，MTJ 20A和MTJ 20B具有圖案化的側壁輪廓(例如，台階輪廓)，使得MTJ 20A和MTJ 20B的MTJ層具有不同的尺寸，尺寸D1和尺寸D2分別表示MTJ 20A的MTJ層和MTJ 20B的MTJ層的最大尺寸。在又一示例中，尺寸D1表示MTJ 20A的MTJ層的尺寸的平均值(例如，MTJ層的平均值寬度/直徑)，並且尺寸D2表示MTJ 20B的MTJ層的尺寸的平均值(例如，MTJ層的平均值寬度/直徑)。
在圖1中，MTJ 20A和MTJ 20B是電性連接並聯，MTJ 20A和MTJ 20B是電性連接到電晶體35(其具有設置在第一源極/汲極和第二源極/汲極之間的閘極)，MTJ 20A和MTJ 20B是電性連接到位元線40。舉例來說，下部鐵磁層(例如，鐵磁層22A和鐵磁層22B)耦合到節點52，節點52耦合到電晶體35的第一源極/汲極，並且上部鐵磁層(例如，鐵磁層26A和鐵磁層26B)耦合到節點54，節點54耦合到位元線40。電晶體35進一步電性連接至字元線45和源極線50。舉例來說，電晶體35的閘極(也稱 為控制端(control terminal))在節點56處耦合到字元線45，並且第二源極/汲極在節點58處耦合到源極線50。節點52、節點56和節點58可以分別稱為電晶體35的第一源極/汲極節點、閘極節點和第二源極/汲極節點。在一些實施例中，第一源極/汲極是電晶體35的源極，第二源極/汲極是電晶體35的汲極。在一些實施例中，第一源極/汲極是電晶體35的汲極，第二源極/汲極是電晶體35的源極。
MTJ 20A和MTJ 20B使用穿隧磁阻(tunnel magneteresistance，TMR)。以將磁場儲存在它們的上部鐵磁層(例如，分別為鐵磁層22A和鐵磁層22B)和/或其下部鐵磁層(例如，分別為鐵磁層26A和鐵磁層26B)。對於足夠薄的絕緣層厚度(即，分別足夠薄的穿隧阻障層24A和穿隧阻障層24B的厚度)，電子可以從上部鐵磁層穿隧至下部鐵磁層，和/或從下部鐵磁層穿隧至上部鐵磁層。資料可以通過多種方式寫入MTJ 20A和/或MTJ 20B。在一些實施例中，電流通過上部鐵磁層和下部鐵磁層之間，這可以感應(induce)出儲存在上部鐵磁層(例如自由層)中的磁場。在一些實施例，MTJ 20A和/或MTJ 20B中使用自旋轉移矩(STT)，其中使用自旋對齊或極化電子流程來改變相對於被釘紮磁性層(例如，下層鐵磁層)的自由磁性層(例如，上層鐵磁層)內的磁場。其他方法可用於寫入資料至MRAM單元10的MTJ 20A和/或MTJ 20B，包括各種資料寫入方法，其中磁場在自由層內相對於被釘紮層改變。
在所描繪的實施例中，其中MTJ 20A和MTJ 20B各自配置有通過薄絕緣體層(例如，分別為穿隧阻障層24A和穿隧阻障 層24B)隔開的被釘紮層(例如，分別為鐵磁層22A和鐵磁層22B)以及自由層(例如，分別為鐵磁層26A和鐵磁層26B)，被釘紮層的磁性定向可以是靜態的，而自由層的磁性定向可以在相對於被釘紮層的磁性定向平行配置之間的切換(即，在給定的方向中，自由層的磁場與被釘紮層的磁場對齊)以及相對於被釘紮層的磁性定向反平行配置(即，自由層的磁場與被釘紮層的磁場不同(例如相反)方向排列)。在兩個配置之間的切換為MTJ 20A和MTJ 20B的每一者提供具有可以在記憶體應用中寫入或讀取的兩種磁性狀態。
由於磁穿隧效應(magnetic tunnelling effect)，在操作中，MTJ 20A和MTJ 20B中的電阻可以根據存儲在其鐵磁層中的磁場而變化。舉例來說，MTJ 20A和MTJ 20B中的每一者都具有對應於將資料數位地存儲為第一位元值(例如，邏輯，二進制「0」)的低電阻狀態，和對應於將資料數位地存儲為第二位元值(例如，邏輯，二進制「1」)的高電阻狀態。當MTJ 20A的鐵磁層的磁場對齊時，例如當其自由層(例如，鐵磁層26A)的磁性定向和/或磁化極性平行於其參考層(例如，參考層22A)的磁性定向和/或磁化極性時，MTJ 20A處於低電阻狀態。當MTJ 20A的鐵磁層的磁場相反時，例如當其自由層磁性定向和/或磁化極性為與磁性定向和/或其參考層的磁化極性反平行時，處於高電阻狀態。類似地，當MTJ 20B鐵磁層的磁場對齊時，例如當其自由層的磁性定向和/或磁化極性(例如，鐵磁層26B)平行於其參考層(例如，參考層22B)的磁性定向和/或磁化極性時，MTJ 20B處於低電阻狀態。當MTJ 20B的鐵磁層的磁場相反時，例如當其自由層磁性定向和 /或磁化極性為與磁性定向和/或其參考層的磁化極性反平行時，處於高電阻狀態。因此，可以通過施加適當幅度(amplitude)的寫入電流和/或寫入電壓和/或極性來寫入MRAM單元10，以設置MTJ 20A的磁性狀態和/或MTJ 20B的磁性狀態，和/或通過測量MTJ 20A的電阻和/或MTJ 20B的電阻(即，測量其鐵磁板之間的電阻)來讀取，並且以確定其各自的磁性狀態。
MRAM單元10(例如單一單元)可以儲存兩個位元，每個位元可以有兩個值/狀態中的一者。由於MTJ 20A和MTJ 20B均可以具有兩個記憶體狀態中的一者，因此MRAM單元10具有四種可能的記憶體狀態。舉例來說，參考圖3的表100，MRAM單元10可以有：記憶體狀態1，其中MTJ 20A和MTJ 20B都處於低電阻狀態，相當於MTJ 20A數位地存儲資料為邏輯「0」，MTJ 20B數位地存儲資料為邏輯「0」，這樣MRAM單元10儲存邏輯二進制碼(Binary Code)「00」；記憶體狀態2，其中MTJ 20A處於高電阻狀態，MTJ 20B處於低電阻狀態，對應於MTJ 20A數位地存儲資料作為邏輯「1」和MTJ 20B數位地存儲資料作為邏輯「0」，這樣MRAM單元10儲存邏輯二進制碼「10」；記憶體狀態3，其中MTJ 20A和MTJ 20B均處於高電阻狀態，對應於MTJ 20A數位地存儲資料為邏輯「1」和MTJ 20B數位地存儲資料為邏輯「1」，這樣MRAM單元10儲存邏輯二進制碼「11」；和記憶體狀態4，其中MTJ 20A處於低電阻狀態，MTJ 20B處 於高電阻狀態，對應於MTJ 20A數位地存儲資料作為邏輯「0」，MTJ 20B數位地存儲資料作為邏輯「1」，這樣MRAM單元10儲存邏輯二進制碼「01」。
當處於低電阻狀態時，MTJ 20A可以有電阻Rp1，MTJ 20B可以有電阻Rp2。當處於高電阻狀態時，MTJ 20A可以有電阻Rap1，MTJ 20B可以有電阻Rap2。處於高電阻狀態時的MTJ 20A和MTJ 20B的電阻分別大於處於低電阻狀態時的MTJ 20A和MTJ 20B的電阻。換句話說，電阻Rap1大於電阻Rp1，並且電阻Rap2大於電阻Rp2。此外，配置不同的尺寸(例如，直徑)MTJ 20A和MTJ 20B，來提供MTJ 20A和MTJ 20B處於其高狀態和低狀態下的不同的電阻。舉例來說，電阻Rp1與電阻Rp2不同，電阻Rap1與電阻Rap2不同。在所描繪的實施例中，由於MTJ 20A的尺寸D1(例如，直徑)大於尺寸D2(例如，直徑)，並且電阻與尺寸(例如，直徑)成反比(即，電阻隨著尺寸減少而增加)，因此電阻Rp1小於電阻Rp2，電阻Rap1小於電阻Rap2。在一些實施例中，MTJ 20A和MTJ 20B(例如，分別為尺寸D1和尺寸D2)被配置為提供電阻Rap2大於電阻Rp2、電阻Rp2大於電阻Rap1、以及電阻Rap1大於電阻Rp1(即，Rap2>Rp2>Rap1>Rp1)。
圖4是根據本公開的各種方面描繪了MRAM單元10的電阻(例如，電阻Rp1、電阻Rap1、電阻Rp2和電阻Rap2)的分佈的圖表150。其由根據本公開的各種方面配置MTJ 20A和MTJ 20B與不同的直徑而產生。在這樣的實施例中，MRAM單元10的電阻(R)取決於其記憶體狀態：對於記憶體狀態1，R=(Rp1xRp2)/(Rp1+Rp2)； 對於記憶體狀態2，R=(Rap1xRp2)/(Rap1+Rp2)；對於記憶體狀態3，R=(Rap1xRap2)/(Rap1+Rap2)；以及對於記憶體狀態4，R=(Rp1xRap2)/(Rp1+Rap2)。
因為MRAM單元10具有帶有不同電阻的記憶體狀態，所以可以容易地檢測(即，讀取)MRAM單元10的記憶體狀態。
電壓可以應用到位元線、字元線、源極線或其組合來寫出MRAM單元10的各種記憶體狀態。舉例來說，可以在位元線40和源極線50之間施加寫入電壓以使MTJ 20A和/或MTJ 20B的磁性定向和/或磁化極性改變並進入高電阻狀態(且因此儲存為「1」)或低電阻狀態(且因此儲存為「0」)。磁性定向和/或磁化極性可以基於寫入電壓的幅度和/或極性而改變。在一些實施例中，正的寫入電壓(即，位元線40處的電位大於/高於源極線50處的電位)施加至MRAM單元10，以獲得記憶體狀態1和記憶體狀態4，負的寫入電壓(即，位元線40處的電位小於/源極線50處的電位)施加至MRAM單元10，以獲得記憶體狀態2和記憶體狀態3。舉例來說，將寫入電壓V+ Max施加至MRAM單元10，以獲得記憶體狀態1，將寫入電壓V-施加至MRAM單元10，以獲得記憶體狀態2，將寫入電壓V- Max施加至MRAM單元，以至獲得記憶體狀態3，並且將寫入電壓V+施加至MRAM單元，以至獲得記憶體狀態4。寫入電壓V+ Max大於寫入電壓V+(即V+ Max>V+>0)，並且寫入電壓V- Max小於寫入電壓V-(即V- Max<V-<0)。
參考圖5，圖5是根據本公開的各種方面的用於寫入MRAM單元(例如MRAM單元10)的方法200的部分或整體的流程圖。方法200可以簡稱為寫入操作。在方塊210中，方法200 包括確定具有至少兩個MTJ的MRAM單元的初始記憶體狀態，例如具有MTJ 20A和MTJ 20B的MRAM單元10。在一些實施例中，初始記憶體狀態是記憶體狀態1(例如「00」)、記憶體狀態2(例如「10」)、記憶體狀態3(例如「11」)或記憶體狀態4(例如「01」)。在一些實施例中，確定MRAM單元10的初始狀態可以包括讀取MRAM單元10。在一些實施例中，確定MRAM單元10的初始狀態可以包括測量MTJ 20A的電阻以確定其是低電阻狀態或者是高電阻狀態以及測量MTJ 20B的電阻以確定其是低電阻狀態或者是高電阻狀態。
在方塊215及方塊220處中，方法200包括將初始記憶體狀態與所需記憶體狀態進行比較。如果初始記憶體狀態與所需的記憶體狀態相同，則方法200會進入方塊225，其中寫入操作結束。如果初始記憶體狀態與所需的記憶體狀態不同，則方法200會進入方塊230，對MRAM單元施加一個或多個寫入電壓，以將初始存儲狀態更改為所需的記憶體狀態。在一些實施例中，將一個或多個寫入電壓施加到MRAM單元上，如下所示：步驟(A)：當MRAM單元處於記憶體狀態1狀態時(即，MTJ 20A和MTJ 20B都處於低電阻狀態)，方塊230處的寫入操作包括向MRAM單元提供第一級別的寫入電壓(例如寫入電壓V-)，以使MRAM單元進入記憶體狀態2(即，MTJ 20A進入高電阻狀態)；步驟(B)：當MRAM單元處於記憶體狀態2時(即，MTJ20A處於高電阻狀態，而MTJ 20B處於低電阻狀態)時，方塊230處的寫入操作包括供給第二級別的寫入電壓(例如，寫入電壓V- Max)到MRAM單元，以使MRAM單元進入記憶體狀態3(即，MTJ 20B進入高電阻狀態)；步驟(C)：當MRAM單元處於記憶體狀態3時(即，MTJ 20A和MTJ 20B都處於高電阻狀態)，方塊230處的寫入操作包括向MRAM單元提供第三級別(例如寫入電壓V+)的寫入電壓，以使MRAM單元進入記憶體狀態4(即，MTJ 20A進入低電阻狀態)；以及步驟(D)：當MRAM單元處於記憶體狀態4時(即MTJ 20A處於低電阻狀態，而MTJ 20B處於高電阻狀態)時，方塊230處的寫入操作包括向MRAM單元提供第四級別的寫入電壓(例如寫入電壓V+ Max)，以使MRAM單元進入記憶體狀態1(即，MTJ 20B進入低電阻狀態)。
如上所述，寫入電壓的第一級別、第二級別、第三級別、第四級別不同。可以通過相對於位元線(例如，位元線40)偏置源極線(例如，源極線50)來提供第一級別、第二級別、第三級別和第四級別，和/或反之亦然。在一些實施例中，讀取/寫入電路產生，將寫入電壓在方塊230處施加到MRAM單元10。在方法200期間，MRAM單元10的電晶體35通過將控制電壓施加到其閘極通孔字元線45而打開(turn on)(即，選擇(select))，舉例來說，這允許電流通過MTJ 20A和/或MTJ 20B，而改變它們的電阻狀態，從而改變它們存儲的資料值。為了更好地理解本公開的發明概念，為了清楚而簡化了圖5。可以在方法200之前、期間和之後提供額外的步驟，並且可以移動、替換或消除所描述的步驟的一些以用於方法200的額外實施例。
取決於MRAM單元的初始記憶體狀態和所需記憶體狀態，方法200在方塊230處的可以執行步驟(A)、步驟(B)、步驟(C)、步驟(D)或其組合。在MRAM單元10的初始記憶體狀態是記憶體狀態3(例如，MRAM單元10當前存儲「11」)並且MRAM單元10的期望記憶體狀態是記憶體狀態2(例如，MRAM單元10需要儲存「10」)的示例中，方塊230處的方法200可以順序地執行步驟(C)、步驟(D)和步驟(A)使MRAM單元10以進入記憶體狀態2(即「10」被寫入MRAM單元10)。舉例來說，由於MRAM單元10的初始記憶體狀態為記憶體狀態3，其中MTJ 20A和MTJ 20B均處於高電阻狀態，因此寫入操作包括將寫入電壓V+供給MRAM單元10以使MTJ 20A進入低電阻狀態，從而使MRAM單元10進入記憶體狀態4和儲存「01」。然後，由於MTJ 20A處於低電阻狀態並且MTJ 20B處於高電阻狀態，因此寫入操作繼續向MRAM單元10提供寫入電壓V+ Max，以使MTJ 20B進入低電阻狀態，從而使MRAM單元10進入記憶體狀態1和儲存「00」。然後，由於MTJ 20A和MTJ 20B都處於低電阻狀態，因此寫入操作繼續向MRAM單元10提供寫入電壓V-，以使MTJ 20A進入高電阻狀態，從而使MRAM單元10進入記憶體狀態2和儲存「10」。因此，施加三個寫入電壓以將MRAM單元10從記憶體狀態3切換到記憶體狀態2。
參考圖6，圖6是根據本公開的各種方面的具有包括MRAM單元(例如圖1的MRAM單元)的邏輯區和記憶體區的裝置300的部分或整體的示意性剖視圖。裝置300具有記憶體區302A、邏輯區302B(即核心區)以及中間區302C，所述中間區302C在 記憶體區302A和邏輯區302B之間，並且將記憶體區302A和邏輯區302B分開。記憶體區302A被配置為包括記憶體單元，例如是MRAM單元10，記憶體單元的每一者可以提供儲存裝置和/或儲存功能。在所描繪的實施例中，一個或多個記憶體單元(例如MRAM 10)被配置為儲存大於一個位元(例如兩個位元)。一些實施例，記憶體區302A中還配置有快閃記憶體單元、其他非揮發性隨機存取記憶體(NVRAM)單元、靜態隨機存取記憶體(SRAM)單元、動態隨機存取記憶體(DRAM)單元、其他揮發性記憶體單元、其他合適的記憶體單元、或其組合。邏輯區302B被配置為包括標準單元(standard cells)，其中標準單元的每一者可以提供邏輯裝置和/或邏輯功能，例如反向器、AND閘極、NAND閘極、OR閘極、NOR閘極、NOT閘極、XOR閘極、XNOR閘極，其他合適的邏輯裝置，或其組合。在一些實施例，記憶體單元和/或邏輯單元中包括電晶體和內連線結構，其組合分別提供儲存裝置/功能和邏輯裝置/功能。裝置300還可具有類比區、周邊區(例如輸入/輸出(I/O)區)、虛設區、其他合適的區或其組合。為了更好地理解本公開的發明概念，為了清楚而簡化了圖6。可以在其裝置300和/或構件中添加額外的特徵，並且下述特徵中的一些可以在其裝置300和/或構件中的其他實施例中被替換、修飾或消除。
裝置300包括裝置基底305和設置在裝置基底305上方的多層內連線(MLI)特徵310。記憶體區302A、邏輯區302B和中間區100C共用裝置基底305和MLI特徵310。裝置基底305可以包括各種裝置構件/特徵，例如半導體基底、摻雜井(例如，N井和/或P井)、隔離特徵(例如，淺溝槽隔離(STI)結構和/或其他 合適的隔離結構)、閘極(舉例來說，閘極堆疊具有閘極介電質上的閘極電極)、沿閘極側壁的閘極間隙壁、源極/汲極特徵(例如磊晶源極/汲極)、其他合適的裝置構件或其組合。裝置基底305可以包括被動裝置和/或主動裝置，例如電阻器、電容器、感應器、二極體、p型FET(PFET)、n型FET(NFET)、金屬氧化物半導體(MOS)FET(MOSFET)、互補式MOS(CMOS)電晶體、雙極接面電晶體(BJT)、側向地、橫向擴散MOS(LDMOS)電晶體、高電壓電晶體、高頻電晶體、其他合適的裝置、或其組合。裝置可配置為功能上不同的提供的區，例如記憶體區302A和邏輯區302B。
在圖6中，裝置基底305被描繪為具有半導體基底320和各種電晶體，例如記憶體區302A中的電晶體325A和邏輯區302B中的電晶體325B。電晶體325A和電晶體325B各自包括設置在各自之間的相應閘極結構330，取決於配置，其電晶體325A和電晶體325B設置在半導體基底320上、半導體基底320中和/或半導體基底320上方。源極/汲極335可以包括少量摻雜源極/汲極區(LDD)、大量摻雜源極/汲極區(HDD)、磊晶源極/汲極、其他源極/汲極特徵和/或區或其組合。電晶體325A和電晶體325B各自具有在半導體基底320中的相應源極/汲極335之間延伸的通道(channel)。每個閘極結構可以包括沿著閘極堆疊設置的閘極間隙壁，並且閘極堆疊可以包括設置在閘極介電質上的閘極電極。電晶體325A和電晶體325B可以配置為平面電晶體、鰭式場效電晶體(FinFET)、環繞閘極(GAA)電晶體、堆疊電晶體或其他類型的電晶體。裝置基底305還可包括隔離結構338，例如淺溝槽隔離特徵，其將電晶體325A和電晶體325B分離和/或電性隔離，或將 電晶體325A和電晶體325B與裝置基底305的其他裝置和/或構件分離和/或電性隔離。裝置300還包括介電層340、設置在介電層340中的閘極接觸窗342以及設置在介電層340中的源極/汲極接觸窗344。介電層340可以包括一個或多個層間介電(ILD)層和/或一個或多個接觸蝕刻停止層(CESL)。閘極接觸窗322將閘極結構330(特別是其閘極電極)電性連接到MLI特徵310，並且源極/汲極接觸窗344將源極/汲極335電性連接到MLI特徵310。
MLI特徵310與裝置基底305的各個裝置和/或構件和/或MLI特徵310的各個裝置和/或構件(例如，設置在MLI特徵310內的記憶體裝置，諸如MRAM單元10的MTJ20A和/或MTJ 20B)進行電性耦合，使得各種裝置和/或構件可以根據需要操作。MLI特徵310包括被配置為形成各種內連線(佈線)結構的介電層和電性導電層(例如，金屬層)的組合。導電層被配置為形成垂直內連線特徵(例如裝置級接觸窗和/或通孔)和/或水平內連線特徵(例如導線)。垂直內連線特徵通常連接MLI特徵310的不同層/級別(或不同平面)中的水平內連線特徵。在操作期間，內連線結構可以在裝置基底305和/或MLI特徵310的裝置和/或構件之間路由訊號和/或將訊號(舉例來說，時脈訊號(clock signal)、電壓訊號、接地訊號等)分配給裝置和/或裝置基底305的裝置構件和/或MLI特徵310。儘管MLI特徵310被描繪為具有給定數量的介電層和金屬層，但是本揭露預期MLI特徵310具有更多或更少的介電層和/或金屬層。
在圖6中，示出了MLI特徵310的部分，其包括第n個金屬化層(表示為Mn金屬層(或級別))、第n個金屬化層上的第 n個通孔層(表示為Vn通孔層(或級別))以及第n個通孔層上的第n+1個金屬化層(表示為Mn+1金屬層(或級別))，其中n是大於或等於1的整數。在所示的實施例中，n大於1(例如，n=3、4、5等)，其中MLI特徵310包括Mn金屬層和裝置基底320之間的金屬化層(例如，第n-1個金屬化層)和通孔層(例如，第n-1個通孔層)。在一些實施例中，n等於4，使得Mn金屬層是MLI特徵310的第四金屬層(即M4層)，Vn通孔層是第四通孔層(即V4層)，並且Mn+1金屬層是MLI特徵310的第五金屬層(即M5層)。在一些實施例中，MLI特徵310包括Mn+1金屬層上方的金屬化層(例如，第n+2個金屬化層等)和通孔層(例如，第(n+2)通孔層等)。為了促進所描繪的實施例，Vn通孔層直接位在Mn金屬層上方，實質連接且電性連接到Mn金屬層，並且Mn+1金屬層直接位在Vn通孔層上方，實體連接且電性連接到Vn通孔層。在這樣的實施例中，Vn通孔層實質且電性連接Mn金屬層和Mn+1金屬層。Mn金屬層、Vn通孔層和Mn+1金屬層也電性連接至裝置基底320。
Mn金屬層包括其中設置有Mn金屬線(例如金屬線362A、金屬線362B和金屬線362C)的介電層360。Vn通孔層包括其中設置有Vn通孔(例如底部電極通孔368A、底部電極通孔368B、通孔370A和通孔370B)的介電365。Mn+1金屬層包括其中設置有MTJ(例如MTJ 20A和MTJ 20B)以及Mn+1金屬線(例如金屬線374A和金屬線374B)的介電層372。Vn+1通孔層包括其中設置有Vn+1通孔(例如通孔378A和通孔378B)的介電層375。Mn+2金屬層包括其中設置有Mn+2金屬層(例如金屬線382A和金屬線382B)的介電層380。MLI特徵310更包括Mn+3金屬層及Vn+2通 孔層。在記憶體區302A中，底部電極通孔368A和底部電極通孔368B電性連接到金屬線362A，並且通孔378A和通孔378B實體連接且電性連接到金屬線382A。在邏輯區302B中，通孔370A和通孔370B分別實體連接且電性連接至金屬線362B和金屬線362C；金屬線374A和金屬線374B分別實體連接且電性連接到通孔370A和通孔370B；通孔378C實體連接且電性連接到金屬線374A和金屬線382B。金屬線362A-362C可以通過MLI特徵310電性連接至裝置基底320和/或其上的裝置構件，例如通過其下面的金屬化層和/或下面的通孔層。
如本文所述，MTJ 20A和MTJ 20B並聯連接。在一些實施例中，MTJ 20A的底部電極28A是MTJ 20B通過底部電極通孔(例如底部電極通孔368A和底部電極通孔368B)和金屬線362A電性連接到底部電極28B，並且MTJ 20A的頂部電極30A通過通孔(例如通孔378A和通孔378B)和金屬線382A電性連接到MTJ 20B的頂部電極30B。在一些實施例中，金屬線382A是位元線，例如MRAM單元10的位元線40。在一些實施例中，金屬線382A電性連接至設置在Mn+2金屬層上方的MLI特徵310的金屬化層中的位元線(例如金屬線)。各種內連線結構(例如，通孔和/或金屬線)可以提供金屬線382A和設置在其上方的位元線之間的電性連接。在一些實施例中，電晶體325A(例如電晶體T)通過MLI特徵310和源極/汲極接觸窗344中的一者電性連接至MTJ 20A和MTJ 20B。舉例來說，金屬線362A(連接到MTJ 20A和MTJ 20B的底部電極)可以通過MLI特徵310的Mn金屬層與裝置基底320之間的金屬化層中的內連線結構，以及可以通過源極/汲極接觸窗 344中的一者電性連接到電晶體325A。電晶體325A的源極/汲極335的另一者可以電性連接到MLI特徵310中的金屬線，其配置為源極線(也稱為選擇線)，例如源極線50。在一些實施例中，閘極結構330是電性連接到MLI特徵310中的金屬線，配置為字元線(WL)，例如字元線45。在一些實施例，金屬線362A和/或金屬線362B電性連接至電晶體325B，例如其閘極結構330和/或源極/汲極335，以利於其操作。
介電層360包括ILD層(以及一些實施例中的接觸蝕刻停止層(CESL))，介電層365包括設置在CESL 388上的ILD層385，介電層372包括ILD層和/或在CESL上方，介電層375包括設置在CESL 392上的ILD層390，介電層380包括設置在CESL 396上的ILD層394。MLI特徵310(例如ILD層360、ILD層385、ILD層390、ILD層394等)的ILD層包括介電材料，例如氧化矽、原矽酸四乙酯(四乙氧基矽烷)、氧化物、磷矽玻璃(磷矽玻璃)、硼摻雜矽酸鹽玻璃(硼矽玻璃)、硼摻雜磷矽玻璃(硼磷矽玻璃)、低介電常數(low-k)介電材料、其他合適的介電材料、或其組合。示例性的低介電常數介電材料包括氟矽酸鹽玻璃(氟矽酸鹽玻璃)、碳摻雜氧化物、黑鑽石®(加利福尼亞州聖克拉拉的應用材料，(Applied Materials of Santa Clara,California))、乾凝膠(Xerogel)、氣凝膠(Aerogel)、無定形的氟化碳、聚對二甲苯、BCB、SiLK(密歇根州米德蘭的Dow化學((Dow Chemical,Midland,Michigan)))、聚醯亞胺、其他低介電常數介電材料，或其組合。在一些實施例中，ILD層包括低介電常數介電材料，例如碳摻雜氧化物，或極端低介電常數介電材料，例如多孔的碳-摻雜氧化物。 CESL(例如，CESL 388、CESL 392、CESL 396等)包括不同於它們各自的上覆的ILD層的材料，例如不同於ILD層的介電材料的介電材料。舉例來說，其中ILD層具有包括低介電常數介電材料(舉例來說，小於氧化矽的介電常數的介電常數(例如，k<3.9))，CESL可以包括矽和氮，例如氮化矽、氧氮化矽和/或矽碳氮化物。ILD層和/或CESL可以具有多層結構和多個介電材料。ILD層和/或CESL的組成物、厚度、層的數量可以配置相同或不同。
金屬線(例如金屬線362A-362C、金屬線374A、金屬線374B、金屬線382A、金屬線382B等)和通孔(例如底部電極通孔368A、底部電極通孔368B、通孔370A、通孔370B、通孔378A-378C等)包括導電材料，包括鋁、銅、鈦、鉭、鎢、釕、鈷、銥、鈀、鉑、鎳、合金、矽化物、其他合適的金屬、或其組合。
電晶體325A和電晶體325B由前段製程(FEOL)製程製造，MTJ 20A和MTJ 20B由後段製程(BEOL)製造(例如，在MLI特徵310的製造期間)。MRAM 10因此包括FEOL結構(例如，電晶體325A和/或電晶體35)和BEOL結構(例如，MTJ 20A和MTJ 20B)。MTJ 20A和MTJ 20B的製造可以包括在介電層360上方沉積MTJ層(例如，被釘紮層、穿隧阻障層和自由層)和圖案化MTJ層以形成其間具有開口(即，間隔S)的兩個MTJ堆疊。圖案化可以包含1個以上的微影製程和1個以上的蝕刻製程。由於MTJ 20B的尺寸(例如，直徑和/或寬度)小於MTJ 20A的尺寸，因此MTJ 20A和MTJ 20B之間的間隔S足夠大，以確保足夠的蝕刻製程窗口和/或蝕刻深寬比(即，兩個MTJ堆疊之間形成的開口的深度與寬度的比例)。因此，可以減少具有兩個以上記憶體 狀態的MRAM單元的面積，同時對製造與MRAM單元相關的蝕刻製程窗口影響最小，從而最小化其製造複雜性/成本。
參考圖7，圖7是根據本公開的各種方面的MRAM陣列400的部分或整體的示意性電氣圖。MRAM陣列400包括大於一個MRAM單元，例如MRAM單元410A、MRAM單元410B、MRAM單元410C和MRAM單元410D。MRAM單元410A-410D中的每一者被配置為提供大於兩個記憶體狀態，例如四個記憶體狀態。MRAM單元410A-410D類似於本文描述的MRAM單元10。舉例來說，MRAM單元410A-410D中的每一者包括具有第一尺寸的第一MTJ(MTJ M)(例如，MTJ 20A)、具有小於第一尺寸的第二尺寸的第二MTJ(MTJ m)(例如，MTJ 20B)以及具有電晶體(T)(例如，電晶體35)。MRAM單元410A-410D按照行和列排列，例如第一行包括MRAM單元410A和MRAM單元410B，第二行包括MRAM單元410C和MRAM單元410D，第一列包括MRAM單元410A和MRAM單元410C，第二列包括MRAM單元410B和MRAM單元410D。因此MRAM陣列400可以稱為2x2的MRAM陣列。為了更好地理解本公開的發明概念，為了清楚而簡化了圖7。可以在MRAM陣列400和/或其構件中添加另外的特徵，並且下面描述的一些特徵可以在MRAM陣列400和/或其構件中的其他實施例中替換、修飾或消除。
在MRAM單元410A-410D中的每一者中，第一MTJ和第二MTJ是電性連接並聯，第一MTJ和第二MTJ(特別是其下部鐵磁層)是電性連接到電晶體T(特別是其源極/汲極)，第一MTJ和第二MTJ是電性連接到相應的位元線，電晶體T是電性連接到 相應的字元線和相應的源極線。在所描繪的實施例中，MRAM陣列400包括大於一個位元線(例如位元線440A(BL0)和位元線440B(BL1))、大於一個字元線(例如字元線445A(WL0)和字元線445B(WL1))以及源極線(例如源極線450(SL))。同一列MRAM單元連接到同一條位元線上。舉例來說，MRAM單元410A及MRAM單元410C(特別是第一MTJ、第二MTJ的上部鐵磁層)電性連接至位元線440A，MRAM單元410B及MRAM單元410D(特別是第一MTJ、第二MTJ的上部鐵磁層)電性連接至位元線440B。由於MRAM單元410A-410D每個儲存大於一個位元(例如，兩個位元)，因此MRAM陣列400中需要的位元線，比單位元(single-bit)的MRAM單元組合在一起的以儲存與相同位元數的MRAM陣列(例如，八個)要少。因此，與傳統的MRAM陣列相比，本揭露MRAM陣列400可以配置有更寬的位元線，這可以減少和/或消除潛行電流(sneak current)。
此外，MRAM陣列400同一行中的MRAM單元連接到同一字元線。舉例來說，MRAM單元410A和MRAM單元410B(特別是其中的閘極或電晶T)電性連接至字元線445A，並且MRAM單元410C和MRAM單元410D電性連接至字元線445B(特別是其閘極或電晶T)。此外，在所描繪的實施例中，MRAM單元410A-410D連接到相同的源極線。舉例來說，電晶體T(特別是其源極/汲極)電性連接至源極線450。因此，MRAM陣列400中的MRAM單元的每個電晶體連接到兩個MTJ、相應的字元線和相應的源極線。
圖8是根據本公開的各種方面的MRAM陣列500的部分 或整體的示意性俯視圖。MRAM陣列500包括大於一個MRAM單元，例如MRAM單元510A、MRAM單元510B、MRAM單元510C、MRAM單元510D、MRAM單元510E、MRAM單元510F、MRAM單元510G和MRAM單元510H。每個MRAM單元510A-510H配置為提供大於兩個記憶體狀態，例如四個記憶體狀態。舉例來說，MRAM單元510A-510H中的每一者可類似於本文描述的MRAM單元10來配置，使得MRAM單元510A-510H中的每一者包括具有第一尺寸的第一MTJ(MTJM)(例如，MTJ 20A)、具有小於第一尺寸的第二尺寸的第二MTJ(MTJm)(例如MTJ 20B)以及電晶體(T)(例如電晶體35)。MRAM單元510A-510H排列成列(例如，R1、R2、R3和R4)和行(例如，C1、C2、C3和C4)至提供4x4的MRAM陣列。在所描繪的實施例中，MRAM單元510A-510H被排列為提供第一MTJ和第二MTJ交替的MTJ矩陣。舉例來說，MRAM單元510A-510H排列和定向為提供具有第一MTJ至第二MTJ圖案的R1、第二MTJ至第一MTJ圖案的R2、第一MTJ至第二MTJ圖案的R3、第二MTJ至第一MTJ圖案的R4，更提供第一MTJ至第二MTJ圖案的C1、第二MTJ至第一MTJ圖案的C2、第一MTJ至第二MTJ圖案的C3、第二MTJ至第一MTJ圖案的C4。因此，MTJ矩陣包括第二MTJ之間的第一MTJ和/或第一MTJ之間的第二MTJ。該設置能夠在MTJ和/或MRAM單元510A-510H之間壓縮間隔，這有利地減少了MRAM陣列500消耗的總體面積。為了更好地理解本公開的發明概念，為了清楚而簡化了圖8。可以在、MRAM陣列500和/或其構件中添加另外的特徵，並且下面描述的一些特徵可以在MRAM陣列500和/或其構件中 的其他實施例中被替換、修飾或消除。
本揭露提供為許多不同的實施例。這裡公開的MRAM單元可以提供兩個以上的記憶體狀態，例如四個記憶體狀態。示例性的一種磁阻隨機存取記憶體(MRAM)單元，被配置為儲存多於一個位元，所述MRAM單元包括：第一磁性穿隧接面(MTJ)和第二MTJ，所述第一MTJ與所述第二MTJ並聯，其中所述第一MTJ具有第一直徑，所述第二MTJ具有第二直徑，且所述第二直徑小於所述第一直徑；電晶體，連接到所述第一MTJ和所述第二MTJ；位元線，連接到所述第一MTJ和所述第二MTJ；以及字元線和源極線，連接到所述電晶體。在一些實施例中，第二直徑與第一直徑中的比例為至少0.5且小於1.0。
在一些實施例中，其中：所述第一MTJ和所述第二MTJ的每一者具有高電阻狀態和低電阻狀態；所述第一MTJ在所述高電阻狀態時具有第一電阻，在所述低電阻狀態時具有第二電阻；所述第二MTJ在所述高電阻狀態時具有第三電阻，在所述低電阻狀態時具有第四電阻；以及所述第一電阻、所述第二電阻、所述第三電阻與所述第四電阻不同。在一些實施例中，其中所述第三電阻大於所述第四電阻，所述第四電阻大於所述第一電阻，且所述第一電阻大於所述第二電阻。在一些實施例中，其中所述第一MTJ的所述第一直徑和所述第二MTJ的所述第二直徑被配置為提供具有不同值的所述第一電阻、所述第二電阻、所述第三電阻和所述第四電阻。
在一些實施例中，其中：所述第一MTJ包括第一自由層、第一被釘紮層及設置在所述第一自由層和所述第一被釘紮層之間的第一穿隧阻障層；所述第二MTJ包括第二自由層和第二被釘紮層 及設置在所述第二自由層和所述第二被釘紮層之間的第二穿隧阻障層；所述第一自由層和所述第二自由層連接到所述位元線；以及所述第一被釘紮層和所述第二被釘紮層連接至所述電晶體。
在一些實施例中，其中所述第一MTJ具有層的第一配置，所述第二MTJ具有層的第二配置，並且層的所述第一配置與層的所述第二配置相同。在一些實施例中，其中所述第一MTJ具有層的第一配置，所述第二MTJ具有層的第二配置，並且層的所述第一配置與層的所述第二配置不同。在一些實施例中，其中所述電晶體是前段製程結構，並且所述第一MTJ和所述第二MTJ是後段製程結構。
示例性的一種非揮發性記憶體結構，包括：多個磁阻隨機存取記憶體(MRAM)單元，其中所述多個MRAM單元中的每一者包括：第一磁性穿隧接面(MTJ)和第二MTJ，所述第一MTJ與所述第二MTJ並聯，其中所述第一MTJ和所述第二MTJ連接到相應的位元線，所述第一MTJ具有第一直徑，所述第二MTJ具有第二直徑，且所述第二直徑小於所述第一直徑，以及電晶體，連接到所述第一MTJ和所述第二MTJ，其中所述電晶體連接到相應的字元線和相應的源極線。在一些實施例中，其中：所述第二直徑與所述第一直徑的比例為至少0.5；以及所述第二直徑與所述第一直徑的所述比例為小於1.0。
在一些實施例中，其中所述多個MRAM單元被排列為交替所述第一MTJ和所述第二MTJ。在一些實施例中，其中所述多個MRAM單元的所述電晶體連接到相同的源極線。在一些實施例中，其中：對於所述多個MRAM單元中的每一者，所述第一MTJ和所述第二MTJ中的每一者具有高電阻狀態和低電阻狀態；所述第一MTJ 在所述高電阻狀態時具有第一電阻，在所述低電阻狀態時具有第二電阻；所述第二MTJ在所述高電阻狀態時具有第三電阻，在所述低電阻狀態時有具第四電阻；以及所述第一電阻、所述第二電阻、所述第三電阻與所述第四電阻不同。在一些實施例中，其中所述第三電阻大於所述第四電阻，所述第四電阻大於所述第一電阻，且所述第一電阻大於所述第二電阻。
示例性的一種寫入磁阻隨機存取記憶體(MRAM)單元的方法，所述MRAM單元具有並聯的第一磁性穿隧接面(MTJ)和第二MTJ，其中所述第一MTJ和所述第二MTJ中的每一者具有低電阻狀態和高電阻狀態，所述寫入MRAM單元的方法包括：提供一個或多個寫入電壓至所述MRAM單元，包括：當所述第一MTJ處於所述低電阻狀態並且所述第二MTJ處於所述低電阻狀態時，提供第一寫入電壓至所述MRAM單元，以使所述第一MTJ進入所述高電阻狀態，當所述第一MTJ處於所述高電阻狀態並且所述第二MTJ處於所述低電阻狀態時，提供第二寫入電壓至所述MRAM單元，以使所述第二MTJ進入所述高電阻狀態，當所述第一MTJ處於所述高電阻狀態且所述第二MTJ處於所述高電阻狀態時，提供第三寫入電壓至所述MRAM單元，以使所述第一MTJ進入所述低電阻狀態，以及當所述第一MTJ處於所述低電阻狀態且所述第二MTJ處於所述高電阻狀態時，提供第四寫入電壓至所述MRAM單元，以使所述第二MTJ進入所述低電阻狀態。
在一些實施例中，更包括：確定所述MRAM單元的初始記憶體狀態；將所述初始記憶體狀態與所述MRAM單元的所需記憶體狀態進行比較；以及如果所述初始記憶體狀態與所述所需記 憶體狀態不同，則進行對所述MRAM單元提供所述一個或多個寫入電壓。在一些實施例中，其中所述第一MTJ和所述第二MTJ連接到電晶體，所述寫入MRAM單元的方法，更包括提供控制電壓到所述電晶體。
在一些實施例中，其中：所述第一寫入電壓為正的，所述第二寫入電壓為負的，所述第三寫入電壓為負的，所述第四寫入電壓為正的；所述第一寫入電壓大於所述第四寫入電壓；以及所述第二寫入電壓大於所述第三寫入電壓。
在一些實施例中，其中：所述第一MTJ具有第一直徑，且所述第二MTJ具有第二直徑；以及所述第二直徑與所述第一直徑不同，以提供當所述第一MTJ在所述高電阻狀態時的第一電阻且當在所述低電阻狀態時的第二電阻，以及提供當所述第二MTJ在所述高電阻狀態時的第三電阻且當在所述低電阻狀態時的第四電阻，其中所述第一電阻、所述第二電阻、所述第三電阻與所述第四電阻不同。
上述對特徵和實施例的概述是為了使本領域技術人員更好地理解本發明的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以獲得與本文介紹的實施例相同的目的和/或實現相同優點的載出。本領域技術人員還應當認識到，這樣的等同物構造並不背離本揭露的精神和範圍，並且他們可以在不背離本公開的精神和範圍的情況下在此做出各種變化、替換和改變。
10:MRAM單元
20A、20B:MTJ
22A、22B、26A、26B:鐵磁層
24A、24B:穿隧阻障層
28A、28B:底部電極
30A、30B:頂部電極
35:電晶體
40:位元線
45:字元線
50:源極線
52、54、56、58:節點

Claims (9)

  1. 一種磁阻隨機存取記憶體(MRAM)單元，被配置為儲存多於一個位元，所述MRAM單元包括：第一磁性穿隧接面(MTJ)和第二MTJ，所述第一MTJ與所述第二MTJ並聯，其中所述第一MTJ具有第一直徑，所述第二MTJ具有第二直徑，且所述第二直徑小於所述第一直徑；電晶體，連接到所述第一MTJ和所述第二MTJ；位元線，連接到所述第一MTJ和所述第二MTJ；以及字元線和源極線，連接到所述電晶體，其中所述第一MTJ包括第一自由層、第一被釘紮層及設置在所述第一自由層和所述第一被釘紮層之間的第一穿隧阻障層；所述第二MTJ包括第二自由層和第二被釘紮層及設置在所述第二自由層和所述第二被釘紮層之間的第二穿隧阻障層；所述第一自由層和所述第二自由層連接到所述位元線；以及所述第一被釘紮層和所述第二被釘紮層連接至所述電晶體。
  2. 如請求項1所述的MRAM單元，其中：所述第一MTJ和所述第二MTJ的每一者具有高電阻狀態和低電阻狀態；所述第一MTJ在所述高電阻狀態時具有第一電阻，在所述低電阻狀態時具有第二電阻；所述第二MTJ在所述高電阻狀態時具有第三電阻，在所述低電阻狀態時具有第四電阻；以及所述第一電阻、所述第二電阻、所述第三電阻與所述第四電阻不同。
  3. 如請求項1所述的MRAM單元，其中：所述第二直徑與所述第一直徑的比例為至少0.5；以及所述第二直徑與所述第一直徑的所述比例為小於1.0。
  4. 一種非揮發性記憶體結構，包括：多個磁阻隨機存取記憶體(MRAM)單元，其中所述多個MRAM單元中的每一者包括：第一磁性穿隧接面(MTJ)和第二MTJ，所述第一MTJ與所述第二MTJ並聯，其中所述第一MTJ和所述第二MTJ連接到相應的位元線，所述第一MTJ具有第一直徑，所述第二MTJ具有第二直徑，且所述第二直徑小於所述第一直徑，以及電晶體，連接到所述第一MTJ和所述第二MTJ，其中所述電晶體連接到相應的字元線和相應的源極線，其中所述第一MTJ包括第一自由層、第一被釘紮層及設置在所述第一自由層和所述第一被釘紮層之間的第一穿隧阻障層；所述第二MTJ包括第二自由層和第二被釘紮層及設置在所述第二自由層和所述第二被釘紮層之間的第二穿隧阻障層；所述第一自由層和所述第二自由層連接到所述位元線；以及所述第一被釘紮層和所述第二被釘紮層連接至所述電晶體。
  5. 如請求項4所述的非揮發性記憶體結構，其中所述多個MRAM單元被排列為交替所述第一MTJ和所述第二MTJ。
  6. 如請求項4所述的非揮發性記憶體結構，其中：所述第二直徑與所述第一直徑的比例為至少0.5；以及所述第二直徑與所述第一直徑的所述比例為小於1.0。
  7. 一種寫入磁阻隨機存取記憶體(MRAM)單元的方法，所述MRAM單元具有並聯的第一磁性穿隧接面(MTJ)和第二MTJ，其中所述第一MTJ和所述第二MTJ中的每一者具有低電阻狀態和高電阻狀態，所述寫入MRAM單元的方法包括：提供一個或多個寫入電壓至所述MRAM單元，包括：當所述第一MTJ處於所述低電阻狀態並且所述第二MTJ處於所述低電阻狀態時，提供第一寫入電壓至所述MRAM單元，以使所述第一MTJ進入所述高電阻狀態，當所述第一MTJ處於所述高電阻狀態並且所述第二MTJ處於所述低電阻狀態時，提供第二寫入電壓至所述MRAM單元，以使所述第二MTJ進入所述高電阻狀態，當所述第一MTJ處於所述高電阻狀態且所述第二MTJ處於所述高電阻狀態時，提供第三寫入電壓至所述MRAM單元，以使所述第一MTJ進入所述低電阻狀態，以及當所述第一MTJ處於所述低電阻狀態且所述第二MTJ處於所述高電阻狀態時，提供第四寫入電壓至所述MRAM單元，以使所述第二MTJ進入所述低電阻狀態。
  8. 如請求項7所述的寫入MRAM單元的方法，其中：所述第一寫入電壓為正的，所述第二寫入電壓為負的，所述第三寫入電壓為負的，所述第四寫入電壓為正的；所述第一寫入電壓大於所述第四寫入電壓；以及所述第二寫入電壓大於所述第三寫入電壓。
  9. 如請求項7所述的寫入MRAM單元的方法，更包括：確定所述MRAM單元的初始記憶體狀態； 將所述初始記憶體狀態與所述MRAM單元的所需記憶體狀態進行比較；以及如果所述初始記憶體狀態與所述所需記憶體狀態不同，則進行對所述MRAM單元提供所述一個或多個寫入電壓。
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