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TW202544902A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法

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Publication number
TW202544902A
TW202544902A TW113140137A TW113140137A TW202544902A TW 202544902 A TW202544902 A TW 202544902A TW 113140137 A TW113140137 A TW 113140137A TW 113140137 A TW113140137 A TW 113140137A TW 202544902 A TW202544902 A TW 202544902A
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TW
Taiwan
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forming
semiconductor layers
semiconductor
nanostructure
semiconductor device
Prior art date
Application number
TW113140137A
Other languages
English (en)
Inventor
張瑋廷
周孟翰
劉書豪
陳建豪
陳思穎
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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Abstract

方法包括在基板上方形成多層堆疊。多層堆疊具有第一半導體層和第二半導體層的交替層。方法還可以包括移除第一半導體層。此外，方法可以包括在第二半導體層之間形成可棄式材料。另外，方法可以包括對可棄式材料和第二半導體層執行第一注入製程。此外，方法可以包括形成與第二半導體層和可棄式材料相鄰的源極∕汲極區域。方法還可以包括用金屬閘極結構取代可棄式材料。

Description

半導體裝置的形成方法
本揭露實施例是關於半導體技術，特別是關於半導體裝置的形成方法。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機及其它電子設備。半導體裝置通常通過在半導體基板上依序沉積絕緣或介電層、導電層及半導體材料層，並使用微影對各種材料層進行圖案化以在其上形成電路元件及部件來製造。
半導體工業通過不斷縮小最小部件尺寸來持續提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積集密度，從而允許將更多元件整合到特定區中。然而，隨著最小部件尺寸的縮小，出現了應處理的其它問題。
本揭露提供一種半導體裝置的形成方法，包括：形成多層堆疊於基板上方，多層堆疊包括具有多個第一半導體層及多個第二半導體層的多個交替層；去除第一半導體層；在第二半導體層之間形成可棄式材料；對可棄式材料及第二半導體層執行第一佈植製程；形成相鄰於第二半導體層及可棄式材料的多個源極∕汲極區；以及用金屬閘極結構替換可棄式材料。
本揭露提供一種半導體裝置的形成方法，包括：形成多層堆疊於基板上，多層堆疊包括具有多個第一半導體層及多個第二半導體層的多個交替層；圖案化多層堆疊以定義鰭片；形成相鄰於鰭片的凹槽；選擇性地去除第一半導體層；形成犧牲材料於第二半導體層之間；對犧牲材料及第二半導體層執行摻雜製程以改變蝕刻選擇性；在凹槽中相鄰於第二半導體層生長多個磊晶源極∕汲極區；以及用金屬閘極結構替換犧牲材料。
本揭露提供一種半導體裝置的形成方法，包括：形成多層堆疊的多個鰭片於基板上，多層堆疊包括具有多個第一半導體層及多個第二半導體層的多個交替層；形成第一閘極結構於鰭片上方；蝕刻多個第一凹槽進入鰭片；從鰭片去除第一半導體層；形成介電材料於第二半導體層之間以及第一凹槽中；凹蝕第一凹槽中介電材料的側壁以在相鄰的第二半導體層之間形成多個第二凹槽；在介電材料及第二半導體層上的第一凹槽及第二凹槽中執行摻雜製程；在介電材料凹陷的側壁上形成多個內間隔物；在第一凹槽中鄰近內間隔物及第二半導體層形成多個源極∕汲極區；形成多個源極∕汲極區於鄰近內間隔物及第二半導體層的第一凹槽中；執行離子佈植製程以將摻雜劑引入源極∕汲極區；以及用金屬閘極結構替換第一閘極結構及介電材料。
以下揭露提供了許多的實施例或示例，用於本揭露之不同部件。以下描述元件和配置的具體示例以簡化本揭露。當然，這些僅僅是示例並且不意欲於進行限制。舉例而言，下文敘述中若提及第一元件形成在第二元件上方，可能包含第一以及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一以及第二元件之間，使得它們不直接接觸的實施例。此外，本揭露可能在各種示例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或部件與另一個(些)部件或部件之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其它方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露涉及一種使用可棄式氧化中介層(disposable oxide interposer, DOI)方案形成奈米場效電晶體(nano-FET)的方法。此方法可以涉及斜向佈植(tilt implant)或電漿摻雜方法以增加DOI氧化物蝕刻速率。藉由提高蝕刻速率，此方法可以降低在DOI去除步驟之後殘留殘留氧化物(residual oxide)的可能性，這是傳統片件(sheet)形成製程中經常遇到的難題。
在一些實施例中，此方法還可以緩解在DOI氧化物蝕刻製程期間過度蝕刻(over-etching)片件的風險。過度蝕刻可能會導致源極∕汲極磊晶損壞以及通道應變(channel strain)及片件高度的改變，這些結果在片件形成過程中通常是不期望的。
另外，此方法可以允許在延伸區(extension region)處進行更多摻雜。這種增加的摻雜可以有潛力地解決接面交疊不足(junction underlapping)的問題並提高矽蝕刻速率。摻雜濃度、能量、劑量、傾斜角和溫度都可以調節以實現期望的結果，提供傳統方法中不常見的靈活性和控制彈性。
本揭露也提供了此方法的幾個實施例，每個實施例具有不同的摻雜策略和可能的結果。例如，在一些實施例中，片件的角部(corners)可以被摻雜以防止DOI殘留，而在其他實施例中，中心可以被摻雜以防止過度蝕刻。其他實施例可以涉及不同的摻雜序列以及用於淺溝槽隔離(Shallow Trench Isolation, STI)的硬遮罩的使用以防止摻雜淺溝槽隔離。
總體而言，本揭露中所述的方法提供了來自DOI製程的殘留材料問題的潛在解決方案，提供使用DOI方案形成奈米場效電晶體的更有效和精確的方法。
下面在特定上下文中描述實施例，晶粒包括奈米場效電晶體。然而，各種實施例可以應用於包括替換奈米場效電晶體或與奈米場效電晶體組合的其他類型的電晶體(例如，堆疊電晶體等)的晶粒。
圖1以三維視圖例示了根據一些實施例的奈米場效電晶體(例如，奈米線場效電晶體、奈米片場效電晶體(奈米場效電晶體)等)的示例。為了便於說明，圖1中簡化及∕或省略了某些部件。奈米場效電晶體包括位於基板50(例如，半導體基板)上的鰭片66上方的奈米結構54(例如，奈米片、奈米線等)，其中奈米結構54作為奈米場效電晶體的通道區。奈米結構54可包括p型奈米結構、n型奈米結構或其組合。淺溝槽隔離區68(也稱為STI結構或STI區)設置在相鄰鰭片66之間，其可突出於相鄰淺溝槽隔離區68上方並從相鄰淺溝槽隔離區68之間突出。儘管淺溝槽隔離區68被描述∕例示為與基板50分離，但如本文所用，語詞「基板」可以指單獨的半導體基板或半導體基板和隔離區的組合。另外，雖然鰭片66的底部被例示為與基板50是單一的、連續的材料，但是鰭片66的底部及∕或基板50可以包括單一材料或多種材料。在本文中，鰭片66指的是相鄰淺溝槽隔離區68之間延伸的部分。
閘極介電層100位於鰭片66的頂面上方並且沿著奈米結構54的頂面、側壁和底面。閘極電極102位於閘極介電層100上方。磊晶源極∕汲極區92設置在閘極介電層100和閘極電極102的相對側上的鰭片66上。取決於上下文，源極∕汲極區92可以單獨地或共同地指涉源極或汲極。
圖1進一步例示了後面圖中所使用的參考剖面。剖面A-A’沿著閘極電極102的縱軸並且在例如垂直於奈米場效電晶體的磊晶源極∕汲極區92之間的電流流動方向的方向上。剖面B-B’垂直於剖面A-A’並且平行於奈米場效電晶體的鰭片66的縱軸並且在例如奈米場效電晶體的磊晶源極∕汲極區92之間的電流流動的方向上。剖面C-C’平行於剖面A-A’並且延伸穿過奈米場效電晶體的磊晶源極∕汲極區。為了清楚起見，後續圖式參考這些參考剖面。
本文討論的一些實施例是在使用閘極後置(gate-last)製程形成的奈米場效電晶體的背景下討論的。在其他實施例中，可以使用閘極優先(gate-first)製程。此外，一些實施例考慮了在平面裝置中使用的樣態，例如平面場效電晶體或鰭片式場效電晶體(fin field-effect transistors, FinFET)。
圖2至圖19C是根據一些實施例的奈米場效電晶體的製造中的中間階段的剖面圖。圖2、3、4、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A及19A例示了圖1所示的參考剖面A-A’。圖5B、6B、7B、8B、9B、9C、10B、10C、10D、11B、12B、13B、14B、15B、16B、17B、18B及19B例示了圖1所示的參考剖面B-B’。圖7C、12E、12F、17C、18C及19C例示了圖1所示的參考剖面C-C’。圖10E、12C及12D例示了根據一些實施例的奈米場效電晶體的製造中的中間階段的平面圖。
在圖2中，提供了基板50。基板50可以是半導體基板，例如塊體(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator, SOI)基板等，其可以是摻雜的(例如，用p型或n型摻雜劑)或未摻雜。基板50可以是晶圓，例如矽晶圓。一般而言，SOI基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是例如埋入氧化物(buried oxide, BOX)層、氧化矽層等。絕緣體層設置在基板上，通常為矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板(gradient substrate)。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及∕或銻化銦(indium antimonide)；合金半導體，包括矽-鍺(silicon-germanium)、磷化砷化鎵(gallium arsenide phosphide)、砷化鋁銦(aluminum indium arsenide)、砷化鋁鎵(aluminum gallium arsenide)、砷化鎵銦(gallium indium arsenide)、磷化鎵銦(gallium indium phosphide)及∕或磷化砷化鎵銦(gallium indium arsenide phosphide)、或上述之組合。
基板50具有n型區50N和p型區50P。n型區50N可用於形成n型裝置，例如NMOS電晶體，例如n型奈米場效電晶體，且p型區50P可用於形成p型裝置，例如PMOS電晶體，例如p型奈米場效電晶體。n型區50N可以與p型區50P實體分離(如分隔件20所示)，並且任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)可以設置在n型區域50N和p型區域50P之間。儘管例示了一個n型區50N及一個p型區50P，但可以提供任意數量的n型區50N和p型區50P。除非另有說明，隨後的圖式描述了可以在n型區50N或p型區50P中執行的製程步驟。
此外，在圖2中，多層堆疊64形成在基板50上方。多層堆疊64包括第一半導體層51A-C(統稱為第一半導體層51)及第二半導體層53A-C(統稱為第二半導體層53)的交替(alternating)層。為了例示目的並且如下文更詳細討論的，第一半導體層51將被去除並且第二半導體層53將被圖案化以在n型區50N和p型區50P兩者中形成奈米場效電晶體的通道區。然而，在一些實施例中，可以去除第二半導體層53並且可以圖案化第一半導體層51以在n型區50N和p型區50P兩者中形成奈米場效電晶體的通道區。例如，n型區50N和p型區50P中的通道區可以具有相同的材料組成(例如，矽或另一種半導體材料)並且同時形成。
在其他實施例中，可以去除第一半導體層51並且可以對第二半導體層53進行圖案化以在p型區50P中形成奈米場效電晶體的通道區，並且可以去除第二半導體層53並且可以對第一半導體層53進行圖案化以在p型區50P中形成奈米場效電晶體的通道區。在又一些實施例中，可以去除第一半導體層51並且可以對第二半導體層53進行圖案化以在n型區50N中形成奈米場效電晶體的通道區，並且可以去除第二半導體層53並且可以對第一半導體層51進行圖案化以在p型區50P中形成奈米場效電晶體的通道區。在這樣的實施例中，n型區50N的通道區可以有不同於p型區50P的通道區的材料組成。可以藉由附加的遮罩和蝕刻步驟從n型區50N和p型區50P中的每一個視需要地去除第一半導體層51和第二半導體層53。例如，n型區50N的通道區可以是矽通道區，而p型區50P的通道區可以是矽鍺通道區。
為了例示目的，多層堆疊64被例示為包括各三層第一半導體層51和第二半導體層53。在一些實施例中，多層疊層64可以包括任意數量的第一半導體層51和第二半導體層53。多層堆疊64的每一層可使用諸如化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、氣相磊晶(vapor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE)或類似製程。
在各個實施例中，第一半導體層51可以由第一半導體材料形成，例如矽鍺等，並且第二半導體層53可以由第二半導體材料形成，例如矽、矽碳等。第一半導體材料和第二半導體材料可以是彼此具有高蝕刻選擇性的材料。如此一來，可以去除第一半導體材料的第一半導體層51，而不顯著去除第二半導體材料的第二半導體層53，從而允許第二半導體層53被圖案化以形成奈米場效電晶體的通道區。
現在參考圖3，根據一些實施例，鰭片66形成在基板50中，並且奈米結構55形成在多層堆疊64。在一些實施例中，奈米結構55和鰭片66可以藉由在多層堆疊64和基板50中蝕刻凹槽58以分別形成在多層堆疊64和基板50中。蝕刻步驟可以是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch, RIE)、中性束蝕刻(neutral beam etch, NBE)等或其組合。蝕刻步驟可以是非等向性的(anisotropic)。在蝕刻製程期間，硬遮罩56可以用於定義鰭片66和奈米結構55的圖案。硬遮罩56可以包括任何合適的絕緣材料，例如氧化物、氮化物、氮氧化物(oxynitride)及碳氮氧化物(oxycarbonitride)等。在一些實施例(未單獨例示)中，硬遮罩56可以是多層結構。可以使用可接受的製程(諸如熱氧化)thermal oxidation _、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、其組合等)在奈米結構55上方形成硬遮罩56。
鰭片66和奈米結構55可以藉由任何合適的方法圖案化。例如，可以使用一種或多種光學微影(photolithography)製程(包括雙圖案化或多圖案化製程)來圖案化鰭片66和奈米結構55。一般而言，雙重圖案化或多圖案化製程將光學微影製程與自對準製程相結合，從而允許創建具有例如比使用單個、直接地光學微影製程可獲得的節距更小的節距的圖案。例如，在一實施例中，犧牲層形成在基板上方並使用光學微影製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片66和奈米結構55。
藉由蝕刻多層堆疊64形成奈米結構55可以進一步從第一半導體層51定義第一奈米結構52A-C(統稱為第一奈米結構52)並從第二半導體層53定義第二奈米結構54A-C(統稱為第二奈米結構54A-C)。第一奈米結構52和第二奈米結構54還可以統稱為奈米結構55。
為了例示目的，圖3例示了具有實質相等的寬度的鰭片66。在一些實施例中，n型區50N中的鰭片66的寬度可以比p型區50P中的鰭片66更大或更薄。此外，雖然圖3將鰭片66和奈米結構55中的每一個例示為始終具有一致的寬度，但在其他實施例中，鰭片66及∕或奈米結構55可以具有錐形(tapered)，使得每個鰭片66及∕或奈米結構55的寬度在朝向基板50的方向上連續增加。在此類實施例中，每個奈米結構55可具有不同的寬度且形狀為梯形(trapezoidal)。
圖4中，淺溝槽隔離(STI)區68形成為鄰近鰭片66。淺溝槽隔離區68可以藉由在基板50、鰭片66和奈米結構55上方以及相鄰鰭片66之間沉積絕緣材料以填充凹槽58來形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，並且可以藉由高密度電漿化學氣相沉積(high-density plasma CVD, HDP-CVD)、可流動化學氣相沉積(flowable CVD, FCVD)或其組合等形成。可以使用藉由任何可接受的製程形成的其他絕緣材料。在所例示的實施例中，絕緣材料是經由可流動化學氣相沉積(FCVD)製程形成的氧化矽。退火製程可以在形成絕緣材料後執行。在一實施例中，絕緣材料被形成為使過量的絕緣材料覆蓋奈米結構55。儘管絕緣材料被例示為單層，但一些實施例可以使用多層。例如，在一些實施例中，可以先沿著基板50、鰭片66和奈米結構55的表面形成襯件(未單獨例示)。此後，可以在襯件上方形成填料，例如上面討論的那些。
然後對絕緣材料施加去除製程以去除奈米結構55上方的多餘絕緣材料。在一些實施例中，可以利用諸如化學機械拋光(chemical mechanical polishing, CMP)、回蝕製程、其組合等的平坦化製程。平坦化製程暴露奈米結構55，使得奈米結構55和絕緣材料的頂面在平坦化製程完成之後是齊平的。
然後凹蝕絕緣材料以形成淺溝槽隔離區68。絕緣材料被凹蝕，使得鰭片66的上部從相鄰的淺溝槽隔離區68之間突出。此外，淺溝槽隔離區68的頂面可以具有如圖所示的平坦面、凸面、凹面(諸如碟形(dishing))或其組合。淺溝槽隔離區68的頂面可以藉由適當的蝕刻形成為平坦的、凸出的(convex)及∕或凹入的(concave)。可以使用可接受的蝕刻製程凹蝕淺溝槽隔離區68，例如對絕緣材料的材料有選擇性的蝕刻製程，例如，對絕緣材料的材料有選擇性的蝕刻(例如，以比鰭片66和奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。例如，可以使用例如使用稀氫氟酸(dilute hydrofluoric, dHF)的氧化物去除步驟。
此外，在圖4中，適當的阱(wells)(未單獨例示)可以形成在鰭片66及∕或奈米結構55中。在具有不同阱類型的實施例中，可以使用光阻或其他遮罩(未單獨例示)來實現n型區50N和p型區50P的不同佈植步驟。例如，光阻可以形成在n型區50N和p型區50P中的鰭片66和奈米結構55上方。光阻被圖案化以暴露p型區50P。光阻可以藉由使用旋塗(spin-on)技術來形成並且可以使用可接受的光學微影技術來圖案化。光阻被圖案化後，在p型區50P中執行n型雜質佈植，並且光阻可以作為遮罩以實質防止n型雜質被佈植到n型區50N中。n型雜質可以是佈植在該區的磷(phosphorus)、砷(arsenic)、銻(antimony)等，其濃度在約10 13原子∕cm 3至約10 14原子∕cm 3之間。佈植之後，例如藉由可接受的灰化(ashing)製程去除光阻。
在佈植p型區50P之後或之前，在p型區50P和n型區50N中的鰭片66和奈米結構55上方形成光阻或其他遮罩(未單獨例示) 。光阻被圖案化以暴露n型區50N。光阻可以藉由使用旋塗技術來形成並且可以使用可接受的光學微影技術來圖案化。光阻被圖案化後，可以在n型區50N中執行p型雜質佈植，並且光阻可以作為遮罩以實質防止p型雜質被佈植到p型區50P中。p型雜質可以是佈植在該區的硼(boron)、氟化硼(boron fluoride)、銦(indium)等，其濃度在約10 13原子∕cm 3至約10 14原子∕cm 3之間。在佈植之後，可以例如藉由可接受的灰化製程去除光阻。
在n型區50N和p型區50P的佈植之後，可以執行退火以修復佈植損傷並活化(activate)佈植的p型及∕或n型雜質。在一些實施例中，磊晶的鰭片的生長材料可以在生長期間原位摻雜，這可以避免佈植，儘管原位摻雜和佈植摻雜可以一起使用。
在圖5A和圖5B中，虛置閘極形成在奈米結構55和鰭片66上方並且沿著奈米結構55和鰭片66的側壁。為了形成虛置閘極，首先，在鰭片66及∕或奈米結構55上形成虛置介電層。虛置介電層可以是例如氧化矽、氮化矽、其組合等，並且可以根據可接受的技術來沉積或熱生長。在虛置介電層上方形成虛置閘極層，並在虛置閘極層上方形成遮罩層。虛置閘極層可以沉積在虛置介電層上方，然後例如藉由CMP來平坦化。遮罩層可以沉積在虛置閘極層上方。虛置閘極層可以是導電或非導電材料，並且可以從包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組中選擇。虛置閘極層可以藉由物理氣相沉積(PVD)、CVD、濺鍍沉積(sputter deposition)或用於沉積所選材料的其他技術來沉積。虛置閘極層可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層可以包括例如氮化矽、氮氧化矽等。
隨後，可以使用可接受的光學微影和蝕刻技術對遮罩層進行圖案化以形成遮罩78。然後，可以將遮罩78的圖案轉移到虛置閘極層和虛置介電層，以分別形成虛置閘極76和虛置閘極介電質70。虛置閘極76覆蓋鰭片66的相應通道區。遮罩78的圖案可以用於將每個虛置閘極76與相鄰的虛置閘極76實體分離。虛置閘極76還可以具有實質垂直於對應鰭片66的長度方向的長度方向。應注意的是，僅出於例示目的，虛置閘極介電質70例示為僅覆蓋鰭片66和奈米結構55。在一些實施例中，可以沉積虛置閘極介電質70，使得虛置閘極介電質70覆蓋淺溝槽隔離區68，使得虛置閘極介電質70在虛置閘極76和淺溝槽隔離區68之間延伸。
在圖6A和圖6B中，閘極間隔物81形成在奈米結構55和淺溝槽隔離區68上方、遮罩78(如果存在)的暴露側壁上、虛置閘極76和虛置閘極介電質70上。閘極間隔物81可以藉由保形地(conformally)形成一種或多種介電材料並且隨後蝕刻該介電材料來形成。可接受的介電材料可以包括氧化矽、氮化矽、氧氮化矽、碳氮氧化矽(silicon oxycarbonitride)等，其可以藉由諸如化學氣相沉積(CVD)、原子層沉積(ALD)等的沉積製程來形成。可以使用藉由任何可接受的製程形成的其他絕緣材料。可以執行任何可接受的蝕刻製程，例如乾蝕刻、濕蝕刻等或其組合，以圖案化介電材料。蝕刻可以是非等向性的(anisotropic)。當蝕刻時，介電材料具有保留在虛置閘極76的側壁上的部分(從而形成閘極間隔物81)。如隨後更詳細描述的，介電材料在蝕刻時還可以具有留在鰭片66及∕或奈米結構55的側壁上的部分(從而形成鰭片間隔物83，參見圖7C)。在蝕刻之後，鰭片間隔物83及∕或閘極間隔物81可以具有陡直的(straight)側壁(如圖所示)或可以具有彎曲的(curved)側壁(未單獨例示)。
此外，可以執行輕摻雜源極∕汲極(lightly doped source∕drain, LDD)區(未單獨例示)的佈植。可以在形成閘極間隔物81之前執行LDD佈植。在具有不同裝置類型的實施例中，類似於先前描述的阱的佈植，可以在n型區50N上方形成諸如光阻的遮罩，同時暴露p型區50P，並且可以將適當類型(例如，p型)的雜質佈植到在p型區域50P中暴露的鰭片66及奈米結構55中。然後可以去除遮罩。隨後，可以在p型區50P上方形成諸如光阻的遮罩，同時暴露n型區50N，並且可以將適當類型的雜質(例如，n型)佈植到暴露在n型區域50N中的鰭片66和奈米結構55中。然後可以去除遮罩。n型雜質可以是先前討論的任何n型雜質，且p型雜質可以是先前討論的任何p型雜質。輕摻雜源極∕汲極區的雜質濃度可以在約10 15原子∕cm 3至約10 19原子∕cm 3的範圍內。退火可用於修復佈植損傷並活化佈植的雜質。
應注意的是，先前的揭露內容大致地描述了形成間隔物和LDD區的製程。可以使用其他製程和順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序，可以形成和移除附加的間隔物，等等。此外，n型裝置和p型裝置可以使用不同的結構和步驟來形成。
在圖7A-7C中，根據一些實施例，第一凹槽86形成在鰭片66、奈米結構55和基板50中。隨後在第一凹槽86中形成磊晶源極∕汲極區。第一凹槽86可以延伸穿過第一奈米結構52和第二奈米結構54，並進入基板50。如圖7C所示，淺溝槽隔離區68的頂面可以齊平於第一凹槽86的底面。在其他實施例中，可以蝕刻鰭片66，使得第一凹槽86的底面設置在淺溝槽隔離區68的頂面上方或下方。第一凹槽86可以藉由使用非等向性蝕刻製程(諸如RIE、NBE等)蝕刻鰭片66、奈米結構55和基板50來形成。在用於形成第一凹槽86的蝕刻製程期間，閘極間隔物81、鰭片間隔物83和遮罩78遮蔽鰭片66、奈米結構55及基板50的部分。可以使用單一蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及∕或鰭片66的每層。定時蝕刻製程可用於在第一凹槽86達到期望深度之後停止第一凹槽86的蝕刻。
在圖8A-9C中，第一奈米結構52被替換為犧牲材料72(也稱為可棄式中介層(disposable interposers, DOI)72)。替換第一奈米結構52的步驟可以包括使用合適的蝕刻製程(例如等向性(isotropic)蝕刻製程)蝕刻掉第一奈米結構52，其通過如圖8A-8B所示的第一凹槽86執行。蝕刻製程可以對第一奈米結構52的材料有選擇性並且去除第一奈米結構52而不顯著去除第二奈米結構54或鰭片66。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，可以使用具有例如四甲基氨基氫氧化物(tetramethylammonium hydroxide, TMAH)、氫氧化銨(NH 4OH)等的乾蝕刻製程去除第一奈米結構52。
隨後，犧牲材料層71沉積在第一凹槽86和去除第一奈米結構52所形成的空間。犧牲材料層71可以藉由諸如CVD、ALD等保形沉積製程來沉積。犧牲材料層71可以包括可以從第二奈米結構54視需要地蝕刻的絕緣材料，例如氧化矽(例如，SiO 2)、氮氧化矽、氧化鋁等。
在圖9A-9C中，然後可以蝕刻犧牲材料層71以形成犧牲材料72。蝕刻可以是等向性的或非等向性的。例如，可以藉由使用稀釋的HF等作為蝕刻劑的濕蝕刻製程來蝕刻犧牲材料層。在一些實施例中，執行蝕刻步驟直到犧牲材料72的側壁凹陷超過奈米結構54的側壁。儘管犧牲材料72的側壁在圖9B和9C中被例示為陡直的，但是側壁可以是凹的(concave)或凸的(convex)(參見例如圖11C)。
圖9B和9C例示了根據不同實施例的類似剖面圖。圖9B例示了與先前例示具有平坦面和方角(square corners)的奈米結構54、閘極結構76∕78、間隔物81和犧牲材料72的圖類似的結構的配置。另一方面，圖9C例示了結構的配置，其示出了奈米結構54、閘極結構76∕78、間隔物81以及具有非平坦面和圓角(rounded corners)的犧牲材料72。例如，圖9C例示了在剖面視圖中具有圓角的第二奈米結構54，其中間較厚且朝向邊緣較薄。此外，圖9C例示了在凹槽86的底部暴露的鰭片66∕基板50在凹槽86的中間區中具有壓痕(indentations)。而且，圖9C中的閘極間隔物81被例示為包括多個間隔物層。儘管本揭露中的大多數圖式例示了具有平坦面和方角的結構，但是本揭露的範圍不限於此，因為本揭露也設想了具有非平坦面和圓角和輪廓的結構。
以犧牲材料72替換第一奈米結構52可以提供優點。例如，在後續的源極∕汲極形成步驟中，可以執行一種或多種高溫製程，以例如活化源極∕汲極區中的摻雜劑。當第一奈米結構52的材料(例如，SiGe)暴露於高溫時，可能導致奈米結構52和54之間的界面處的鍺互混(germanium intermixing)和粗糙度增加。這種製造缺陷可能會降低所得電晶體裝置的性能。例如，當鍺擴散到第二奈米結構54時，鍺殘留物可能保留在所得電晶體裝置的通道區中，這對通道區的性能產生負面影響。藉由在高溫製程(例如，源極∕汲極退火)之前用絕緣材料替換第一奈米結構52，可以減少製造缺陷，並且可以改進裝置性能(例如，增加電流驅動、減小電容、以及改進裝置性能(short channel effect))。
圖10A-10D例示了在第二奈米結構54中形成摻雜區89以及在第一凹槽86中形成犧牲材料72以改變結構的蝕刻速率的佈植製程88。與上面的圖9C類似，圖10C和10D例示了具有非平坦面和圓角的結構的實施例。佈植製程88被設計為視需要地修改第二奈米結構54相對於犧牲材料72的蝕刻速率或蝕刻選擇性。此製程可以涉及將佈植物質引入第二奈米結構54和犧牲材料72中以產生有利於隨後去除犧牲材料72而不會對第二奈米結構54產生不利影響的差異蝕刻特性。可以使用斜向佈植技術來執行佈植製程88，其中控制佈植角度以優化目標區內的佈植物質的分佈。在一些實施例中，形成遮罩91(參見例如圖10D)以覆蓋區其中一區(50P或50N)，同時在其他區上執行佈植製程88。如圖10C所示，由於凹槽86底部處的鰭片66∕基板50的非平坦面以及佈植製程88的傾斜角，摻雜區89可以不連續穿過凹槽86的底部。在一些實施例中，摻雜區89不形成在凹槽86底部的壓痕中。
在一些實施例中，佈植製程88可以利用n型摻雜劑，諸如磷、砷或銻，或諸如鍺、氙、氬、矽或氮的其他物質，以提高犧牲材料72的蝕刻速率。或者，p型摻雜劑，例如硼、氟化硼(boron fluoride)、銦或諸如碳的其他物質可用於延遲蝕刻速率，從而防止犧牲材料72的過度蝕刻。佈植種類的選擇可能取決於蝕刻製程和所涉及的材料的期望結果。
佈植製程88的特徵在於可以調整參數範圍以實現蝕刻速率或蝕刻選擇性的期望修改。佈植步驟的傾斜角度可以在0度至60度的範圍內，從而允許精確控制佈植輪廓。佈植的能量可以設定在1keV至50keV之間，這與範圍從5E 13至1E 16原子∕cm 2的劑量共同決定了佈植物質的深度和濃度。佈植製程88期間的溫度可以維持在-100℃至500℃的範圍內，以適應各種材料性質和佈植結果。
在一些實施例中，佈植製程88可以在犧牲材料72上產生佈植引起的(implant-induced)損傷層，這可以提高這些製程期間的清潔和蝕刻的效率。這種增強可以導致蝕刻選擇性增加，從而允許完全去除犧牲材料72而不留下任何殘留物並且不會對源極∕汲極區92造成損壞。如此一來，第二奈米結構54的界面可以更加光滑(smoother)，這有利於提高半導體裝置中的通道遷移率。
藉由仔細選擇和控制這些參數，可以調整佈植製程88從而以受控方式修改第二奈米結構54和犧牲材料72的蝕刻速率或蝕刻選擇性。這使得蝕刻製程更加高效和精確，減少了殘留材料的可能性並提高了半導體裝置的整體品質。
第二奈米結構54中的摻雜區89可以被摻雜至範圍從約1E 18至1E 19原子∕cm 3的濃度。此摻雜濃度有助於在去除犧牲材料72的後續蝕刻製程期間控制第二奈米結構的形狀。另外，此濃度範圍內的摻雜劑分佈陡度(abruptness)可以被控制在大約1至5 nm∕decade，這表示摻雜區和未摻雜區之間的急劇轉變。
與第二奈米結構54相比，犧牲材料72中的摻雜區89可以被摻雜至較低濃度，範圍約5E 17至5E 18原子∕cm 3。選擇此濃度以優化去除犧牲材料72期間的蝕刻選擇性，確保第二奈米結構54保持完整且未損壞。犧牲材料72中的摻雜劑分佈陡度也被控制以促成受控蝕刻製程，有助於整體裝置製造效率。
在一些實施例中，頂第二奈米結構54C具有比間第二奈米結構54B及下第二奈米結構和54A更高的摻雜濃度，因為閘極間隔物81和上覆(overlying)結構在佈植製程88期間阻擋一些摻雜劑。如圖10B和圖10C所示，頂第二奈米結構54C具有形成在兩個面(例如，側面和下表面)上的摻雜區89，而間第二奈米結構54B及下第二奈米結構和54A具有形成在三個面(例如，上表面、側面和下表面)上的摻雜區89。
第二奈米結構54和犧牲材料72中的摻雜濃度和輪廓陡度的調節增強了蝕刻製程並確保形成具有改善的通道遷移率和降低的電阻的半導體裝置。這種方法可以精確調整半導體裝置的特性，以滿足特定的性能要求。
圖10E例示了根據一些實施例的第二奈米結構54的平面圖，其中在第二奈米結構54內具有摻雜區89。摻雜區89被配置以修改第二奈米結構54的蝕刻速率，這是製造製程的策略步驟。佈植製程88以在第二奈米結構54和犧牲材料72之間產生差異蝕刻特性的方式將摻雜劑引入第二奈米結構54。這種差異蝕刻特性有利於隨後去除犧牲材料72，因為其允許選擇性蝕刻犧牲材料72而不會不利地影響第二奈米結構54。
摻雜區89的配置使得其可以根據所製造的半導體裝置的特定要求而客製化。藉由調整佈植製程88的參數，例如傾斜角、能量、劑量和溫度，可以控制第二奈米結構54的蝕刻速率或蝕刻選擇性。
儘管在隨後的圖中將摻雜區89例示為具有明確界定的邊界，但是在一些實施例中，摻雜區89的邊界更加漸進(gradual)並且可以由於諸如熱處理、蝕刻製程的進一步製成而移動或改變摻雜劑的分散。
在圖11A和圖11B中，內間隔物90形成在犧牲材料72及∕或摻雜區89的側壁上的第一凹槽86中。內間隔物90作為隨後形成的源極∕汲極區和閘極結構之間的隔離部件。如下面將更詳細地討論的，源極∕汲極區將形成在第一凹槽86中，而犧牲材料72將被相應的閘極結構替換。內間隔物90還可以用來防止隨後形成的源極∕汲極區被隨後的蝕刻製程(諸如用於形成閘極結構的蝕刻製程)損壞。
內間隔物90可以藉由在圖10A和圖10B所示的結構上方沉積內間隔物層(未單獨例示)來形成。內間隔物層可以藉由保形沉積製程來沉積，例如CVD、ALD等。內間隔物層可以包括諸如氮化矽或氮氧化矽的材料，但是可以利用任何合適的材料，諸如具有小於約3.5的k值的低介電常數(low-k)材料。然後可以非等向性地蝕刻內間隔物層以形成內間隔物90。可以藉由非等向性蝕刻製程，例如RIE、NBE等來蝕刻內間隔物層。
儘管內間隔物90的外側壁被例示為與第二奈米結構54的側壁齊平，但是內間隔物90的外側壁可以延伸超出第二奈米結構54的側壁或從第二奈米結構54的側壁凹陷(參見例如圖11C)。此外，雖然內間隔物90的外側壁在圖11B中被例示為陡直的，但是內間隔物90的外側壁可以是凹的或凸的。作為示例，圖11C例示了其中犧牲材料72的側壁是凹的(concave)、內間隔物90的外側壁是凹的、並且內間隔物90從第二奈米結構54的側壁凹陷的實施例。其他配置也是可能的。例如，圖11D例示了犧牲材料72的側壁是凹的、內間隔物90的外側壁是陡直的、並且內間隔物90與第二奈米結構54的側壁齊平的實施例。
在圖12A-12F中，磊晶源極∕汲極區92形成在第一凹槽86中。在一些實施例中，源極∕汲極區92可以對n型區50N中的第二奈米結構54及∕或p型區50P中的第一奈米結構52施加應力，從而提高性能。如圖12B所示，磊晶源極∕汲極區92形成在第一凹槽86中，使得每個虛置閘極76設置在各對相鄰的磊晶源極∕汲極區92之間。在一些實施例中，閘極間隔物81用於將磊晶源極∕汲極區92與虛置閘極76分隔開，並且內部間隔物90用於將磊晶源極∕汲極區92與犧牲材料72分隔開適當的橫向距離，使得磊晶源極∕汲極區域92不會與隨後形成的所得奈米場效電晶體的閘極短路。
n型區50N(例如，NMOS區)中的磊晶源極∕汲極區92可以藉由遮蔽p型區50P(例如，PMOS區)來形成。然後，在n型區50N中的第一凹槽86中磊晶生長源極∕汲極區92。磊晶源極∕汲極區92可以包括適合於n型奈米場效電晶體的任何可接受的材料。例如，如果第二奈米結構54是矽，則n型區50N中的磊晶源極∕汲極區92可以包括對第二奈米結構54施加拉伸應變(tensile strain)的材料，例如Si、SiP、SiAs、SiP+SiAs∕SiSb、SiSb、SiP+SiAs+SiSb等。
p型區50P(例如，PMOS區)中的磊晶源極∕汲極區92可以藉由遮蔽n型區50N(例如，NMOS區)來形成。然後，在p型區50P中的第一凹槽86中磊晶生長源極∕汲極區92。磊晶源極∕汲極區92可以包括適合於p型奈米場效電晶體的任何可接受的材料。例如，如果第二奈米結構54是矽，則p型區50P中的磊晶源極∕汲極區92可以包括對第二奈米結構54施加壓縮應變(compressive strain)的材料，例如SiGe、Ge、GeSn、SiB、SiGe:B、SiGe:Ga等。
磊晶源極∕汲極區92、第二奈米結構54及∕或基板50可以被佈植摻雜劑以形成源極∕汲極區，類似於先前討論的用於形成輕摻雜源極∕汲極區的製程，隨後是退火。源極∕汲極區可以有約1×10 19原子∕cm 3至約1×10 21原子∕cm 3之間的雜質濃度。用於源極∕汲極區的n型及∕或p型雜質可以是先前討論的任何雜質。在一些實施例中，磊晶源極∕汲極區92可以在生長期間原位摻雜。
圖12C例示了根據一些實施例的第二奈米結構54和磊晶源極∕汲極區92的平面圖。在一些實施例中，晶圓在佈植製程88期間傾斜，這允許第二奈米結構54的角(corners)進行選擇性摻雜，這可以有利於防止在隨後去除犧牲材料72時殘留犧牲材料72。在一些實施例中，不僅可以摻雜第二奈米結構54的角(參見例如圖10E)，而且可以摻雜第二奈米結構54的整個側面(除了拐角之外還包括中間區)，這可以有利於防止過度蝕刻。這種選擇性摻雜導致客製化的摻雜劑分佈，其可用於修改第二奈米結構54的蝕刻速率，從而增強蝕刻製程並改善整體裝置性能。例如，使用蝕刻速率的這種控制，可以配置第二奈米結構54的側面的導圓(rounding)。在圖12C中，第二奈米結構54的側面的導圓由距離D1例示，距離D1是此平面圖中第二奈米結構54的側面的最內點和最外點之間的差。在一些實施例中，此配置中的距離D1小於1nm。這種配置有利於實現第二奈米結構54和磊晶源極∕汲極區92之間的平滑界面，這對於更好的結均勻性和裝置性能是所期望的。
圖12D例示了根據一些實施例的第二奈米結構54和磊晶源極∕汲極區92的平面圖。在本實施例中，晶圓在佈植製程88期間不傾斜，導致在第二奈米結構54的整個側面(例如，從兩側的頂角到底角)上均勻的摻雜劑分佈。由於中心處比邊緣處更快的蝕刻速率，摻雜劑的均勻分佈導致第二奈米結構54和磊晶源極∕汲極區92之間的彎曲(curved)輪廓。在圖12D中，第二奈米結構54的側面的導圓由距離D2例示，距離D2是此平面圖中第二奈米結構54的側面的最內點和最外點之間的差。在一些實施例中，此配置中的距離D2為3nm或更大。
使用各種佈植物質不僅能夠提高犧牲材料72和第二奈米結構54的蝕刻速率，而且能夠加深接面。犧牲材料72內的摻雜濃度相對於源極∕汲極區92內的摻雜濃度處於較低水準。在源極∕汲極區92的形成過程中，佈植製程可以將缺陷引入到這些區中，這可以促進摻雜劑從源極∕汲極區92擴散到相鄰的通道區中。摻雜劑的這種擴散可以導致隨後形成的電晶體結構的通道的電阻降低。
在斜向佈植實施例中，可以視需要地控制摻雜區89的分佈。例如，淺溝槽隔離區68、鰭片66和第二奈米結構54的下部以及犧牲材料72可以保持未摻雜，而此結構的上部被摻雜。因此，可以在第二奈米結構54的不同層上實現不同的摻雜濃度。例如，在具有三層第二奈米結構54的配置中，初始佈植製程88可以將摻雜劑引入所有三層中，而隨後的佈植製程88可以僅針對上面的兩層。各種其他的摻雜順序也是可行的。另外，可以將與虛置閘極76相鄰的閘極間隔物81進行摻雜。這種摻雜可以潛在地降低閘極間隔物81的介電常數(k值)，這也可以致使漏電的減少。
在電漿摻雜實施例中，淺溝槽隔離區68、鰭片66、與虛置閘極76相鄰的閘極間隔物81、第二奈米結構54和犧牲材料72都在佈植製程88期間受到摻雜。當摻雜到達鰭片66的底部時，它可以影響源極∕汲極區92從下向上的生長。例如，摻雜劑的引入可能會潛在地損壞晶格，這可能會降低磊晶源極∕汲極區92的品質。
另外，當淺溝槽隔離區68被摻雜時，可以調整在後續蝕刻製程期間淺溝槽隔離區68的蝕刻速率(參見例如圖20)。因此，這允許調整淺溝槽隔離區68的頂面的高度，如關於圖20進一步討論的。為了防止淺溝槽隔離區68的摻雜，可以採用視需要的硬遮罩結構，如圖21-22C所示。
藉由佈植製程88形成的摻雜區89，特別是在鄰近第二奈米結構54的源極∕汲極延伸區處，可以提高這些結構的蝕刻速率。這種增強有利於調節源極∕汲極區92進入通道區(例如，第二奈米結構54)的凸出推入量(convex push amount)，這是用於控制半導體裝置中的短通道效應的技術。藉由調整摻雜劑分佈，可以微調第二奈米結構54與源極∕汲極區92之間的界面的形狀，從而有助於提高裝置性能。
由於用於在n型區50N和p型區50P中形成磊晶源極∕汲極區92的磊晶製程，磊晶源極∕汲極區92的上表面具有橫向向外擴展超過奈米結構55側壁的刻面(facets)。在一些實施例中，這些刻面導致同一奈米場效電晶體的相鄰磊晶源極∕汲極區92合併(merge)，如圖12E所示。在其他實施例中，如圖12F所示，在磊晶製程完成之後，相鄰的磊晶源極∕汲極區92保持分離。在圖12E和圖12F所示的實施例中，鰭片間隔物83可以形成在淺溝槽隔離區68的頂面上，從而阻止磊晶生長。在一些其他實施例中，鰭片間隔物83可以覆蓋奈米結構55的部分側壁，進一步阻擋磊晶生長。在一些其他實施例中，可以調整用於形成鰭片間隔物83的間隔物蝕刻步驟以去除間隔物材料，以允許磊晶生長區延伸到淺溝槽隔離區68的表面。
磊晶源極∕汲極區92可以包括一層或多層半導體材料層。例如，磊晶源極∕汲極區92可以包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。任何數量的半導體材料層可以用於磊晶源極∕汲極區92。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中的每個可以由不同的半導體材料形成並且可以被摻雜至不同的摻雜濃度。在一些實施例中，第一半導體材料層92A可以具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜濃度。在磊晶源極∕汲極區92包括三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，可以在第一半導體材料層92A上方沉積第二半導體材料層92B，並且可以在第二半導體材料層92B上方沉積第三半導體材料層92C。
在圖13A和圖13B中，第一層間介電質(interlayer dielectric, ILD)96分別沉積在圖18A和圖19B所示的結構上方。第一層間介電質96可以由介電材料形成，並且可以藉由任何合適的方法沉積，例如化學氣相沉積(Chemical Vapor Deposition, CVD)、電漿增強化學氣相沉積(Plasma-Enhanced CVD, PECVD)或可流動化學氣相沉積(flowable CVD, FCVD)。介電材料可以包括磷矽酸鹽玻璃(fused silica glass, PSG)、硼摻雜矽玻璃(boron doped silicon glass, BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass, USG)等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL)94設置在第一層間介電質96與磊晶源極∕汲極區92、遮罩78和閘極間隔物81之間。CESL 94可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有與上覆的第一層間介電質96的材料不同的蝕刻速率。
在沉積第一層間介電質96之後，可以執行諸如CMP的平坦化製程以使第一層間介電質96的頂面與虛置閘極76或遮罩78的頂面齊平。平坦化製程還可以去除虛置閘極76上的遮罩78以及閘極間隔物81沿著遮罩78的側壁的部分。在平坦化製程之後，虛置閘極76、閘極間隔物81和第一層間介電質96的頂面在製程變異內是齊平的。因此，虛置閘極76的頂面藉由第一層間介電質96暴露。在一些實施例中，遮罩78可以保留，在這種情況下，平坦化製程使第一層間介電質96的頂面與遮罩78和閘極間隔物81的頂面齊平。
在圖14A和14B中，在一個或多個蝕刻步驟中去除虛置閘極76和遮罩78(如果存在)，從而形成第二凹槽98。第二凹槽98中部分的虛置閘極介電質70和部分的保護襯件118也可以被移除。在一些實施例中，藉由非等向性乾蝕刻製程去除虛置閘極76和虛置閘極介電質70。例如，蝕刻製程可以包括採用反應氣體的乾蝕刻製程，其以比第一層間介電質96或閘極間隔物81更快的速率視需要地蝕刻虛置閘極76。每個第二凹槽98暴露及∕或覆蓋奈米結構55的部分，這些部分在隨後完成的奈米場效電晶體中作為通道區。奈米結構55中作為通道區的部分設置在相鄰對的磊晶源極∕汲極區92之間。在移除期間，虛置閘極介電質70可以在蝕刻虛置閘極76時用作蝕刻停止層。然後，在移除虛置閘極76之後，可以移除虛置閘極介電質70。
在圖15A和圖15B中，犧牲材料72被去除，其延伸第二凹槽98。在一些實施例中，犧牲材料72的去除步驟去除了摻雜區89在犧牲材料中或鄰近犧牲材料的部分。犧牲材料72的去除步驟可以涉及等向性(isotropic)蝕刻製程，例如使用稀氫氟酸(hydrofluoric acid, HF)的濕蝕刻或化學氧化物去除(chemical oxide removal, COR)乾蝕刻。這些蝕刻劑對於犧牲材料72的材料是選擇性的，這確保第二奈米結構54相比於犧牲材料72保持相對未蝕刻。犧牲材料72可以被完全移除，或犧牲材料72的殘留物可以保留在第二凹槽98中的內間隔物的側壁上(參見例如圖16C)。
在一些實施例中，可以在去除犧牲材料72的同時蝕刻淺溝槽隔離區68，但是可以藉由在去除犧牲材料72的同時控制蝕刻參數(例如，定時)來減少淺溝槽隔離區68中的損耗總量。在其他實施例中，淺溝槽隔離區68可以包括在頂面處的硬遮罩(參見例如圖21-22C)以保護下面的淺溝槽隔離區68在圖案化和去除犧牲材料72時免於蝕刻。在這樣的實施例中，硬遮罩可以包括例如氮化物。
在蝕刻製程之後(例如，在圖15A-B的蝕刻步驟之後)保留在第二奈米結構54中的來自佈植製程88的殘餘摻雜劑可以用於減小通道的電阻。電阻的減小有利於裝置的整體電性能，因為它可以致使電流增加並改善電晶體的開關特性(switching characteristics)。因此，對摻雜濃度和分佈的精確控制是優化半導體裝置製造的有價值的工具。
在圖16A-16C中，形成閘極介電層100和閘極電極102用於閘極替換。閘極介電層100保形地沉積在第二凹槽98中。閘極介電層100可以形成在基板50的頂面和側壁上及第二奈米結構54的頂面、側壁和底面上。閘極介電層100還可以沉積在第一層間介電質96、CESL 94、閘極間隔物81和淺溝槽隔離區68的頂面上。
根據一些實施例，閘極介電層100包括一層或多層介電層，例如氧化物、金屬氧化物等或其組合。例如，在一些實施例中，閘極介電質可以包括氧化矽層和氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高介電常數(high-k)介電材料，並且在這些實施例中，閘極介電層100可以具有大於約7.0的k值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。n型區50N和p型區50P中的閘極介電層100的結構可以相同或不同。閘極介電層100的形成方法可以包括分子束沉積(molecular-beam deposition, MBD)、ALD、PECVD等。
閘極電極102分別沉積在閘極介電層100上方，並且填滿第二凹槽98的剩餘部分。閘極電極102可以包括含金屬材料，例如氮化鈦(titanium nitrid)、氧化鈦(titanium oxide)、氮化鉭(tantalum nitride)、碳化鉭(tantalum carbide)、鈷(cobalt)、釕(ruthenium)、鋁(aluminum)、鎢(tungsten)、其組合或其多層。例如，雖然圖16A-16C中例示了單層閘極電極102，但閘極電極102可以包括任意數量的襯件層、任意數量的功函數調整層和填充材料。構成閘極電極102的層的任何組合可以沉積在相鄰第二奈米結構54之間以及第二奈米結構54A與基板50之間的n型區50N中，並且可以沉積在第一奈米結構52中的相鄰奈米結構之間的p型區域50P中。
n型區50N和p型區50P中的閘極介電層100的形成可以同時發生，使得每個區中的閘極介電層100由相同的材料形成，並且閘極電極102的形成可以同時發生，使得每個區中的閘極電極102由相同的材料形成。在一些實施例中，每個區中的閘極介電層100可以藉由不同的製程形成，使得閘極介電層100可以是不同的材料及∕或具有不同的層數，及∕或每個區中的閘極電極102可以藉由不同的製程形成，使得閘極電極102可以是不同的材料及∕或具有不同數量的層。當使用不同的製程時，可以使用各種遮罩步驟來遮罩和暴露適當的區。
在填充第二凹槽98之後，可以執行平坦化製程，例如CMP，以去除閘極介電層100和閘極電極102材料的多餘部分，這些多餘部分位於第一層間介電質96的頂表面上方。閘極電極102和閘極介電層100的材料的剩餘部分因此形成所得奈米場效電晶體的替代閘極結構。閘極電極102和閘極介電層100可以統稱為「閘極結構」。
圖16C例示了圖16B的各種元件的詳細視圖，包括磊晶源極∕汲極區92、閘極介電層100、閘極電極102、第二奈米結構54和內間隔物90。在一些實施例中，如圖15C所示，犧牲材料72的殘餘物可以保留在內間隔物90上，例如保留在內間隔物90和閘極介電層100∕閘極電極102之間。例如，可以不完全去除犧牲材料72，並且可以在剩餘的犧牲材料72上形成閘極介電層100。因為犧牲材料72是絕緣材料(例如，氧化矽)，所以剩餘的殘留物不會顯著影響所得裝置的電性。
在圖17A-17C中，閘極結構(包括閘極介電層100和對應的上覆閘極電極102)被凹蝕，使得凹槽直接形成在閘極結構上方以及閘極間隔物81的相對部分之間。包括一層或多層介電材料(例如氮化矽、氮氧化矽等)的閘極遮罩104填充在凹槽中，然後進行平坦化製程以去除介電材料在第一層間介電質96上方延伸的多餘部分。隨後形成的閘極接觸件(例如閘極接觸件114，以下參考圖19A-19C討論)穿透閘極遮罩104以接觸凹陷閘極電極102的頂面。
如圖17A-17C進一步所示，第二層間介電質106沉積在第一層間介電質96上方和閘極遮罩104上方。在一些實施例中，第二層間介電質106是經由FCVD形成的可流動膜。在一些實施例中，第二層間介電質106由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以藉由諸如CVD、PECVD等的任何合適的方法來沉積。
在圖18A-18C中，蝕刻第二層間介電質106、第一層間介電質96、CESL 94和閘極遮罩104以形成暴露磊晶源極∕汲極區92及∕或閘極結構的表面的第三凹槽108。第三凹槽108可以藉由使用非等向性蝕刻製程(諸如RIE、NBE等)進行蝕刻來形成。在一些實施例中，可以使用第一蝕刻製程將第三凹槽108蝕刻穿過第二層間介電質106和第一層間介電質96；可以使用第二蝕刻製程穿過閘極遮罩104進行蝕刻；然後可以使用第三蝕刻製程蝕刻穿過CESL 94。諸如光阻的遮罩可以在第二層間介電質106上方形成並圖案化，以遮蔽第二層間介電質106的部分以免受第一蝕刻製程和第二蝕刻製程的影響。在一些實施例中，蝕刻製程可能會過蝕刻(over-etch)，並且因此，第三凹槽108延伸到磊晶源極∕汲極區92及∕或閘極結構中，並且第三凹槽108的底部可以齊平於(例如，處於同一水平，或與基板具有相同的距離)，或低於(例如，更靠近基板)磊晶源極∕汲極區域92及∕或閘極結構。儘管圖18B將第三凹槽108例示為在同一剖面中暴露磊晶源極∕汲極區92和閘極結構，但在各實施例中，可以在不同的剖面中暴露磊晶源極∕汲極區92和閘極結構，從而降低隨後形成的觸點(contacts)短路的風險。
在形成第三凹槽108之後，在磊晶源極∕汲極區92上方形成矽化物區110。在一些實施例中，矽化物區110藉由以下步驟形成，首先沉積能夠與下覆的(underlying)磊晶源極∕汲極區域92的半導體材料(例如，矽、矽鍺、鍺)反應的金屬(未示出)，以在磊晶源極∕汲極區域92的暴露部分上方形成矽化物或鍺化物區域，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，然後進行熱退火製程以形成矽化物區110。然後例如藉由蝕刻製程去除所沉積金屬的未反應部分。儘管矽化物區110被稱為矽化物區，但是矽化物區110也可以是鍺化物區或鍺化矽區(例如，包括矽化物和鍺化物的區)。在實施例中，矽化物區110包括TiSi，並且具有在約2nm至約10nm之間的範圍內的厚度。
接下來，在圖19A-19C中，在第三凹槽108中形成接觸件112和114(也可以稱為接觸插塞)。接觸件112和114均可包括一層或多層，例如阻障層、擴散層和填充材料。例如，在一些實施例中，接觸件112和114各自包括阻障層和導電材料，並且電性耦合到下覆的導電部件(例如，所例示的實施例中的閘極102及∕或矽化物區110)。接觸件114電性耦合到閘極電極102並且可以稱為閘極接觸件114，並且接觸件112電性耦合到矽化物區110並且可以稱為源極∕汲極接觸件112。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如CMP的平坦化製程以從第二層間介電質106的表面去除多餘的材料。
圖20例示了根據一些實施例的製造奈米場效電晶體電晶體的中間步驟的剖面圖。圖20例示了圖1所示的參考剖面C-C’。在圖20中，除非另有說明，相似的元件符號表示藉由與上述圖2至圖19C中相似的製程所形成的相似元件。圖20例示了與圖10A-C類似的製程步驟，並且這裡不再重複描述。
在本實施例中，佈植製程88還在淺溝槽隔離區68的上表面內形成摻雜區89。這允許在隨後的蝕刻和圖案化步驟(例如，內間隔物的蝕刻或犧牲材料72的去除步驟)期間修改STI的蝕刻速率。藉由調節蝕刻速率，可以控制STI頂面的高度。
淺溝槽隔離區68中的摻雜區89可以與第二奈米結構54中的摻雜區和犧牲材料72同時形成。可以控制摻雜劑的類型和濃度以及佈植條件以實現蝕刻速率的期望修改。
能夠調節淺溝槽隔離的頂面高度有很多好處。例如，它可以幫助實現更均勻的裝置結構，從而提高裝置效能。它還有助於減少製造缺陷並提高製造過程的整體良率。此外，控制淺溝槽隔離高度的能力可以為半導體裝置的設計和製造提供靈活性，從而允許定製(tailoring)裝置特性以滿足特定的性能要求。
圖20-C例示了根據一些實施例的製造奈米場效電晶體電晶體的中間步驟的剖面圖。圖21例示了圖1所示的參考剖面C-C’。圖22A例示了圖1所示的參考剖面A-A’。圖22B例示了圖1所示的參考剖面B-B’。圖22C例示了圖1所示的參考剖面C-C’。在圖20-21C中，除非另有說明，相似的元件符號表示藉由與上文在圖2至圖19C中所描述的相似製程所形成的相似元件。
在本實施例中，硬遮罩層可以形成在淺溝槽隔離區68的頂面上，以減少為製造電晶體而執行的後續清潔及∕或蝕刻製程期間的隔離區損失。圖21例示了與圖4類似的製程步驟，這裡不再重複描述。圖22A-C例示了與圖7A-C類似的製程步驟，且這裡不再重複描述。
如圖21所示，硬遮罩結構120形成在淺溝槽隔離區68的頂面上。在一些實施例中，硬遮罩結構120是多層結構，包括例如氮化物硬遮罩和氮化物硬遮罩上方的矽硬遮罩。在一些實施例中，在形成硬遮罩結構120之前，在奈米結構55的側壁上方並沿著奈米結構55的側壁以及鰭片66暴露的上側壁上沉積視需要的保護襯件118。
例如，可以在淺溝槽隔離區68之後且在形成虛置閘極之前形成視需要的保護襯件118。在一些實施例中，保護襯件118是藉由使用磊晶製程(例如CVD、ALD、VPE、MBE等)生長矽層來製成。在一些實施例中，保護襯件118視需要地沉積在奈米結構55和鰭片66的半導體材料上，而不沉積在淺溝槽隔離區68的暴露表面上。用於形成保護襯件118的沉積製程可以允許形成相對高品質的材料。例如，當保護襯件118是藉由ALD製程沉積的矽層時，保護襯件118可具有改善的覆蓋率(coverage)並且比第二奈米結構54更具結晶性。保護襯件118的更高品質的材料可以更耐蝕刻並且減少在後續製程步驟期間第二奈米結構54的不期望的薄化。如此一來，保護襯件118可以允許在所得裝置中形成更高品質的通道區。在一些實施例中可以省略保護襯件118。
在形成視需要的保護襯件118之後並且在形成虛置閘極之前，在奈米結構55上方並沿著奈米結構55的側壁、鰭片66的上側壁上以及淺溝槽隔離區68的上表面上沉積第一硬遮罩120A。第一硬遮罩120A可以是氮化物層，例如氮化矽層、氮氧化矽層、碳氮氧化矽層等。第一硬遮罩120A的氮濃度可以大於淺溝槽隔離區68的氮濃度。在一些實施例中，藉由非保形(non-conformal)沉積製程(諸如電漿增強化學氣相沉積(PECVD)製程等)來沉積第一硬遮罩120A。非保形沉積製程可以將第一硬遮罩120A的側壁部分形成為具有小於第一硬遮罩120A的橫向部分厚度的厚度。非保形沉積製程可以有助於第一硬遮罩120A的側壁部分的圖案化和選擇性去除。
可以在形成第二硬遮罩120B之前去除第一硬遮罩120A的上部和側壁部分。第一硬遮罩120A的上部可以包括設置在奈米結構55上方的第一硬遮罩120A的橫向部分。去除第一硬遮罩120A的上部的步驟可以包括在第一硬遮罩120A上方沉積遮罩層(未例示)，隨後可以進行一個或多個蝕刻製程以去除第一硬遮罩120A的上部。去除第一硬遮罩120A的側壁部分的步驟可以包括蝕刻製程，例如等向性蝕刻製程。
此外，在第一硬遮罩120A上方沉積第二硬遮罩120B。第二個硬遮罩120B可以沉積在奈米結構55的頂面上方、沿著奈米結構55的側壁、以及第一硬遮罩120A的上表面上方。相對於相同的蝕刻製程，第二硬遮罩120B可以由對淺溝槽隔離區68具有高於第一硬遮罩120A的蝕刻選擇性的材料形成。在一些實施例中，第二個硬遮罩120B是半導體材料。例如，當第一硬遮罩120A由氮化物材料製成且淺溝槽隔離區68由氧化物材料製成時，第二硬遮罩120B可以由矽等材料製成。
第二硬遮罩120B可以由非保形沉積製程(諸如FCVD製程)形成。形成第二硬遮罩120B後，可以執行退火製程。此外，非保形沉積製程可沉積低於保護襯件118的材料品質的材料。例如，相比於保護襯件118，第二硬遮罩120B可以具有較差的覆蓋率(coverage)，特別是在奈米結構55的側壁和上表面上，並且結晶性較差。如此一來，第二硬遮罩120B可以比保護襯件118更容易在後續製程中蝕刻掉。在其他實施例中，可以使用其他非保形沉積製程(例如PECVD製程)來沉積第二硬遮罩120B。
隨後，移除第二個硬遮罩120B的側壁部分和上部，同時保留第二硬遮罩120B的底部(參見圖20-21C)。去除第二硬遮罩120B的側壁部分和上部的步驟可以包括蝕刻製程，例如等向性蝕刻製程。視需要的保護襯件118可以在替換閘極製程期間被移除。
硬遮罩結構120具有包括第一硬遮罩120A(例如，氮化物)和第二硬遮罩120B(例如，矽硬遮罩)的多層結構。硬遮罩結構120在後續製程步驟(例如，後續蝕刻及∕或清潔製程)期間保護下覆的淺溝槽隔離區68。此外，藉由在第一硬遮罩120A和第二硬遮罩120B中包含材料的組合，可以減少所得裝置中的寄生電容(parasitic capacitance)。
圖22例示了根據一些實施例的製造奈米場效電晶體電晶體的中間步驟的剖面圖。圖22例示了圖1所示的參考剖面C-C’。在圖22中，除非另有說明，相似的元件符號表示藉由與上述圖2至圖19C中相似的製程所形成的相似元件。圖22例示了與圖19A-C類似的製程步驟，並且這裡不再重複描述。
在本實施例中，在磊晶製程完成之後，相鄰的磊晶源極∕汲極區92保持分離(類似圖12F)，且源極∕汲極接觸件112可以在相鄰的磊晶源極∕汲極區92之間延伸以具有低於磊晶源極∕汲極區92的頂面的底面。儘管例示接觸件112在相鄰磊晶源極∕汲極區92之間延伸到淺溝槽隔離區68中，但接觸件112可能不會延伸到像傳統裝置那麼遠，因為藉由本揭露減少了STI區域68的去除和損失。這可以提高良率並減少最終裝置中的寄生電容。
所揭露的方法提供了一種在半導體製造中形成奈米場效電晶體的方法，此方法解決了去除一次性氧化物中介層(DOI)後殘留氧化物的出現以及DOI氧化物蝕刻過程中的過度蝕刻問題等難題。此方法藉由使用斜向佈植或電漿摻雜技術，這有助於最大限度地減少殘留氧化物的存在，並降低源極∕汲極磊晶損壞以及通道應變和片件高度變化的可能性。
此方法還允許增加延伸區的摻雜，這可以解決接面重疊問題並提高矽蝕刻速率。這種對摻雜的控制增強了片件和源極∕汲極區之間的界面，潛在地導致更好的通道遷移率和裝置性能。可以視需要地調整特定區(例如奈米結構的角落或中心)的摻雜劑分佈，以調節蝕刻速率和摻雜劑分佈。
此方法適用於各種摻雜策略和結果，可根據製造要求進行客製化。這允許控制奈米結構不同層的摻雜濃度，可以藉由多斜向佈植條件(multi-tilt implant condition)設計進行調整。另外，此方法可以降低相鄰閘極間隔物的介電常數，這可以減少漏電並提高裝置可靠性。
總而言之，此方法提供了一種提高效率和精度的半導體奈米場效電晶體的形成方法，提供了解決先前方法中發現的一些限制的解決方案。這允許調整蝕刻速率和摻雜劑分佈，從而可以降低與殘留材料和過度蝕刻相關的風險，使其成為半導體裝置生產中的有用技術。
在實施例中，方法可以包括在基板上方形成多層堆疊。多層堆疊具有第一半導體層和第二半導體層的交替層。此方法還可以包括移除第一半導體層。此外，此方法可以包括在第二半導體層之間形成可棄式材料。另外，此方法可以包括對可棄式材料和第二半導體層執行第一佈植製程。此外，此方法可以包括形成與第二半導體層和可棄式材料相鄰的源極∕汲極區。此方法還可以包括用金屬閘極結構替換可棄式材料。
所描述的實施例還可以包括以下特徵中的一個或多個。此方法可以使用選自氧化矽、氧氮化矽和氧化鋁所組成的群組的可棄式材料。另外，此方法可以包括在第二半導體層之間形成可棄式材料之後執行第二佈植製程以將n型摻雜劑引入到源極∕汲極區中。在可棄式材料和第二半導體層上的第一佈植製程可以包括斜向佈植製程。第一佈植製程可以包括電漿。此方法可使用磷、砷或銻、鍺、氙、氬、矽、氮、硼、氟化硼、銦和碳來在可棄式材料和第二半導體層上進行第一佈植製程。在可棄式材料和第二半導體層上的第一佈植製程可以改變第二半導體層和可棄式材料之間的蝕刻選擇性。用金屬閘極結構替換可棄式材料的方法還可以包括使用對第二半導體層上方的可棄式材料有選擇性的蝕刻製程去除可棄式材料。此方法可以包括在執行第一佈植製程之後在可棄式材料的側壁上形成內間隔物。內間隔物可以包括氮化矽、氮氧化矽、或其組合。內間隔物可以具有面向可棄式材料的凸形形狀。
在一實施例中，方法可以包括在基板上方形成多層堆疊。多層堆疊具有第一半導體層和第二半導體層的交替層。此方法還可以包括圖案化多層堆疊以定義鰭片。此外，此方法可以包括形成鄰近鰭片的凹槽。另外，此方法可以包括視需要地去除第一半導體層。此外，此方法可以包括在第二半導體層之間形成犧牲材料。此方法還可以包括在犧牲材料和第二半導體層上執行摻雜製程以改變蝕刻選擇性。此外，此方法可以包括在鄰近第二半導體層的凹槽中生長磊晶源極∕汲極區。此方法還可以包括用金屬閘極結構替換犧牲材料。
所描述的實施例還可以包括以特徵中的一個或多個。摻雜製程的步驟可包括引入摻雜劑，例如磷、砷或銻、鍺、氙、氬、矽、氮、硼、氟化硼、銦和碳。犧牲材料可以包括從氧化矽、氮氧化矽和氧化鋁的群組中選擇的材料。摻雜製程可以是電漿摻雜製程。此方法可以包括在執行摻雜製程之後在犧牲材料的側壁上形成內間隔物。此方法可以包括在生長磊晶源極∕汲極區之後執行佈植製程以將摻雜劑引入磊晶源極∕汲極區中。
在實施例中，方法可以包括在基板上方形成多層堆疊的鰭片。多層堆疊包括第一半導體層和第二半導體層的交替層。此方法還可以包括在鰭片上方形成第一閘極結構。此外，此方法可以包括在鰭片中蝕刻第一凹槽。另外，此方法可以包括從鰭片去除第一半導體層。此外，此方法可以包括在第二半導體層之間和第一凹槽中形成介電材料。此方法還可以包括凹蝕第一凹槽中的介電材料的側壁以在相鄰的第二半導體層之間形成第二凹槽。此外，此方法可以包括在介電材料和第二半導體層上的第一凹槽和第二凹槽中執行摻雜製程。另外，此方法可以包括在介電材料的凹陷側壁上形成內間隔物。此外，此方法可以包括在第一凹槽中鄰近內間隔物和第二半導體層形成源極∕汲極區。此方法還可以包括執行離子佈植製程以將摻雜劑引入到源極∕汲極區中。此外，此方法可以包括以金屬閘極結構替換第一閘極結構和介電材料。
所描述的實施例還可以包括以下特徵中的一項或多項。摻雜製程可以包括電漿摻雜製程或斜向離子佈植製程。
以上概述數個實施例之部件，以便在本揭露所屬技術領域中具有通常知識者可更易理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應理解，他們能以本揭露實施例為基礎，設計或修改其它製程和結構，以實現與在此介紹的實施例相同之目的及∕或優勢。在本揭露所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、替換和替換。
20:分隔件 50:基板 50N:n型區 50P:p型區 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 56:硬遮罩 58:凹槽 64:多層堆疊 66:鰭片 68:淺溝槽隔離區 70:虛置閘極介電質 71:犧牲材料層 72:犧牲材料 76:虛置閘極 78:遮罩 81:閘極間隔物 83:鰭片間隔物 86:第一凹槽 88:佈植製程 89:摻雜區 90:內間隔物 91:遮罩 92:源極∕汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻停止層(contact etch stop layer, CESL) 96:第一層間介電質 98:第二凹槽 100:閘極介電層 102:閘極電極 104:閘極遮罩 106:第二層間介電質 108:第三凹槽 110:矽化物區 112:接觸件 114:接觸件 118:(保護)襯件 120:硬遮罩結構 120A:第一硬遮罩 120B:第二硬遮罩 D1:距離 D2:距離 A-A’:剖線 B-B’:剖線 C-C’:剖線
由以下的詳細敘述配合所圖式式，可最好地理解本揭露實施例的各樣態。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製。事實上，為了討論上的清楚起見，可任意地放大或縮小各種部件的尺寸。 圖1以三維視圖例示了根據一些實施例的奈米結構場效電晶體(奈米場效電晶體)的示例。 圖2、3、4、5A、5B、6A、6B、7A、7B、7C、8A、8B、9A、9B、9C、10A、10B、10C、10D、10E、11A、11B、11C、11D、12A、12B、12C、12D、12E、12F、13A、13B、14A、14B、15A、15B、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B和19C的視圖根據一些實施例，製造奈米場效電晶體電晶體的中間步驟的流程圖。 圖20例示了根據一些實施例的製造奈米場效電晶體電晶體的中間步驟的剖面圖。 圖21、22A、22B和22C例示了根據一些實施例的製造奈米場效電晶體電晶體的中間步驟的剖面圖。 圖23例示了根據一些實施例的製造奈米場效電晶體電晶體的中間步驟的剖面圖。
50:基板
50N:n型區
50P:p型區
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
66:鰭片
72:犧牲材料
76:虛置閘極
78:遮罩
81:閘極間隔物
86:第一凹槽
88:佈植製程
89:摻雜區

Claims (20)

  1. 一種半導體裝置的形成方法，包括： 形成一多層堆疊於一基板上方，該多層堆疊包括具有多個第一半導體層及多個第二半導體層的多個交替層； 去除該些第一半導體層； 在該些第二半導體層之間形成一可棄式(disposable)材料； 對該可棄式材料及該些第二半導體層執行一第一佈植製程； 形成相鄰於該些第二半導體層及該可棄式材料的多個源極∕汲極區；以及 用一金屬閘極結構替換該可棄式材料。
  2. 如請求項1所述之半導體裝置的形成方法，其中該可棄式材料選自由氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)及氧化鋁(aluminum oxide)所組成的群組。
  3. 如請求項1所述之半導體裝置的形成方法，更包括： 在形成該可棄式材料於該些第二半導體層之間後，執行一第二佈植製程以將n型摻雜劑引入(introduce)該些源極∕汲極區。
  4. 如請求項1述之半導體裝置的形成方法，其中對該可棄式材料及該些第二半導體層執行該第一佈植製程的步驟包括一斜向佈植(tilt implantation)製程。
  5. 如請求項1所述之半導體裝置的形成方法，其中該第一佈植製程包括一電漿。
  6. 如請求項1所述之半導體裝置的形成方法，其中對該可棄式材料及該些第二半導體層執行該第一佈植製程的步驟包括佈植磷(phosphorus)、砷(arsenic)或銻(antimony)、鍺(germanium)、氙(xenon)、氬(argon)、矽(silicon)、氮(nitrogen)、硼(boron)、氟化硼(boron fluoride)、銦(indium)或碳(carbon)。
  7. 如請求項1所述之半導體裝置的形成方法，其中對該可棄式材料及該些第二半導體層執行該第一佈植製程改變該些第二半導體層與該可棄式材料之間的蝕刻選擇性。
  8. 如請求項1所述之半導體裝置的形成方法，其中以該金屬閘極結構替換該可棄式材料的步驟更包括： 使用一蝕刻製程去除該可棄式材料，所述蝕刻製程對該些第二半導體層上方的該可棄式材料具有選擇性。
  9. 如請求項1所述之半導體裝置的形成方法，更包括： 在對該可棄式材料及該些第二半導體層執行該第一佈植製程後，在該可棄式材料的側壁上形成多個內間隔物。
  10. 如請求項9所述之半導體裝置的形成方法，其中所述內間隔物包括氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、或上述之組合。
  11. 如請求項9所述之半導體裝置的形成方法，其中所述內間隔物具有面向該可棄式材料的一凸形(convex)形狀。
  12. 一種半導體裝置的形成方法，包括： 形成一多層堆疊於一基板上，該多層堆疊包括具有多個第一半導體層及多個第二半導體層的多個交替層； 圖案化該多層堆疊以定義一鰭片； 形成相鄰於該鰭片的一凹槽； 選擇性地去除該些第一半導體層； 形成一犧牲材料於該些第二半導體層之間； 對該犧牲材料及該些第二半導體層執行一摻雜製程以改變(alter)蝕刻選擇性； 在該凹槽中相鄰於該些第二半導體層生長多個磊晶源極∕汲極區；以及 用一金屬閘極結構替換該犧牲材料。
  13. 如請求項12所述之半導體裝置的形成方法，其中所述摻雜製程的步驟包括引入包含磷、砷或銻、鍺、氙、氬、矽、氮、硼、氟化硼、銦或碳的摻雜劑。
  14. 如請求項12所述之半導體裝置的形成方法，其中該犧牲材料包含一材料，該材料選自由氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)和氧化鋁(aluminum oxide)所組成的群組。
  15. 如請求項12所述之半導體裝置的形成方法，其中所述摻雜製程為一電漿摻雜製程。
  16. 如請求項12所述之半導體裝置的形成方法，更包括： 在執行所述摻雜製程之後，在該犧牲材料的側壁上形成多個內間隔物。
  17. 如請求項12所述之半導體裝置的形成方法，更包括： 在生長該些磊晶源極∕汲極區後，執行一佈植製程以將摻雜劑引入該些磊晶源極∕汲極區。
  18. 一種半導體裝置的形成方法，包括： 形成一多層堆疊的多個鰭片於一基板上，該多層堆疊包括具有多個第一半導體層及多個第二半導體層的多個交替層； 形成一第一閘極結構於該些鰭片上方； 蝕刻多個第一凹槽進入該些鰭片； 從該些鰭片去除該些第一半導體層； 形成一介電材料於該些第二半導體層之間以及所述第一凹槽中； 凹蝕所述第一凹槽中該介電材料的側壁以在相鄰的該些第二半導體層之間形成多個第二凹槽； 在該介電材料及該些第二半導體層上的所述第一凹槽及所述第二凹槽中執行一摻雜製程； 在該介電材料凹陷的側壁上形成多個內間隔物； 在所述第一凹槽中鄰近所述內間隔物及該些第二半導體層形成多個源極∕汲極區； 形成多個源極∕汲極區於鄰近所述內間隔物及該些第二半導體層的所述第一凹槽中； 執行一離子佈植製程以將摻雜劑引入該些源極∕汲極區；以及 用一金屬閘極結構替換該第一閘極結構及該介電材料。
  19. 如請求項18所述之半導體裝置的形成方法，其中所述摻雜製程的步驟包括一電漿摻雜製程。
  20. 如請求項18所述之半導體裝置的形成方法，其中所述摻雜製程包括一斜向佈植製程。
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