TW202539357A - 半導體裝置與其製作方法 - Google Patents

Abstract

一種半導體裝置，包含有一基板、一主動區以及一閘極結構。主動區設置在基板中，而閘極結構設置在主動區中。閘極結構包含有一底部襯裡層、在底部襯裡層內側的一底部低功函數材料層，以及在底部低功函數材料層內側的一底部導電材料層。此外，一種製作半導體裝置的方法亦在此揭露。

Description

半導體裝置與其製作方法

本揭露是關於一種半導體裝置與其製作方法，特別是有關於一種記憶體裝置及其製作方法。

近年來，隨著電子產品的改良，對於記憶體的儲存容量的需求也隨之增加。為了增加記憶體裝置(如動態隨機存取記憶體(dynamic random access memory；DRAM))的儲存容量，越來越多的記憶體單元被整合在記憶體裝置中。隨著整合的階層越來越多，記憶體裝置的製作難度也隨之變得更為複雜，且製程窗(process window)也跟著變得越來越窄。

此外，隨著電子設備變得更輕更薄，動態隨機存取記憶體的半導體設備變得更加高度整合。透過縮短動態隨機存取記憶體中半導體結構之間的間距(pitch)來提高動態隨機存取記憶體的性能。由於半導體結構尺寸的縮小，除了增加製程的難度外，半導體結構中的元件也容易因間距太近而產生漏電現象(leakage)。

因此，在半導體製造過程中，如何減少漏電以提高半導體結構的製程良率成為重要的課題。

本發明之一目的在於提供一種半導體裝置與其製作方法，以改善閘極引發汲極漏電流(gate induced drain leakage current；GIDL)，並降低字元線電阻。

根據本揭露之一實施例，係提供一種半導體裝置，包含有一基板、一主動區以及一閘極結構。主動區設置在基板中，而閘極結構設置在主動區中。閘極結構包含有一底部襯裡層、在底部襯裡層內側的一底部低功函數材料層，以及在底部低功函數材料層內側的一底部導電材料層。

在一些實施例中，底部導電材料層包含有一氮化鈦層。

在一些實施例中，底部低功函數材料層包含有一多晶矽層或一非晶矽層。

在一些實施例中，底部襯裡層包含有一氧化物層。

在一些實施例中，半導體裝置更包含有一殘留襯裡層，位於底部襯裡層的上方，且高於底部低功函數材料層以及底部導電材料層。

在一些實施例中，殘留襯裡層的厚度小於底部襯裡層的厚度。

在一些實施例中，半導體裝置更包含有一阻障層，形成於殘留襯裡層的內側。

在一些實施例中，半導體裝置更包含有一介電層，形成於阻障層之中。

在一些實施例中，半導體裝置更包含有一隔離區以及一虛設閘極結構。隔離區位於基板中，而虛設閘極結構，在隔離區中，其中虛設閘極結構比閘極結構向基板延伸更深。

在一些實施例中，隔離區包含有一氧化物層以及一氮化物層，氧化物層直接接觸主動區，而氮化物層位於氧化物層之中。

根據本發明之另一實施方式，係提供一種製作半導體裝置的方法，其包含有，在一基板中形成一主動區以及一隔離區，利用一硬遮罩層，以在主動區中形成一溝槽，沉積一襯裡層於溝槽中，沉積一低功函數材料層於溝槽中以及沉積一導電材料層以填充溝槽。

在一些實施例中，所述之製作半導體裝置的方法，更包含有，回蝕刻導電材料層與低功函數材料層，以在溝槽中形成一底部導電材料層以及一底部低功函數材料層，底部低功函數材料層圍繞於底部導電材料層。

在一些實施例中，所述之製作半導體裝置的方法，更包含有執行清潔製程，以移除位於硬遮罩層上的襯裡層，並移除溝槽的側壁上部分的襯裡層，以形成一殘留襯裡層以及一底部襯裡層。

在一些實施例中，底部襯裡層夾在底部低功函數材料層以及主動區之間，或是夾在底部低功函數材料層以及隔離區之間。

在一些實施例中，殘留襯裡層的厚度小於底部襯裡層的厚度。

在一些實施例中，所述之製作半導體裝置的方法，更包含有，沉積一阻障層在硬遮罩層之上以及溝槽之中。

在一些實施例中，沉積阻障層係將阻障層共形地形成在溝槽的側壁，以及硬遮罩層、底部低功函數材料層、底部導電材料層以及底部襯裡層的上表面。

在一些實施例中，沉積阻障層係利用原子層沉積製程所形成。

在一些實施例中，所述之製作半導體裝置的方法更包含有，執行具有方向性的蝕刻製程，以移除阻障層位於硬遮罩層上方的部份，並在溝槽的側壁上，形成一殘留阻障層。

在一些實施例中，所述之製作半導體裝置的方法，更包含有，沉積一介電層在主動區、隔離區以及硬遮罩層之上，以及溝槽之中。

因此，本發明所揭露之半導體裝置以及其製作方法，藉由多晶矽或非晶矽的低功函數材料層以及氮化鈦導電材料層有效地改善閘極引發汲極漏電流，並降低字元線電阻。

以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。

第1圖為根據本揭露的一些實施例的記憶體元件的布局的示意圖。根據本揭露的一些實施例，動態隨機存取記憶體(dynamic random access memory；DRAM)陣列10為半導體裝置100的一些實施態樣。半導體裝置100包含有多個主動區110，其由基板中的隔離區120所定義。主動區110可以沿著第一方向DR1延伸，半導體裝置100包含多個字元線WLs沿著第二方向DR2延伸，第一方向DR1與第二方向DR2之間具有夾角。半導體裝置100包含多個位元線BLs沿著第三方向DR3延伸，第一方向DR1與第三方向DR3之間具有夾角。

在一些實施例中，主動區110的形狀可以是橢圓形。在第一方向DR1與第二方向DR2之間的夾角以及在第一方向DR1與第三方向DR3之間的夾角可以分別是，但不限於，45度跟45度、30度跟60度，或是60度跟30度。在一些實施例中，字元線WLs可以垂直於位元線BLs設置。亦即，在第二方向DR2與第三方向DR3之間的夾角可以為90度。

參照第2-9圖，其分別為本揭露之一些實施例的製作半導體裝置的方法於不同步驟的剖面圖，其剖面位置為切過第1圖中之線段A-A。首先參照第2圖，方法始於步驟S11。半導體裝置100包含有由隔離區120所定義的主動區110。

在一些實施例中，主動區110與隔離區120為形成在基板中，其中基板可以為，如矽基板。可選地，基板可以為摻雜有其他半導體元素的矽基板。在一些實施例中，基板可以包含有矽/矽鍺的層堆疊、絕緣體上矽，或是絕緣體上矽鍺。

在一些實施例中，主動區110可以摻雜有N型摻雜物，如P、As、或Sb。在其他的一些實施例中，主動區110可以摻雜有P型摻雜物，如B、或In。在一些實施例中，基板可以包含有未經摻雜的區域。在一些實施例中，主動區110的摻雜濃度高於基板的摻雜濃度。

隔離區120可以被形成為圍繞主動區110，以將主動區110彼此分隔開來。在一些實施例中，隔離區120為多層結構，隔離區120包含有直接與主動區110接觸的氧化物層122，以及被氧化物層122所包夾的氮化物層124。此種多層結構的設計有助於確保隔離區120為無縫的，進而在主動區110之間提供更好的電性隔離的效果。

經圖案化以具有多個開口的硬遮罩層130形成在基板上，接著通過開口執行蝕刻製程，以在主動區110與隔離區120中形成多個溝槽140。在一些實施例中，溝槽140可以經由乾式蝕刻或是濕式蝕刻製程所形成。基於主動區110與隔離區120之間材料不同所導致的蝕刻選擇比，在隔離區120中的溝槽140，如溝槽140a的深度會大於在主動區110中的溝槽140，如溝槽140b的深度，且隔離區120中的氮化物層124會部份顯露於溝槽140a。

參照第3圖，如步驟S12所示，襯裡層150形成在溝槽140的側壁以及形成在硬遮罩層130上。在一些實施例中，襯裡層150可以為氧化物層，且由原子層沉積原子層沉積(Atomic Layer Deposition；ALD)製程以及蒸氣成長法(in-situ steam generation；ISSG)所形成，使得襯裡層150得以共形地形成在溝槽140的側壁以及形成在硬遮罩層130上。

參照第4圖，如步驟S13所示，沉積一層低功函數材料層160，並在低功函數材料層160中的溝槽140中，進一步沉積一導電材料層170，例如是一低片電阻(low sheet resistance)材料層，以填充低功函數材料層160中的溝槽140。在一些實施例中，導電材料層170不僅僅填充溝槽140，更覆蓋在硬遮罩層130以及低功函數材料層160之上。在一些實施例中，導電材料層170可以為氮化鈦材料層。

在一些實施例中，低功函數材料層160可以為多晶矽(poly-silicon)或是非晶矽(amorphous silicon；a-Si)，然本發明並不限定於此。

進一步參照第5圖，如步驟S14所示，執行回蝕刻製程，以移除在溝槽140中的一部分的低功函數材料層160以及導電材料層170，同時亦移除在硬遮罩層130上的低功函數材料層160以及導電材料層170。此外，部份的低功函數材料層160以及導電材料層170則被保留在溝槽140之底部，以形成底部低功函數材料層162以及底部導電材料層172。在一些實施例中，回蝕刻製程為具有選擇性的蝕刻製程，其對於低功函數材料層160以及導電材料層170的蝕刻速率大於對襯裡層150的蝕刻速率，使得在執行完回蝕刻製程之後，襯裡層150仍然保留在溝槽140的側壁上。

參照第6圖，如步驟S15所示，執行清潔製程，以移除位於溝槽140側壁上的低功函數材料層160以及導電材料層170的殘留物，而位於硬遮罩層130上的襯裡層150，亦一併被移除。在一些實施例中，溝槽140的側壁上露出於底部低功函數材料層162以及底部導電材料層172的襯裡層150，亦部分地被清除，形成殘留襯裡層152。

在一些實施例中，清潔製程可以是濕式蝕刻製程，包含使用稀釋氫氟酸做為蝕刻劑。在溝槽140的底部襯裡層154會被保留下來，且這些底部襯裡層154被夾在底部低功函數材料層162以及主動區110之間或是被夾在底部低功函數材料層162以及隔離區120之間。

在一些實施例中，在執行清潔製程之後，在溝槽140的殘留襯裡層152可以不被完全地移除。如此一來，主動區110的側壁可以繼續被殘留襯裡層152所保護，而減少主動區110損耗的問題。在其他的一些實施例中，在執行清潔製程之後，在溝槽140的頂部的襯裡層150可以被完全地移除，讓主動區110的側壁露出。

參照第7圖，如步驟S16所示，形成阻障層180在硬遮罩層130、溝槽140、以及底部低功函數材料層162、底部導電材料層172以及底部襯裡層154的上表面上。在一些實施例中，阻障層180為由原子層沉積製程所形成，以讓阻障層180共形地形成在硬遮罩層130、溝槽140的側壁、以及底部低功函數材料層162、底部導電材料層172以及底部襯裡層154的上表面上。

在一些實施例中，溝槽140未完全被阻障層180所填滿，此外，阻障層180亦可以包含之前所殘留襯裡層152，若有的話。

參照第8圖，如步驟S17所示，執行具有方向性的蝕刻製程，以移除阻障層180位於硬遮罩層130上方的部份，讓阻障層180的垂直部份保留在溝槽140的側壁上，形成殘留阻障層182。

參照第9圖，如步驟S18所示，沉積介電層190在主動區110、隔離區120、殘留阻障層182、以及硬遮罩層130之上，以及溝槽140之中。

同時參照第1圖以及第9圖，提供了包含有主動區110、隔離區120以及字元線WLs的半導體裝置100。每一個字元線WLs包含有在主動區110中的多個區段，如閘極結構200，以及在隔離區120中的多個區段，如虛設閘極結構210。在一些實施例中，虛設閘極結構210比閘極結構200延伸地更深。

綜上所述，本發明所揭露之半導體裝置以及其製作方法，藉由多晶矽或非晶矽的低功函數材料層以及氮化鈦導電材料層有效地改善閘極引發汲極漏電流，並降低字元線電阻。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

10:動態隨機存取記憶體陣列 100:半導體裝置 110:主動區 120:隔離區 122:氧化物層 124:氮化物層 130:硬遮罩層 140:溝槽 150:襯裡層 152:殘留襯裡層 154:底部襯裡層 160:低功函數材料層 162:底部低功函數材料層 170:導電材料層 172:底部導電材料層 180:阻障層 182:殘留阻障層 190:介電層 200:閘極結構 210:虛設閘極結構 WLs:字元線 BLs:位元線 DR1:第一方向 DR2:第二方向 DR3:第三方向 A-A:線段 S11,S12,S13,S14,S15,S16,S17,S18:步驟

為讓本揭露之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下： 第1圖為根據本揭露的一些實施例的記憶體元件的布局的示意圖。 第2-9圖分別為本揭露之一些實施例的製作半導體裝置的方法於不同步驟的剖面圖。

110:主動區

120:隔離區

140:溝槽

152:殘留襯裡層

154:底部襯裡層

162:底部低功函數材料層

172:底部導電材料層

182:殘留阻障層

190:介電層

200:閘極結構

210:虛設閘極結構

S18:步驟

Claims (20)

1. 一種半導體裝置，包含： 一基板； 一主動區，設置在該基板中；以及 一閘極結構，設置在該主動區中，該閘極結構包含一底部襯裡層、在該底部襯裡層內側的一底部低功函數材料層，以及在該底部低功函數材料層內側的一底部導電材料層。
2. 如請求項1所述之半導體裝置，其中該底部導電材料層包含一氮化鈦層。
3. 如請求項1所述之半導體裝置，其中該底部低功函數材料層包含一多晶矽層或一非晶矽層。
4. 如請求項1所述之半導體裝置，其中該底部襯裡層包含一氧化物層。
5. 如請求項1所述之半導體裝置，更包含一殘留襯裡層，位於該底部襯裡層的上方，且高於該底部低功函數材料層以及該底部導電材料層。
6. 如請求項5所述之半導體裝置，其中該殘留襯裡層的厚度小於該底部襯裡層的厚度。
7. 如請求項6所述之半導體裝置，更包含一阻障層，形成於該殘留襯裡層的內側。
8. 如請求項7所述之半導體裝置，更包含一介電層，形成於該阻障層之中。
9. 如請求項1所述之半導體裝置，更包含： 一隔離區，在該基板中；以及 一虛設閘極結構，在該隔離區中，其中該虛設閘極結構比該閘極結構向該基板延伸更深。
10. 如請求項9所述之半導體裝置，其中該隔離區包含，直接接觸該主動區的一氧化物層，以及被該氧化物層夾住的一氮化物層。
11. 一種製作半導體裝置的方法，包含： 在一基板中形成一主動區以及一隔離區； 利用一硬遮罩層，以在該主動區中形成一溝槽； 沉積一襯裡層於該溝槽中； 沉積一低功函數材料層於該溝槽中；以及 沉積一導電材料層以填充該溝槽。
12. 如請求項11所述之製作半導體裝置的方法，更包含： 回蝕刻該導電材料層與該低功函數材料層，以在該溝槽中形成一底部導電材料層，以及一底部低功函數材料層，圍繞於該底部導電材料層。
13. 如請求項12所述之製作半導體裝置的方法，更包含： 執行清潔製程，以移除位於該硬遮罩層上的該襯裡層，並移除該溝槽的側壁上部分的該襯裡層，以形成一殘留襯裡層以及一底部襯裡層。
14. 如請求項13所述之製作半導體裝置的方法，其中該底部襯裡層，夾在該底部低功函數材料層以及該主動區之間，或是夾在該底部低功函數材料層以及該隔離區之間。
15. 如請求項14所述之製作半導體裝置的方法，其中該殘留襯裡層的厚度小於該底部襯裡層的厚度。
16. 如請求項15所述之製作半導體裝置的方法，更包含： 沉積一阻障層在該硬遮罩層之上以及該溝槽之中。
17. 如請求項16所述之製作半導體裝置的方法，其中該沉積該阻障層，係將該阻障層共形地形成在該溝槽的側壁，以及該硬遮罩層、該底部低功函數材料層、該底部導電材料層以及該底部襯裡層的上表面。
18. 如請求項17所述之製作半導體裝置的方法，其中該沉積該阻障層，係利用原子層沉積製程所形成。
19. 如請求項16所述之製作半導體裝置的方法，更包含： 執行具有方向性的蝕刻製程，以移除該阻障層位於該硬遮罩層上方的部份，並在該溝槽的側壁上，形成一殘留阻障層。
20. 如請求項19所述之製作半導體裝置的方法，更包含： 沉積一介電層在該主動區、該隔離區以及該硬遮罩層之上，以及該溝槽之中。