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DE102021106802A1 - Reduktion von parasitärkapazität inhalbleiterbauelementen - Google Patents

Reduktion von parasitärkapazität inhalbleiterbauelementen Download PDF

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DE102021106802A1
DE102021106802A1 DE102021106802.9A DE102021106802A DE102021106802A1 DE 102021106802 A1 DE102021106802 A1 DE 102021106802A1 DE 102021106802 A DE102021106802 A DE 102021106802A DE 102021106802 A1 DE102021106802 A1 DE 102021106802A1
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DE
Germany
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dielectric layer
layer
gate
dielectric
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021106802.9A
Other languages
English (en)
Inventor
Chia-Ta Yu
Hsiao-Chiu Hsu
Feng-Cheng Yang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/198,774 external-priority patent/US11437469B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021106802A1 publication Critical patent/DE102021106802A1/de
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    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
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Abstract

Eine Halbleiterstruktur weist Halbleiterschichten über einem Substrat angeordnet und längs in einer ersten Richtung ausgerichtet, einen Metallgate-Stapel über den Halbleiterschichten und längs in einer zweiten Richtung, senkrecht zu der ersten Richtung ausgerichtet, wobei der Metallgate-Stapel einen Oberseitenabschnitt und einen Bodenabschnitt, der mit den Halbleiterschichten vernetzt ist aufweist, Source/Drain-Merkmale in den Halbleiterschichten angeordnet und angrenzend an den Metallgate-Stapel, und eine Isolationsstruktur, die von dem Substrat vorragt, auf, wobei die Isolationsstruktur längs entlang der zweiten Richtung ausgerichtet und von dem Metallgate-Stapel entlang der ersten Richtung beabstandet ist und wobei die Isolationsstruktur eine dielektrische Schicht und einen Luftspalt aufweist.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Dies ist eine nichtvorläufige Anmeldung von und beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/032,366 , eingereicht am 29. Mai 2020 und „REDUCING PARASITIC CAPACITANCE IN SEMICONDUCTOR DEVICES“ betitelt, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Die Industrie für Halbleiter-IC (Halbleiter-Integrated-Circuit) hat exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und dem Design haben Generationen von ICs hervorgebracht, wo jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Zuge der IC-Evolution hat sich die funktionale Dichte (d.h. die Zahl verschalteter Bauelemente pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) abgenommen hat. Der Herabskalierungsprozess stellt im Allgemeinen Vorteile bereit, indem die Herstellungseffizienz erhöht wird und die zugehörigen Kosten gesenkt werden. Diese Herabskalierung hat auch die Komplexität der Herstellung und Fertigung von ICs erhöht und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen in der IC-Verarbeitung und - Herstellung benötigt.
  • Da sich IC (Integrated Circuits) Technologien hin zu kleineren Technologieknoten entwickeln, kann Parasitärkapazität dielektrischer Komponenten, die zwischen aktiven Bauelementgebieten angeordnet sind, ernstzunehmende Auswirkungen auf die Gesamtleistung eines IC-Bauelements haben. In manchen Beispielen kann hohe Parasitärkapazität zu niedrigerer Bauelementgeschwindigkeit (z.B. RC-Verzögerungen) führen, wenn Trennungsdistanzen zwischen den aktiven Gebieten sich verringern, um Designanforderungen kleinerer Technologieknoten zu erfüllen. Während Verfahren zur Reduktion von Parasitärkapazität in IC-Bauelementen im Allgemeinen für deren angedachte Zwecke angemessen waren, sind sie nicht in allen Aspekten gänzlich zufriedenstellend gewesen.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur zur Veranschaulichung verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A und 1B veranschaulichen ein Ablaufdiagramm eines Beispielverfahrens zur Fertigung eines Halbleiterbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2A ist eine dreidimensionale perspektivische Ansicht eines Abschnitts eines Beispielhalbleiterbauelements gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2B ist eine Draufsicht des Halbleiterbauelements, das in 2A gezeigt ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 21B, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A, 34A und 34C sind Querschnittansichten des Halbleiterbauelements, entlang von Linie LL', wie in 2A und/oder 2B gezeigt, während Zwischenstufen des in 1A und 1B gezeigten Verfahrens, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B und 31B sind Querschnittansichten des Halbleiterbauelements entlang von Linie MM', wie in 2A und/oder 2B gezeigt, während Zwischenstufen des in 1A und 1B gezeigten Verfahrens, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3C, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 22C, 23C, 24C, 25C, 26C, 27C, 28C, 29C, 30C, 31C, 32A, 32B, 32C, 33A, 33B und 33C sind Querschnittansichten des Halbleiterbauelements entlang von Linie NN', wie in 2A und/oder 2B gezeigt, während Zwischenstufen des in 1A und 1B gezeigten Verfahrens, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 34B ist eine Draufsicht des Halbleiterbauelements, das in 34A gezeigt ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 34D ist eine Draufsicht des Halbleiterbauelements, das in 34C gezeigt ist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Zum Beispiel kann die Bildung eines Merkmals auf, verbunden mit und/oder gekoppelt mit einem anderen Merkmal in der folgenden vorliegenden Offenbarung Ausführungsformen umfassen, in denen Merkmale in direktem Kontakt gebildet sind und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen den Merkmalen liegend gebildet sein können, sodass Merkmale nicht in direktem Kontakt sein könnten. Zusätzlich können räumlich relative Ausdrücke, zum Beispiel „unter“, „ober“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „darunter“, „nach oben“, „nach unten“, „oberstes“, „unterstes“ usw., wie auch Ableitungen davon (z.B. „horizontal“, „abwärts“, „aufwärts“ usw.) zur Erleichterung der vorliegenden Offenbarung von der Beziehung eines Merkmals zu einem anderen Merkmal verwendet werden. Die räumlich relativen Ausdrücke sollen unterschiedliche Ausrichtungen des Bauelements abdecken, das die Merkmale aufweist.
  • Darüber hinaus, wenn eine Zahl oder eine Spanne von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, soll der Ausdruck Zahlen einschließen, die innerhalb einer vernünftigen Spanne sind, die die beschriebene Zahl aufweist, wie innerhalb von +/- 10% der beschriebenen Zahl oder anderer Werte, wie ein Fachkundiger verstehen wird. Zum Beispiel schließt der Ausdruck „etwa 5 nm“ die Dimensionsspanne von 4,5 nm bis 5,5 nm ein. Noch weiter kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Die Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt selbst keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Die vorliegende Offenbarung bezieht sich im Allgemeinen auf Halbleiterbauelemente und genauer auf Feldeffekttransistoren (FETs), wie dreidimensionale Nanostruktur-FETs (NS-FETs) (alternativ als Gate-all-Around-FETs, oder GAA-FETs, bezeichnet) in Speicher- und/oder Standardlogikzellen einer IC-Struktur. Im Allgemeinen weist ein NS-FET eine Vielzahl von vertikal gestapelten Blättern (z.B. Nanoblätter), Drähten (z.B. Nanodrähte) oder Stäben (z.B. Nanostäbe) in einem Kanalgebiet des FET auf, wodurch bessere Gate-Steuerung, gesenkter Kriechstrom und verbesserte Skalierungskapazität für verschiedene IC-Anwendungen erlaubt werden. Die vorliegende Offenbarung umfasst mehrere Ausführungsformen. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile aufweisen und kein bestimmter Vorteil wird unbedingt von einer beliebigen Ausführungsform benötigt.
  • Nun in Bezug auf 1A und 1B gemeinsam, ist ein Ablaufdiagramm eines Verfahrens 100 zur Bildung eines Halbleiterbauelements 200 (hierin nachfolgend einfach als das Bauelement 200 bezeichnet) gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Verfahren 100 ist bloß ein Beispiel und nicht angedacht, die vorliegende Offenbarung über das hinaus zu begrenzen, was ausdrücklich in den Ansprüchen genannt wird. Zusätzliche Betriebe können vor, während und nach Verfahren 100 bereitgestellt sein und manche beschriebenen Betriebe können für zusätzliche Ausführungsformen des Verfahrens ersetzt, beseitigt oder verschoben werden. Verfahren 100 wird unten in Verbindung mit 3A-33C beschrieben, die verschiedene Querschnittansichten des Bauelements 200, wie in 2A und 2B gezeigt, bei Zwischenschritten von Verfahren 100 sind. Zum Beispiel sind 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A, 30A, 31A, 34A und 34B Querschnittansichten des Bauelements 200, entlang von Linie LL', wie in 2A und/oder 2B gezeigt; 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B, 30B und 31B sind Querschnittansichten des Bauelements 200, entlang von Linie MM', wie in 2A und/oder 2B gezeigt; 3C, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C, 24C, 25C, 26C, 27C, 28C, 29C, 30C, 31C, 32A, 32B, 32C, 33A, 33B und 33C sind Querschnittansichten des Bauelements 200, entlang von Linie NN', wie in 2A und/oder 2B gezeigt; und 34B und 34D sind Draufsichten entsprechend 34A beziehungsweise 34B.
  • Das Bauelement 200 kann ein Zwischenbauelement sein, das während Verarbeitung einer IC oder eines Abschnitts davon gefertigt wird, das statischen Direktzugriffspeicher (SRAM) und/oder andere Logikschaltungen, passive Komponenten, wie Widerstände, Kondensatoren und Induktoren, und aktive Komponenten, wie NS-FETs, FinFETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxidhalbleitertransistoren (CMOS-Transistoren), bipolare Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren und/oder andere Transistoren aufweisen kann. In den vorliegenden Ausführungsformen weist das Bauelement 200 einen oder mehrere NS-FETs auf. Die vorliegende Offenbarung ist nicht auf irgendeine bestimmte Zahl von Bauelementen oder Bauelementgebieten oder auf irgendwelche bestimmten Bauelementkonfigurationen begrenzt. Zusätzliche Merkmale können zu dem Bauelement 200 hinzugefügt werden und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen des Bauelements 200 ersetzt, modifiziert oder beseitigt werden.
  • Bei Betrieb 102, in Bezug auf 2A-3C, bildet Verfahren 100 das Bauelement 200, das mehrere aktive dreidimensionale Bauelementgebiete (hierin nachfolgend als Finnen bezeichnet) 204a, 204b und 204c aufweist, die von einem Halbleitersubstrat (hierin nachfolgend als das Substrat bezeichnet) 202 vorragen, wobei die Finnen 204a-204c durch Isolationsmerkmale 208 getrennt sind. Das Bauelement 200 weist weiter epitaktische Source/Drain-Merkmale (S/D-Merkmale) 214 (siehe zum Beispiel 3A) in und/oder über S/D-Gebieten der Finnen 204a-204c angeordnet und mindestens zwei Dummy-Gate-Stapel (oder Platzhalter-Gate-Stapel) 210a und 210b, die längs im Wesentlichen senkrecht zu den Finnen 204a-204c ausgerichtet sind und zwischen den epitaktischen S/D-Merkmalen 214 jeder Finne 204a-204c liegen, auf. In manchen Ausführungsformen, in Bezug auf 2B, ist der Dummy-Gate-Stapel 210b zwischen Dummy-Gate-Stapeln 210a angeordnet.
  • Das Substrat 202 kann einen elementaren (einzelnes Element) Halbleiter, wie Silizium (Si), Germanium (Ge) und/oder andere geeignete Materialien, enthalten; einen Verbindungshalbleiter, wie Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid und/oder andere geeignete Materialien; einen Legierungshalbleiter, wie SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP und/oder andere geeignete Materialien. Das Substrat 202 kann ein Einzelschichtmaterial sein, das eine einheitliche Zusammensetzung aufweist. Alternativ kann das Substrat 202 mehrere Materialschichten aufweisen, die ähnliche oder unterschiedliche Zusammensetzungen aufweisen, die zur IC-Bauelementherstellung geeignet sind.
  • In den vorliegenden Ausführungsformen, in Bezug auf 2A und 3A, weist jede Finne 204a-204c eine Mehrschichtstruktur (ML) abwechselnder Nichtkanalschichten (oder Opferschichten) 205 und Kanalschichten 206 vertikal über vorragende Abschnitte des Substrats 202 gestapelt auf. In den vorliegenden Ausführungsformen ist jede Nichtkanalschicht 205 eine Opferschicht, die konfiguriert ist, bei einem nachfolgenden Verarbeitungsschritt entfernt zu werden, wodurch Öffnungen zwischen den Kanalschichten 206 zur Bildung von Metallgate-Stapeln darin bereitgestellt werden. Jede Kanalschicht 206 kann ein Halbleitermaterial enthalten, wie zum Beispiel Si, Ge, SiC, SiGe, GeSn, SiGeSn, SiGeCSn oder andere geeignete Halbleitermaterialien oder Kombinationen davon, während jede Nichtkanalschicht 205 eine Zusammensetzung aufweist, die sich von der der Kanalschicht 206 unterscheidet. In einem solchen Beispiel kann die Kanalschicht 206 elementares Si enthalten und die Nichtkanalschicht 205 kann SiGe enthalten. in einem anderen Beispiel kann die Kanalschicht 206 elementares Si enthalten und die Nichtkanalschicht 205 kann elementares Ge enthalten. In manchen Beispielen kann jede Finne 204a-204c insgesamt drei bis zehn Paare abwechselnder Nichtkanalschichten 205 und Kanalschichten 206 aufweisen; selbstverständlich können andere Konfigurationen auch anwendbar sein, abhängig von spezifischen Designanforderungen. In alternativen Ausführungsformen sind die Finnen 204a-204c mit einer einheitlichen Zusammensetzung entlang der Z-Achse und frei von der ML-Struktur konfiguriert, wie hierin abgebildet.
  • In den vorliegenden Ausführungsformen umfasst Bildung der ML abwechselndes Wachsen-lassen der Nichtkanalschichten 205 und der Kanalschichten 206 in einer Reihe von epitaktischen Prozessen. Die epitaktischen Prozesse können durch chemische Gasphasenabscheidungstechniken (CVD-Techniken) (zum Beispiel Gasphasenepitaxie (VPE), ultrahohe Vakuum-CVD (UHV-CVD), Niederdruck- (LP-CVD) und/oder plasmaverstärkte CVD (PE-CVD)), Molekularstrahlepitaxie, andere geeignete epitaktische Wachstumsprozesse (SEG-Prozesse) oder Kombinationen davon implementiert werden. Der epitaktische Prozess kann gasförmige und/oder flüssige Vorprodukte verwenden, die ein geeignetes Material (z.B. Ge für die Nichtkanalschichten 205) enthalten, die mit der Zusammensetzung des darunterliegenden Substrats, z.B. das Substrat 202, interagieren. In manchen Beispielen können die Nichtkanalschichten 205 und die Kanalschichten 206 in Nanoblättern, Nanodrähten oder Nanostäben gebildet sein. Ein Blattfreigabeprozess (oder Drahtfreigabeprozess) kann dann implementiert werden, um die Nichtkanalschichten 205 zu entfernen, um Öffnungen zwischen den Kanalschichten 206 zu bilden und ein Metallgate-Stapel wird nachfolgend in den Öffnungen gebildet, wodurch ein NS-FET bereitgestellt wird.
  • In den vorliegenden Ausführungsformen werden die Finnen 204a-204c aus der ML unter Verwendung einer Reihe von Fotolithografie- und Ätzprozessen gefertigt. Zum Beispiel kann der Fotolithografieprozess umfassen, eine Fotolackschicht zu bilden, die über der ML liegt, die Fotolackschicht einer Struktur auszusetzen, Nachaussetzungsbackprozesse durchzuführen und die freigelegte Fotolackschicht zu entwickeln, um ein strukturiertes Maskierungselement (nicht abgebildet) zu bilden. Die ML wird dann unter Verwendung des strukturierten Maskierungselements, wie einer Ätzmaske, geätzt, wodurch dreidimensionale Finnen 204a-204c zurückbleiben, die von dem Substrat 202 vorragen. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE), andere geeignete Prozesse oder Kombinationen davon umfassen. Das strukturierte Maskierungselement wird nachfolgend von der ML unter Verwendung eines beliebigen geeigneten Prozesses, wie Veraschung und/oder Lackabstreifen, entfernt.
  • Die Isolationsmerkmale 208 können Siliziumoxid (SiO und/oder SiO2), Fluoriddotiertes Silikatglas (FSG), ein Low-k-Dielektrikum-Material, andere geeignete Materialien oder Kombinationen davon enthalten. Die Isolationsmerkmale 208 können Grabenisolationsmerkmale (STI-Merkmale) aufweisen. In einer Ausführungsform werden die Isolationsgebiete 208 gebildet, indem Gräben, die die Finnen 204a-204c trennen, mit einem oben beschriebenen, dielektrischen Material durch ein beliebiges geeignetes Verfahren, wie CVD, fließbare CVD (FCVD), Spin-on-Glas (SOG), andere geeignete Verfahren oder Kombinationen davon, gefüllt werden. Das dielektrische Material kann nachfolgend durch einen chemisch-mechanischen Planarisierungs-/Polier-Prozess, oder CMP-Prozess, planarisiert werden und selektiv zurückgeätzt werden, um die Isolationsmerkmale 208 zu bilden. Die Isolationsmerkmale 208 können eine Einzelschichtstruktur oder eine Mehrschichtstruktur aufweisen.
  • Immer noch in Bezug auf 2A-3C weist das Bauelement 200 weiter einen Dummy-Gate-Stapel 210a und einen Dummy-Gate-Stapel 210b auf, die entlang der Y-Achse im Wesentlichen parallel zueinander ausgerichtet und über Kanalgebieten der Finnen 204a-204c angeordnet sind. In den vorliegenden Ausführungsformen weist sowohl Dummy-Gate-Stapel 210a als auch 210b eine Dummy-Gate-Elektrode 209 über einer Grenzflächenschicht (IL) 211, die ein Oxidmaterial (z.B. Siliziumoxid) enthalten kann, angeordnet auf. Gemäß Ausführungsformen der vorliegenden Offenbarung weisen die Dummy-Gate-Stapel 210a und 210b im Wesentlichen dieselbe Zusammensetzung auf und sind im Wesentlichen zu derselben Gate-Höhe GH gebildet, die von der IL 211 zu einer Oberseitenoberfläche der Dummy-Gate-Stapel 210a und 210b gemessen wird. Wie unten im Detail besprochen, sind Abschnitte des Dummy-Gate-Stapels 210a konfiguriert, mit einer Metallgate-Struktur ersetzt zu werden, während mindestens ein Abschnitt des Dummy-Gate-Stapels 210b mit einer isolierenden (oder dielektrischen) Struktur ersetzt wird. Solch eine isolierende Struktur kann alternativ als eine fortlaufende Poly-auf-Diffusionsrand-Struktur, oder CPODE-Struktur, bezeichnet werden. In mindestens manchen bestehenden Implementierungen können CPODE-Strukturen als ein Skalierungswerkzeug verwendet werden, um Dichte von Bauelementen in fortschrittlichen Technologieknoten zu verbessern. In einem solchen Beispiel kann eine CPODE-Struktur, die den Dummy-Gate-Stapel 210b ersetzt, konfiguriert sein, Isolation zwischen benachbarten FETs (d.h. zwischen aktiven Bauelementgebieten) bereitzustellen, die epitaktische S/D-Merkmale und leitfähige Gate-Strukturen anstelle der Dummy-Gate-Stapel 210a gebildet aufweisen. Wie hierin bereitgestellt, kann der Dummy-Gate-Stapel 210b teilweise oder gänzlich mit einer CPODE-Struktur gemäß spezifischen Designanforderungen ersetzt werden.
  • Im Allgemeinen spielt Parasitärkapazität dielektrischer Komponenten, die zwischen aktiven Bauelementgebieten angeordnet sind, eine wichtige Rolle darin, Bauelementleistung zu fördern. RC-Verzögerung, die in niedrigerer Verarbeitungsgeschwindigkeit resultiert, kann mit hoher Parasitärkapazität auftreten, die mit dielektrischen Komponenten mit höheren k-Werten (Dielektrizitätskonstanten) einhergeht. Die vorliegenden Ausführungsformen richten sich an Verfahren zur Bildung eines CPODE mit gesenkten k-Werten, um Parasitärkapazität zwischen zwei aktiven Bauelementgebieten zu reduzieren. In manchen Ausführungsformen weisen die aktiven Bauelementgebiete Multigate-Transistoren, wie NS-FETs, auf.
  • Die Dummy-Gate-Stapel 210a und 210b können durch eine Reihe von Abscheidungs- und Strukturierungsprozessen gebildet werden. Zum Beispiel können die Dummy-Gate-Stapel 210a und 210b durch Abscheiden einer Polysiliziumschicht (Poly-Si-Schicht) über den Finnen 204a-204c und Strukturierung der Poly-Si-Schicht mit einer Reihe von Fotolithografie- und Ätzprozessen (z.B. ein anisotroper Trockenätzprozess) gebildet werden, um die Dummy-Gate-Elektrode 209 zu bilden. Um den Strukturierungsprozess zu beherbergen und den Dummy-Gate-Stapel 210b während nachfolgenden Fertigungsprozessen zu schützen, werden Hartmaskenschichten (HMs) 213 und 215 über der Poly-Si-Schicht abgeschieden, wie in 3A-3C abgebildet. Die Hartmaskenschichten 213 und 315 weisen im Allgemeinen unterschiedliche Zusammensetzungen auf und können jeweils Siliziumoxid (SiO und/oder SiO2), Siliziumnitrid (SiN), Siliziumkarbid (SiC), sauerstoffhaltiges Siliziumnitrid (SiON), sauerstoffhaltiges Siliziumkarbid (SiOC), kohlenstoffhaltiges Siliziumnitrid (SiCN), andere geeignete Materialien oder Kombinationen davon enthalten. In manchen Beispielen, wie hierin abgebildet, kann die HM 213 SiN enthalten und die HM 215 kann Siliziumoxid enthalten. In den vorliegenden Ausführungsformen ist die IL 211 über den Finnen 204a-204c gebildet, bevor die Polysiliziumschicht durch ein geeignetes Verfahren abgeschieden wird, wie thermische Oxidation, chemische Oxidation, andere geeignete Verfahren oder Kombinationen davon.
  • In Bezug auf 3A weist das Bauelement 200 weiter Oberseiten-Gate-Abstandhalter 212a an Seitenwänden der Dummy-Gate-Stapel 210a und 210b angeordnet auf. Die Oberseiten-Gate-Abstandhalter 212a können eine Einzelschichtstruktur oder eine Multischichtstruktur sein und können Siliziumoxid, SiN, SiC, SiON, SiOC, SiCN oder andere geeignete Materialien oder Kombinationen davon enthalten. Jede Abstandhalterschicht der Oberseiten-Gate-Abstandhalter 212a kann durch zuerst Abscheiden einer dielektrischen Schicht über den Dummy-Gate-Stapeln 210a und 210b durch ein geeignetes Abscheidungsverfahren (z.B. CVD und/oder Atomschichtabscheidung (ALD)) und nachfolgendes Entfernen von Abschnitten der dielektrischen Schicht in einem anisotropen (z.B. direktionalen) Ätzprozess (z.B. ein Trockenätzprozess), der die Oberseiten-Gate-Abstandhalter 212a an den Seitenwänden der Dummy-Gate-Stapel 210a und 210b zurücklässt, gebildet werden. In manchen Instanzen kann der anisotrope Ätzprozess ungewollt Abschnitte der HM 215 entfernen, was resultiert, dass sie ein abgerundetes Profil aufweist, wie hierin abgebildet. Immer noch in Bezug auf 3A weist das Bauelement 200 weiter eine Ätzstoppschicht (ESL) 217 über den Dummy-Gate-Stapeln 210a und 210b wie auch den Oberseiten-Gate-Abstandhaltern 212a angeordnet auf und konfiguriert, die verschiedenen darunterliegenden Komponenten während nachfolgenden Fertigungsprozessen zu schützen. Die ESL 217 kann ein beliebiges dielektrisches Material enthalten, wie SiN, SiCN, andere geeignete Materialien oder Kombinationen davon, und kann durch CVD, ALD, physikalische Gasphasenabscheidung (PVD), andere geeignete Verfahren oder Kombinationen davon gebildet werden. In den vorliegenden Ausführungsformen stellt die ESL 217 Ätzselektivität in Bezug auf ihre umliegenden dielektrischen Komponenten, wie die HM 215, bereit, um Schutz vor ungewolltem Schaden an diesen Komponenten sicherzustellen.
  • Immer noch in Bezug auf 3A weist das Bauelement 200 weiter Innen-Gate-Abstandhalter 212b zwischen den epitaktischen S/D-Merkmalen 214 und den Nichtkanalschichten 205 angeordnet auf. Die Innen-Gate-Abstandhalter 212b können eine Einzelschichtstruktur oder eine Multischichtstruktur sein und können Siliziumoxid, SiN, SiCN, SiOC, SiON, SiOCN, Si, ein Low-k-Dielektrikum-Material, Tetrathylorthosilikat (TEOS), dotiertes Siliziumoxid (z.B. Borophosphosilikatglas (BPSG), FSG, Phosphosilikatglas (PSG), bordotiertes Silikatglas (BSG) usw.), Luft, anderes geeignetes dielektrisches Material oder Kombinationen davon enthalten. In manchen Ausführungsformen weisen die Innen-Gate-Abstandhalter 212b eine Zusammensetzung auf, die sich von der der Oberseiten-Gate-Abstandhalter 212a unterscheidet.
  • Bildung der Innen-Gate-Abstandhalter 212b (und nachfolgend der epitaktischen S/D-Merkmale 214) umfasst eine erste Bildung von S/D-Vertiefungen (nicht abgebildet) in den S/D-Gebieten der Finnen 204a-204c. In den vorliegenden Ausführungsformen implementiert Verfahren 100 einen Ätzprozess, der Abschnitte der Finnen 204a-204c in den S/D-Gebieten selektiv entfernt, ohne den Dummy-Gate-Stapel 210a, den Dummy-Gate-Stapel 210b oder die Isolationsmerkmale 208 zu entfernen oder im Wesentlichen zu entfernen. In manchen Ausführungsformen ist der Ätzprozess ein Trockenätzprozess, der ein geeignetes Ätzmittel einsetzt, das im Stande ist, Si (d.h. die Kanalschichten 206) und SiGe (d.h. die Nichtkanalschichten 205) der ML zu entfernen. In manchen nichtbegrenzenden Beispielen kann das Trockenätzmittel ein chlorhaltiges Ätzmittel sein, das Cl2, SiCl4, BCl3, anderes chlorhaltiges Gas oder Kombinationen davon enthält. Ein Reinigungsprozess kann nachfolgend durchgeführt werden, um die S/D-Vertiefungen mit einer Flusssäurelösung (HF-Lösung) oder anderen geeigneten Lösung zu reinigen.
  • Nachfolgend bildet Verfahren 100 die Innen-Gate-Abstandhalter 212b in einer Reihe von Ätz- und Abscheidungsprozessen. Zum Beispiel kann Bildung der Innen-Gate-Abstandhalter 212b damit beginnen, selektiv Abschnitte der Nichtkanalschichten 205 zu entfernen, ohne Abschnitte der Kanalschichten 206 zu entfernen oder im Wesentlichen zu entfernen, um Gräben (nicht abgebildet) zu bilden. Die Nichtkanalschichten 205 können durch einen Trockenätzprozess geätzt werden. Nachfolgend werden eine oder mehrere dielektrische Schichten in den Gräben gebildet, gefolgt von einem oder mehreren Ätzprozessen, um überschüssige dielektrische Schicht(en) zu entfernen (d.h. zurück-zu-ätzen), die an Oberflächen der Kanalschichten 206 abgeschieden ist/sind, die in den S/D-Vertiefungen freigelegt sind, wodurch die Innen-Gate-Abstandhalter 212b wie in 3A abgebildet gebildet werden. Die eine oder mehreren dielektrischen Schichten können durch ein beliebiges geeignetes Verfahren, wie ALD, CVD, PVD, andere geeignete Verfahren oder Kombinationen davon abgeschieden werden.
  • Jedes der epitaktischen S/D-Merkmale 214 kann zur Bildung eines p-FET-Bauelements (d.h. ein epitaktisches p-Material enthaltend) oder alternativ eines n-FET-Bauelements (d.h. ein epitaktisches n-Material enthaltend) geeignet sein. Das epitaktische p-Material kann eine oder mehrere epitaktische Schichten aus Siliziumgermanium (epi-SiGe) aufweisen, wobei das Siliziumgermanium mit einem p-Dotierstoff dotiert ist, wie Bor, Germanium, Indium, anderen p-Dotierstoffen oder Kombinationen davon. Das epitaktische n-Material kann eine oder mehrere epitaktische Schichten aus Silizium (epi-Si) oder Siliziumkohlenstoff (epi-SiC) aufweisen, wobei das Silizium oder der Siliziumkohlenstoff mit einem n-Dotierstoff dotiert ist, wie Arsen, Phosphor, anderen n-Dotierstoffen oder Kombinationen davon. In manchen Ausführungsformen werden ein oder mehrere epitaktische Wachstumsprozesse durchgeführt, um ein epitaktisches Material in jeder S/D-Vertiefung und über den Innen-Gate-Abstandhaltern 212b wachsen zu lassen. Zum Beispiel kann Verfahren 100 einen epitaktischen Wachstumsprozess implementieren, ähnlich dem zuvor in Bezug auf Bildung der ML besprochenen. In manchen Ausführungsformen ist das epitaktische Material insitu dotiert, indem ein Dotierstoff zu einem Quellmaterial während des epitaktischen Wachstumsprozesses hinzugefügt wird. In manchen Ausführungsformen wird das epitaktische Material durch einen Ionenimplantationsprozess dotiert, nachdem ein Abscheidungsprozess durchgeführt wurde. In manchen Ausführungsformen wird ein Temperprozess nachfolgend durchgeführt, um die Dotierstoffe in den epitaktischen S/D-Merkmalen 214 zu aktivieren.
  • Nun in Bezug auf 4A-4C bildet Verfahren 100 bei Betrieb 104 eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 218 über der ESL 217, wodurch Raum zwischen den Dummy-Gate-Stapeln 210a und 210b gefüllt wird. Die ILD-Schicht 218 kann Siliziumoxid, ein Low-k-Dielektrikum-Material, TEOS, dotiertes Siliziumoxid (z.B. BPSG, FSG, PSG, BSG usw.), andere geeignete dielektrische Materialien oder Kombinationen davon enthalten und kann durch ein beliebiges geeignetes Verfahren gebildet werden, wie CVD, FCVD, SOG, andere geeignete Verfahren oder Kombinationen davon. In Bezug auf 5A-5C führt Verfahren 100 bei Betrieb 104 nachfolgend einen oder mehrere CMP-Prozesse durch, um die Oberseitenoberfläche des Bauelements 200 zu planarisieren. In den vorliegenden Ausführungsformen entfernt Planarisieren des Bauelements 200 die HMs 113 und 115 von den Dummy-Gate-Stapeln 210a und 210b, während die Gate-Höhe GH der Dummy-Gate-Stapel 210a und 210b beibehalten wird.
  • In Bezug auf 6A-6C entfernt Verfahren 100 bei Betrieb 106 Oberseitenabschnitte der ILD-Schicht 218, um Gräben 220 zwischen den Dummy-Gate-Stapeln 210a und 210b zu bilden. Verfahren 100 implementiert einen geeigneten Ätzprozess 302, um selektiv die Oberseitenabschnitte der ILD-Schicht 218 zu entfernen, ohne den Dummy-Gate-Stapel 210a, den Dummy-Gate-Stapel 210b, die ESL 217 oder die Oberseiten-Gate-Abstandhalter 212a zu entfernen oder im Wesentlichen zu entfernen. Der Ätzprozess 302 kann ein Trockenätzprozess, ein Nassätzprozess, ein RIE-Prozess, andere geeignete Prozesse oder Kombinationen davon sein.
  • In Bezug auf 7A-8C scheidet Verfahren 100 bei Betrieb 108 eine HM 224 über der vertieften ILD-Schicht 218 ab, wodurch die Gräben 220 gefüllt werden. Die HM 224 kann Siliziumoxid, SiN, SiCN, SiOC, SiON, SiOCN, andere geeignete Materialien oder Kombinationen davon enthalten und kann durch CVD, ALD, PVD, andere geeignete Verfahren oder Kombinationen davon gebildet werden. In den vorliegenden Ausführungsformen enthält die HM 224 SiN und wird durch einen ALD-Prozess abgeschieden. Nachfolgend implementiert Verfahren 100 bei Betrieb 108 einen oder mehrere CMP-Prozesse, um die HM 224 mit der Oberseitenoberfläche der Dummy-Gate-Stapel 210a und 210b zu planarisieren. In den abgebildeten Ausführungsformen bildet Verfahren 100 zuerst eine Oxidschicht 225 auf der HM 224, bevor der eine oder die mehreren CMP-Prozesse entlang der gepunkteten Linie, wie in 7A abgebildet, implementiert werden. In manchen Ausführungsformen ist die Oxidschicht 225 konfiguriert, einheitliches Polieren über eine Oberfläche des Bauelements 200 bereitzustellen. Das resultierende Bauelement 200, das in 8A-8C abgebildet ist, weist die HM 224 zwischen, aber nicht über, der Oberseitenoberfläche der Dummy-Gate-Stapel 210a und 210b angeordnet auf.
  • Nun in Bezug auf 9A-10C scheidet Verfahren 100 bei Betrieb 110 eine HM 228 über dem Bauelement 200 ab und strukturiert nachfolgend die HM 228, um eine Öffnung 230 zu bilden, die konfiguriert ist, mindestens Abschnitte des Dummy-Gate-Stapels 210b selektiv freizulegen. Die HM 228 kann Siliziumoxid, SiN, SiCN, SiOC, SiON, SiOCN, Si, andere geeignete Materialien oder Kombinationen davon enthalten und kann durch CVD, ALD, PVD, andere geeignete Verfahren oder Kombinationen davon gebildet werden. In den vorliegenden Ausführungsformen weisen die HM 228 und die HM 224 im Wesentlichen dieselbe Zusammensetzung auf, wie zum Beispiel SiN. Verfahren 100 kann die HM 228 unter Verwendung einer Reihe von Fotolithografie- und Ätzprozessen strukturieren, ähnlich den zuvor in Bezug auf Bildung der Finnen 204a-204c besprochenen. Zum Beispiel kann ein Maskierungselement (nicht abgebildet), das eine Fotolackschicht aufweist, über der HM 228 gebildet werden, die einer Strahlungsquelle durch eine strukturierte Maske ausgesetzt wird, und nachfolgend entwickelt wird, um ein strukturiertes Maskierungselement zu bilden. Die HM 228 kann dann unter Verwendung des strukturierten Maskierungselements, wie einer Ätzmaske, geätzt werden, um die Öffnung 230 zu bilden, die den Dummy-Gate-Stapel 210b nicht aber den Dummy-Gate-Stapel 210a freilegt. In manchen Ausführungsformen überspannt die Öffnung 230 eine Breite w entlang der X-Achse, die größer als eine Distanz w' zwischen den Oberseiten-Gate-Abstandhaltern 212a ist.
  • In manchen Ausführungsformen, wie in 10A-10C abgebildet, legt die Öffnung 230 teilweise Abschnitte des Dummy-Gate-Stapels 210b über der Finne 204b frei, nicht aber die Abschnitte, die über der Finne 204a angeordnet sind. Während es hierin nicht abgebildet ist, stellen manche Ausführungsformen der vorliegenden Offenbarung bereit, dass die HM 228 strukturiert wird, um den Dummy-Gate-Stapel 210b zur Gänze entlang der Y-Achse freizulegen, d.h. die Öffnung 230 legt alle Finnen frei, über denen der Dummy-Gate-Stapel 210b angeordnet ist. Dementsprechend entspricht die Abmessung der Öffnung 230 entlang der Y-Achse der Abmessung des CPODE, der anstelle des Dummy-Gate-Stapels 210b zu bilden ist.
  • Nachfolgend, in Bezug auf 11A-11C, entfernt Verfahren 100 bei Betrieb 112 die Abschnitte des Dummy-Gate-Stapels 210b, die von der Öffnung 230 freigelegt sind, um einen Graben 232 zwischen den Oberseiten-Gate-Abstandhaltern 212a zu bilden. In den vorliegenden Ausführungsformen implementiert Verfahren 100 bei Betrieb 112 einen Ätzprozess 304, um selektiv die Dummy-Gate-Elektrode 209, die die Poly-Si-Schicht aufweist, von dem Dummy-Gate-Stapel 210b zu entfernen, ohne die IL 211, die Oberseiten-Gate-Abstandhalter 212a oder die HM 224 zu entfernen oder im Wesentlichen zu entfernen. Der Ätzprozess 304 kann ein Trockenätzprozess, ein Nassätzprozess, ein RIE-Prozess oder Kombinationen davon sein, der ein geeignetes Ätzmittel implementiert.
  • Nun in Bezug auf 12A-12C entfernt Verfahren 100 bei Betrieb 114 Abschnitte des Bauelements 200, die von dem Graben 232 in einem Ätzprozess 306 freigelegt wurden. In den vorliegenden Ausführungsformen entfernt der Ätzprozess 306 die IL 211, die Nichtkanalschichten 205, die Kanalschichten 206, mindestens Abschnitte des Substrats 202 und beliebige andere Materialschichten, die von dem Graben 232 freigelegt werden. Mit anderen Worten, der Ätzprozess 306 erweitert den Graben 232 vertikal nach unten, um das Substrat 202 freizulegen. Weil die verschiedenen Materialschichten, die von dem Graben 232 freigelegt werden, unterschiedliche Zusammensetzungen aufweisen, kann der Ätzprozess 306 nicht selektiv für eine bestimmte Zusammensetzung sein. Mit anderen Worten, der Ätzprozess 306 implementiert ein unterschiedliches Ätzmittel von dem des Ätzprozesses 304, das selektiv die Dummy-Gate-Elektrode 209 entfernt, ohne die IL 211 zu entfernen oder im Wesentlichen zu entfernen. In manchen Ausführungsformen ist der Ätzprozess 306 ein Trockenätzprozess, ein Nassätzprozess, ein RIE-Prozess oder Kombinationen davon. In manchen Ausführungsformen implementiert der Ätzprozess 306 unterschiedliche Ätzmittel, um die IL 211, die Kanalschichten 206 und die Nichtkanalschichten 205 zu entfernen. In den vorliegenden Ausführungsformen erstreckt sich der Graben 232 unter eine Bodenoberfläche der ML. Mit anderen Worten, eine Bodenoberfläche des Grabens 232 ist durch das Substrat 202 definiert. In den vorliegenden Ausführungsformen erstreckt sich der Graben 232 vertikal über die unterste Nichtkanalschicht 205 hinaus. In manchen Ausführungsformen, wie in 12A abgebildet, erstreckt sich der Graben 232 vertikal über eine Bodenoberfläche der epitaktischen S/D-Merkmale 214 um eine Distanz H hinaus, wobei H größer als oder gleich null ist.
  • In Bezug auf 13A-13C scheidet Verfahren 100 bei Betrieb 116 eine dielektrische Auskleidung 240 über dem Bauelement 200 ab, sodass die dielektrische Auskleidung 240 einheitlich über dem Graben 232 und über einer Oberseitenoberfläche der HM 228 gebildet ist. In manchen Ausführungsformen enthält die dielektrische Auskleidung 240 Siliziumoxid, SiN, SiCN, SiOC, SiON, SiOCN, andere geeignete Materialien oder Kombinationen davon. In den vorliegenden Ausführungsformen ist die dielektrische Auskleidung 240 konfiguriert, eine Zusammensetzung aufzuweisen, die sich von jener der HM 224 und einer Füllschicht 244 unterscheidet, die nachfolgend in dem Graben 232 gebildet werden, um sicherzustellen, dass die dielektrische Auskleidung 240 Ätzselektivität in Bezug auf diese Materialschichten besitzt. Dementsprechend enthält in einer beispielhaften Ausführungsform die dielektrische Auskleidung 240 Siliziumoxid (SiO und/oder SiO2), während die HM 224 Nitridmaterial (z.B. SiN) enthält und die Füllschicht 244 amorphes Si (a-Si) und/oder Aluminiumoxid (Al2O3) enthält. Die dielektrische Auskleidung 240 kann durch einen beliebigen geeigneten Abscheidungsprozess gebildet werden, umfassend ALD, CVD, PVD, einen anderen geeigneten Prozess oder Kombinationen davon.
  • Immer noch in Bezug auf 13A-13C bildet Verfahren 100 bei Betrieb 118 die Füllschicht 244 über der dielektrischen Auskleidung 240, wodurch der Graben 232 gefüllt wird. In den vorliegenden Ausführungsformen ist die Füllschicht 244 eine Dummy-Schicht (oder Platzhalterschicht) zur Bildung einer CPODE-Struktur, die einen Luftspalt bildet. In den vorliegenden Ausführungsformen enthält die Füllschicht 244 a-Si, Al2O3 oder eine Kombination davon und wie zuvor besprochen, ist die Füllschicht 244 konfiguriert, eine Zusammensetzung aufzuweisen, die die sich von jener der dielektrischen Auskleidung 240 unterscheidet, sodass die zwei Schichten auf eine selektive Weise geätzt werden können. In manchen Ausführungsformen enthält die Füllschicht 244 ein Material, das sich in seiner Zusammensetzung von anderen dielektrischen Komponenten in seiner Nähe unterscheidet, um ungewollten Schaden zu vermeiden, wenn ein nachfolgender Ätzprozess angewendet wird. Zum Beispiel ist die Füllschicht 244 im Wesentlichen frei von Siliziumoxid, SiN, SiCN, SiOC, SiON, SiOCN oder anderen geeigneten Materialien oder Kombinationen davon, die in der Zusammensetzung der dielektrischen Auskleidung 240 enthalten sein können. Die Füllschicht 244 kann durch ein beliebiges geeignetes Verfahren gebildet werden, umfassend CVD, FCVD, ALD, PVD, andere Verfahren oder Kombinationen davon. In Bezug auf 14A-14C entfernt Verfahren 100 bei Betrieb 118 im Wesentlichen die HM 228 (und Abschnitte der Füllschicht 244) durch einen oder mehrere CMP-Prozesse entlang der gepunkteten Linie, wie in 13A-13C gezeigt, wodurch die Oberseitenoberfläche der Dummy-Gate-Elektrode 209 mit einer Oberseitenoberfläche der Füllschicht 244 planarisiert wird.
  • In Bezug auf 15A-15C entfernt Verfahren 100 bei Betrieb 120 die Dummy-Gate-Elektrode 209, um einen Graben 246 zwischen den Oberseiten-Gate-Abstandhaltern 212a in einem Ätzprozess 308 zu bilden. In den vorliegenden Ausführungsformen entfernt der Ätzprozess 308 selektiv die Dummy-Gate-Elektrode 209 des Dummy-Gate-Stapels 210a, ohne die IL 211 und die Füllschicht 244 zu entfernen oder im Wesentlichen zu entfernen. In manchen Ausführungsformen ist der Ätzprozess 308 mit einem Trockenätzprozess, einem Nassätzprozess, RIE oder Kombinationen davon implementiert. Zum Beispiel kann der Ätzprozess 308 umfassen, eine Kombination eines Trockenätzprozesses und eines Nassätzprozesses, die geeignete Ätzmittel nutzen, zu implementieren. In manchen Ausführungsformen, wie hierin abgebildet, entfernt der Ätzprozess 308 auch Abschnitte der Oberseiten-Gate-Abstandhalter 212a, sodass eine Höhe der Oberseiten-Gate-Abstandhalter 212a niedriger als die GH ist.
  • In manchen Ausführungsformen, in Bezug auf 16A-16C, entfernt Verfahren 100 bei Betrieb 120 selektiv die IL 211, ohne andere Komponenten des Bauelements 200 in einem Ätzprozess 310 zu entfernen oder im Wesentlichen zu entfernen, der ein unterschiedliches Ätzmittel von dem des Ätzprozesses 208 nutzen kann. In manchen Ausführungsformen ist der Ätzprozess 310 optional, d.h. die IL 211 bleibt über nachfolgende Betriebe von Verfahren 100 hinweg, über der ML.
  • Nun in Bezug auf 17A-17C entfernt Verfahren 100 bei Betrieb 122 die Nichtkanalschichten 205 von der ML, um Öffnungen 250 zwischen den Kanalschichten 206 entlang der Z-Achse und zwischen den Innen-Gate-Abstandhaltern 212b entlang der X-Achse in einem Blattbildungsprozess, oder Blattfreigabeprozess, 312 zu bilden. In den vorliegenden Ausführungsformen entfernt der Blattbildungsprozess 212 selektiv die Nichtkanalschichten 205, ohne die Kanalschichten 206 zu entfernen oder im Wesentlichen zu entfernen. Mit anderen Worten, die Öffnungen 250 sind mit den Kanalschichten 206 vernetzt. In manchen Ausführungsformen ist der Blattbildungsprozess 312 in einer Reihe von Ätz- und Trimmprozessen implementiert. In einem Beispiel kann ein Nassätzprozess, der ein Oxidans (oder Oxidationsmittel), wie Ozon (O3; in Wasser gelöst), Salpetersäure (HNO3), Wasserstoffperoxid (H2O2), andere geeignete Oxidantien und ein fluorbasiertes Ätzmittel, wie Flusssäure (HF), Ammoniumfluorid (NH4F), andere geeignete Ätzmittel oder Kombinationen davon verwendet, durchgeführt werden, um selektiv die Nichtkanalschichten 205 zu entfernen.
  • Nachfolgend kann Verfahren 100 bei Betrieb 122 eine IL (nicht abgebildet) in dem Graben 246 und auf Abschnitten der Kanalschichten 206, die in den Öffnungen 250 freigelegt sind, bilden. Die IL kann im Wesentlichen dieselbe wie die IL 211 in ihrer Zusammensetzung sein und kann durch chemische Oxidation, thermische Oxidation, andere geeignete Verfahren oder Kombinationen davon gebildet werden. Ein Reinigungsprozess kann nachfolgend nach Bildung der IL durchgeführt werden.
  • In Bezug auf 18A-18C bildet Verfahren 100 bei Betrieb 124 einen Metallgate-Stapel 260 in dem Graben 246 (z.B. über der IL, die bei Betrieb 122 gebildet wurde) und den Öffnungen 250, sodass Abschnitte des Metallgate-Stapels 260, die in den Öffnungen 250 gebildet sind, mit den Kanalschichten 206 vernetzt sind oder sich darum wickeln. In den vorliegenden Ausführungsformen weist der Metallgate-Stapel 260 eine Gate-Dielektrikum-Schicht 262 und eine Metallgate-Elektrode 264 über der Gate-Dielektrikum-Schicht 262 auf. Die Gate-Dielektrikum-Schicht 262 kann ein High-k (eine größere Dielektrizitätskonstante größer als die von Siliziumoxid, die ungefähr 3,9 ist, aufweisend) Dielektrikum-Material enthalten, wie Hafniumoxid, Lanthanoxid, andere geeignete Materialien oder Kombinationen davon. Die Metallgate-Elektrode 264 weist mindestens eine Austrittsarbeitsmetallschicht und eine leitfähige Bulkschicht darüber angeordnet auf. Die Austrittsarbeitsmetallschicht kann eine p- oder eine n-Austrittsarbeitsmetallschicht sein. Beispielhafte Austrittsarbeitsmetalle umfassen TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr oder andere geeignete Austrittsarbeitsmetalle oder Kombinationen davon. Die leitfähige Bulkschicht kann Cu, W, Al, Co, Ru, andere geeignete Materialien oder Kombinationen davon enthalten. Der Metallgate-Stapel 260 kann weiter andere Materialschichten (nicht abgebildet) aufweisen, wie eine Abdeckschicht, eine Sperrschicht, andere geeignete Schichten oder Kombinationen davon. Materialschichten des Metallgate-Stapels 260 können durch verschiedene Verfahren gebildet werden, umfassend ALD, CVD, PVD, Plattierung, andere geeignete Verfahren oder Kombinationen davon.
  • Nachfolgend, immer noch in Bezug auf 18A-18C und auf 19A-19C, planarisiert Verfahren 100 bei Betrieb 124 die Oberseitenoberfläche des Bauelements 200, indem ein oder mehrere CMP-Prozesse implementiert werden. In manchen Ausführungsformen, wie in 18A-18C abgebildet, scheidet Verfahren 100 zuerst eine dielektrische Schicht 266 über der Metallgate-Elektrode 264 durch ein geeignetes Verfahren ab, wie CVD, ALD, PVD, andere geeignete Verfahren oder Kombinationen davon. Die dielektrische Schicht 266 kann ein beliebiges geeignetes dielektrisches Material enthalten, wie SiN. In manchen Ausführungsformen ist die dielektrische Schicht 266 konfiguriert, einheitliches Polieren bereitzustellen, während der/die CMP-Prozess(e) über die Oberseitenoberfläche des Bauelements 200 implementiert werden. Danach implementiert Verfahren 100 den einen oder die mehreren CMP-Prozesse entlang der strichlierten Linie, sodass eine Oberseitenoberfläche der Metallgate-Elektrode 264 mit der Oberseitenoberfläche der Füllschicht 244 planarisiert wird, wie in 19A-19C abgebildet. Dementsprechend, verglichen mit dem in 3A-3C abgebildeten Bauelement 200, wurde einer der Dummy-Gate-Stapel (d.h. der Dummy-Gate-Stapel 210a) zur Gänze mit einem Metallgate-Stapel (d.h. der Metallgate-Stapel 260) ersetzt, während der andere der Dummy-Gate-Stapel (d.h. der Dummy-Gate-Stapel 210b) mindestens teilweise mit der Füllschicht 244 ersetzt wurde.
  • Nun in Bezug auf 20A-20C, vertieft Verfahren 100 bei Betrieb 126 einen Oberseitenabschnitt des Metallgate-Stapels 260 oder ätzt diesen zurück, um einen Graben 268 in einem Ätzprozess 314 zu bilden. In den vorliegenden Ausführungsformen entfernt der Ätzprozess 314 selektiv den Oberseitenabschnitt des Metallgate-Stapels 260, der mindestens Abschnitte der Gate-Dielektrikum-Schicht 262 und die Metall-Gate-Elektrode 264 aufweist, ohne Abschnitte der Füllschicht 244 oder der dielektrischen Auskleidung 240 zu entfernen oder im Wesentlichen zu entfernen. Der Ätzprozess 314 kann durch ein beliebiges geeignetes Verfahren implementiert werden, umfassend einen Trockenätzprozess, einen Nassätzprozess, RIE, andere geeignete Verfahren oder Kombinationen davon, wobei ein oder mehrere Ätzmittel genutzt werden, die konfiguriert sind, Komponenten des Metallgate-Stapels 260 zu ätzen. In den vorliegenden Ausführungsformen ist eine Tiefe des Grabens 268 durch Abstimmung eines oder mehrerer Parameter, wie Ätzdauer, des Ätzprozesses 314 gesteuert, wobei eine längere Ätzdauer die Tiefe des Grabens 268 erhöht. In manchen Ausführungsformen wird eine dielektrische Schicht (z.B. dielektrische Abdeckschicht 270, wie sie unten besprochen wird) dann in dem Graben 268 abgeschieden, um Selbstausrichtungskapazität bereitzustellen und/oder Ätzselektivität zwischen verschiedenen Komponenten des Bauelements 200 während den nachfolgenden Fertigungsprozessen, umfassend zum Beispiel Gate-Kontaktbildung und CPODE-Bildung, zu verbessern.
  • In Bezug auf 21A und 21B, die Ausführungsformen eines Abschnitts des Bauelements 200 alternativ zu den in 19A gezeigten abbilden, kann eine Gate-Länge Lg des Metallgate-Stapels 260 groß genug sein, um die Bildung einer dielektrischen Schicht 269 zu beherbergen, die in der Metallgate-Elektrode 264 eingebettet ist, die im Wesentlichen zurückgeätzt ist, um den Graben 268 ähnlich dem in 20A gezeigten und zuvor besprochenen zu bilden. Bildung der dielektrischen Schicht 269 kann Strukturieren der Metallgate-Elektrode 264 umfassen, um eine Öffnung (nicht abgebildet) zu bilden und nachfolgend ein dielektrisches Material in der Öffnung abzuscheiden, um die dielektrische Schicht 269 zu bilden. In manchen Ausführungsformen enthält die dielektrische Schicht 269 ein oder mehrere geeignete dielektrische Materialien, die konfiguriert sind, Ätzselektivität in Bezug auf die dielektrische Auskleidung 240 und die Füllschicht 244 bereitzustellen.
  • Nun in Bezug auf 22A-22C, scheidet Verfahren 100 bei Betrieb 128 eine dielektrische Abdeckschicht 270 über dem Bauelement 200 ab, wodurch der Graben 268 gefüllt wird. Wie zuvor besprochen, ist die dielektrische Abdeckschicht 270 konfiguriert, nachfolgende Fertigungsprozesse zu beherbergen, indem Selbstausrichtungskapazität bereitgestellt wird und Ätzselektivität mit anderen Komponenten des Bauelements 200 verbessert wird, enthaltend die Füllschicht 244 und die dielektrische Auskleidung 240. Dementsprechend weist in den vorliegenden Ausführungsformen die dielektrische Abdeckschicht 270 eine Zusammensetzung auf, die sich von jener der Füllschicht 244 und der dielektrischen Auskleidung 240 unterscheidet. In manchen Ausführungsformen enthält die dielektrische Abdeckschicht 270 SiN, SiCN, SiOC, SiON, SiOCN, andere geeignete Materialien oder Kombinationen davon. In einer Beispielausführungsform, in der die dielektrische Auskleidung 240 Siliziumoxid enthält und die Füllschicht 244 a-Si und/oder Al2O3 enthält, enthält die dielektrische Abdeckschicht 270 ein stickstoffhaltiges dielektrisches Material, wie SiN und/oder SiCN und ist frei oder im Wesentlichen frei von Siliziumoxid, a-Si und Al2O3. Die dielektrische Abdeckschicht 270 kann durch beliebige geeignete Verfahren abgeschieden werden, umfassend ALD, CVD, PVD, andere geeignete Verfahren oder Kombinationen davon. Nachfolgend, in Bezug auf 23A-23C, entfernt Verfahren 100 bei Betrieb 128 Abschnitte der dielektrischen Abdeckschicht 270, die über der Füllschicht 244 gebildet ist, in einem oder mehreren CMP-Prozessen entlang der punktierten Linie, die in 22A-22C gezeigt ist, wodurch die Oberseitenoberfläche des Bauelements 200 planarisiert wird. In manchen Beispielen, wie hierin abgebildet, kann/können der/die CMP-Prozess(e) bei Betrieb 128 auch Oberseitenabschnitte der HM 224 entfernen.
  • Danach, gemeinsam in Bezug auf 24A-31C, fährt Verfahren 100 mit Bildung eines CPODE (d.h. CPODE 290A, wie in 27A-27C abgebildet, oder CPODE 290B, wie in 31A-31C abgebildet) anstelle der Füllschicht 244 (und der dielektrischen Auskleidung 240) fort, wobei der CPODE eine dielektrische Schicht (z.B. dielektrische Schicht 284A, wie in 26A-27C abgebildet, oder dielektrische Schichten 284B und 248C, wie in 28A-31C abgebildet) und einen Luftspalt (z.B. Luftspalt 282, wie in 26A-27C abgebildet, oder Luftspalt 288, wie in 31A-31C abgebildet) aufweist. In den vorliegenden Ausführungsformen ist der Luftspalt konfiguriert, die Parasitärkapazität des Bauelements 200 zu reduzieren, insbesondere zwischen zwei angrenzenden aktiven Bauelementgebieten, wodurch die RC-Verzögerung und/oder andere Aspekte der Bauelementleistung verbessert werden.
  • In Bezug auf 24A-24C entfernt Verfahren 100 bei Betrieb 130 die Füllschicht 244, um einen Graben 280 in einem Ätzprozess 316 zu bilden. In den vorliegenden Ausführungsformen entfernt der Ätzprozess 316 selektiv die Füllschicht 244, ohne die dielektrische Abdeckschicht 270 und die dielektrische Auskleidung 240 zu entfernen oder im Wesentlichen zu entfernen, unter anderen Komponenten des Bauelements 200, wodurch die dielektrische Auskleidung 240 in dem Graben 280 freigelegt wird. Mit anderen Worten, der Ätzprozess 316 ist konfiguriert, an der dielektrischen Auskleidung 240 zu stoppen. Der Ätzprozess 316 kann durch ein beliebiges geeignetes Verfahren implementiert werden, umfassend einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess, andere geeignete Prozesse oder Kombinationen davon. In einer Beispielausführungsform ist der Ätzprozess 316 ein Nassätzprozess, der ein hydroxidbasiertes Ätzmittel, wie Ammoniumhydroxid (NH4OH), Kaliumhydroxid (KOH), anderes hydroxidbasiertes Ätzmittel, eine Säure, wie Salpetersäure (HNO3), Phosphorsäure (H3PO4), andere geeignete Säuren oder Kombinationen davon nutzt. In einer anderen Beispielausführungsform ist der Ätzprozess 316 ein Trockenätzprozess, der ein fluorbasiertes Ätzmittel, wie CF4, SF6, CH2F2, CHF3, C2F6, HF, andere fluorbasierte Ätzmittel oder Kombinationen davon nutzt.
  • Gemeinsam in Bezug auf 25A-27C fährt Verfahren 100 von Betrieb 130 mit Bildung des CPODE-290A mit dem Luftspalt 282 in der dielektrischen Schicht 284A eingebettet, in Betrieben 132 und 134 fort. Mit anderen Worten, die dielektrische Schicht 284A der CPODE 290A trennt den Luftspalt 282 von anderen Komponenten des Bauelements 200. In Bezug auf 25A-25C entfernt Verfahren 100 bei Betrieb 132 die dielektrische Auskleidung 240 von dem Graben 280 in einem Ätzprozess 318. In den vorliegenden Ausführungsformen entfernt der Ätzprozess 318 selektiv die dielektrische Auskleidung 240, ohne die Oberseiten-Gate-Abstandhalter 212a, die dielektrische Abdeckschicht 270 oder andere Komponenten des Bauelements 200 zu entfernen oder im Wesentlichen zu entfernen. Der Ätzprozess 318 kann einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess, andere geeignete Prozesse oder Kombinationen davon umfassen. In den vorliegenden Ausführungsformen nutzt der Ätzprozess 318 ein Ätzmittel, das sich von dem des Ätzprozesses 316 unterscheidet, das selektiv die Füllschicht 244 in Bezug auf die dielektrische Auskleidung 240 entfernt.
  • Nun in Bezug auf 26A-26C, scheidet Verfahren 100 bei Betrieb 134 die dielektrische Schicht 284A in dem Graben 280 in einem Abscheidungsprozess 320 ab. In den vorliegenden Ausführungsformen füllt der Abscheidungsprozess 320 teilweise den Graben 280 mit der dielektrischen Schicht 284A, sodass der Luftspalt 282 in der dielektrischen Schicht 284A eingebettet ist. Mit anderen Worten, der Abscheidungsprozess 320 bildet die dielektrische Schicht 284A an Seitenwand- und Bodenoberflächen des Grabens 280 und dichtet beim Zusammenlaufen über die Oberseitenöffnung des Grabens 280 den Luftspalt 282 in der dielektrischen Schicht 284A ab. Die dielektrische Schicht 284A kann ein beliebiges geeignetes Material enthalten, wie SiN, SiCN, SiOC, SiON, SiOCN, ein Low-k-Dielektrikum-Material, TEOS, Siliziumoxid, dotiertes Siliziumoxid (z.B. BPSG, FSG, PSG, BSG usw.), andere geeignete Materialien oder Kombinationen davon. In einem solchen Beispiel enthält die dielektrische Schicht 284A SiN. In manchen Ausführungsformen weist die dielektrische Schicht 284A im Wesentlichen dieselbe Zusammensetzung wie die dielektrische Abdeckschicht 270 auf. Zum Beispiel können sowohl die dielektrische Abdeckschicht 270 als auch die dielektrische Schicht 284A SiN enthalten. In manchen Ausführungsformen ist die Zusammensetzung der dielektrischen Schicht 284A ausgewählt, um die Parasitärkapazität des Bauelements 200 zu reduzieren oder minimieren, indem sie dielektrische Materialien mit niedrigeren k-Werten (Dielektrizitätskonstanten) enthalten. In den vorliegenden Ausführungsformen, weil Luft einen k-Wert von 1 aufweist, der niedriger als der k-Wert der dielektrischen Schicht 284A ist, wird die Gesamtkapazität des CPODE 290A durch die Gegenwart des Luftspalts 282 reduziert.
  • Der Abscheidungsprozess 320 kann mit einem geeigneten verfahren implementiert werden, umfassend PVD, CVD, FCVD, andere Verfahren oder Kombinationen davon. In den vorliegenden Ausführungsformen ist der Abscheidungsprozess 320 durch PVD implementiert, in dessen Verlauf die dielektrische Schicht 284A durch Wachstum in einem Aufwärtsprozess gebildet wird. Als ein Resultat kann ein Bodenabschnitt der dadurch gebildeten dielektrischen Schicht 284A (durch den gepunkteten Kreis markiert) eine gekrümmte Oberfläche aufweisen, wie in einer vergrößerten Ansicht gezeigt. Alternativ oder zusätzlich können ein oder mehrere Parameter des Abscheidungsprozesses 320 angepasst werden, um den Luftspalt 282 in der dielektrischen Schicht 284A zu bilden. In manchen Ausführungsformen veranlasst zum Beispiel eine Erhöhung der Rate, bei der die dielektrische Schicht 284A abgeschieden wird (durch PVD und/oder andere Abscheidungsverfahren), dass die Oberseitenöffnung des Grabens 280 schneller als der Bulk des Grabens 280 gefüllt wird, zusammenläuft, was in der Erzeugung des Luftspalts 282 resultiert, der in der dielektrischen Schicht 284A eingeschlossen ist. Daher kann ein Volumen des Luftspalts 282 angepasst werden, indem die Abscheidungsrate der dielektrischen Schicht 284A während des Abscheidungsprozesses 320 abgestimmt wird. In manchen Ausführungsformen weist ein Oberseitenabschnitt der dielektrischen Schicht 284A, die den Luftspalt 282 abdichtet, eine Dicke auf, die geringer als die des Bodenabschnitts der dielektrischen Schicht 284A ist. In manchen Ausführungsformen werden ein oder mehrere Parameter des Abscheidungsprozesses 320 angepasst, sodass ein Volumen des Luftspalts 282 das der dielektrischen Schicht 284A übersteigen kann. In manchen Beispielen übersteigt das Volumen des Luftspalts 282 etwa 50% des Gesamtvolumens des CPODE 290A.
  • Nachfolgend, in Bezug auf 27A-27C, implementiert Verfahren 100 bei Betrieb 134 einen oder mehrere CMP-Prozesse entlang der gepunkteten Linie, wie in FIUGREN 26A-26C gezeigt, um überschüssige dielektrische Schicht 284A zu entfernen, die über der dielektrischen Abdeckschicht 270 gebildet ist, wodurch Fertigung des CPODE 290A abgeschlossen wird. Wie zuvor besprochen, ist die CPODE-Struktur im Allgemeinen eine isolierende Struktur, die als ein Skalierungswerkzeug konfiguriert ist, um Dichte von Bauelementen (z.B. FETs) zu verbessern. Um den gewünschten Skalierungseffekt zu erzielen, während die ordentlichen Funktionen des Bauelements beibehalten werden (z.B. elektrischer Kurzschluss vermieden wird), kann eine CPODE-Struktur zwischen Grenzen solcher Bauelemente gebildet werden (d.h. zwischen zum Beispiel S/D-Kontakten, die nachfolgend über den epitaktischen S/D-Merkmalen 214 gebildet werden), sodass die Trennungsdistanz zwischen angrenzenden Bauelementen reduziert oder minimiert werden kann, ohne dass die Bauelementleistung umfasst ist. Die vorliegenden Ausführungsformen stellen Verfahren zum Einbringen vom Luftspalt in den CPODE (z.B. der CPODE 290A und der CPODE 290B) in einem Streben bereit, die Parasitärkapazität der Bauelemente zu reduzieren und die Leistung davon zu fördern.
  • In manchen Ausführungsformen, gemeinsam in Bezug auf 28A-31C, fährt Verfahren 100 von Betrieb 130, um den CPODE 290B zu bilden, der den Luftspalt 288 die Abschnitte der dielektrischen Schicht 284B umgebend aufweist, mit Betrieben 136 und 138 fort. Mit andern Worten, der Luftspalt 288 trennt Abschnitte der dielektrischen Schicht 284B von anderen Komponenten des Bauelements 200. Wie in 31A und 31C abgebildet, weist der CPODE 290B weiter eine dielektrische Schicht 284C auf, die einen Oberseitenabschnitt des Luftspalts 288 abdichtet. In den vorliegenden Ausführungsformen übersteigt ein Volumen der dielektrischen Schicht 284B das des Luftspalts 288.
  • In Bezug auf 28A-28C scheidet Verfahren 100 bei Betrieb 136 die dielektrische Schicht 284B über der dielektrischen Auskleidung 240 in einem Abscheidungsprozess 322 ab. Die dielektrische Schicht 284B kann ein beliebiges geeignetes Material enthalten, das in Bezug auf die dielektrische Schicht 284A oben bereitgestellt ist. In manchen Ausführungsformen weist dielektrische Schicht 284B im Wesentlichen dieselbe Zusammensetzung wie die dielektrische Schicht 284A und/oder die dielektrische Abdeckschicht 270 auf. In einem solchen Beispiel enthält die dielektrische Schicht 284B SiN. In manchen Ausführungsformen, weil das Volumen der dielektrischen Schicht 284B das des Luftspalts 288 übersteigt, wird die Zusammensetzung der dielektrischen Schicht 284B ausgewählt, einen niedrigeren k-Wert als den der dielektrischen Schicht 284A aufzuweisen, um die Parasitärkapazität des Bauelements 200 zu minimieren. In einem solchen Beispiel, falls die dielektrische Schicht 284A SiN enthält, kann die dielektrische Schicht 284B dann zum Beispiel Siliziumoxid, ein Low-k-Dielektrikum-Material, TEOS, dotiertes Siliziumoxid (z.B. BPSG, FSG, PSG, BSG usw.), andere geeignete Materialien oder Kombinationen davon enthalten.
  • Unterschiedlich von dem Abscheidungsprozess 320, scheidet der Abscheidungsprozess 322 die dielektrische Schicht 284B ab, um den Graben 280 vollständig zu füllen, statt gezielt einen Luftspalt darin eingeschlossen zu lassen. Mit anderen Worten, der Abscheidungsprozess 322 wird so gesteuert, dass Abschnitte der dielektrischen Schicht 284B, die an Seitenwand- und Bodenoberflächen des Grabens 280 gebildet sind, vollständig zusammenlaufen, um den Graben 280 zu füllen, bevor dessen Oberseitenöffnung abgedichtet wird. Der Abscheidungsprozess 322 kann durch ein beliebiges geeignetes Verfahren implementiert werden, umfassend CVD, FVCD, PVD, andere Verfahren oder Kombinationen davon. Nachfolgend, in Bezug auf 29A-29C, implementiert Verfahren 100 bei Betrieb 138 einen oder mehrere CMP-Prozesse entlang der gepunkteten Linie, wie in 28A-28C gezeigt, um überschüssige dielektrische Schicht 284B zu entfernen und die dielektrische Abdeckschicht 270 freizulegen.
  • Nun in Bezug auf 30A-30C, entfernt Verfahren 100 bei Betrieb 138 die dielektrische Auskleidung 240, um den Luftspalt 288 in einem Ätzprozess 324 zu bilden. In den vorliegenden Ausführungsformen entfernt der Ätzprozess 324 selektiv die dielektrische Auskleidung 240, ohne die dielektrische Schicht 284B und die dielektrische Abdeckschicht 270 unter anderen Komponenten des Bauelements 200 zu entfernen oder im Wesentlichen zu entfernen. Daher, in den vorliegenden Ausführungsformen, definiert eine Dicke der dielektrischen Auskleidung 240 das Volumen des Luftspalts 288. In manchen Ausführungsformen ist die Dicke der dielektrischen Auskleidung 240 geringer als etwa 15 nm. Dementsprechend, in mindestens manchen Ausführungsformen, ist das Volumen des Luftspalts 288 geringer als das Volumen der dielektrischen Schicht 284B und das des Luftspalts 282. In manchen Beispielen übersteigt das Volumen des Luftspalts 288 etwa 50% des Gesamtvolumens der CPODE 290B nicht. Der Ätzprozess 324 kann einen Trockenätzprozess, einen Nassätzprozess, einen RIE-Prozess, andere geeignete Prozesse oder Kombinationen davon umfassen. Für Ausführungsformen, in denen die dielektrische Schicht 284B und die dielektrische Abdeckschicht 270 im Wesentlichen dieselben Zusammensetzungen aufweisen, kann der Ätzprozess 324 im Wesentlichen derselbe (z.B. dasselbe/dieselben Ätzmittel und/oder Ätzparameter nutzend usw.) wie der Ätzprozess 318 sein, der zuvor in Bezug auf 25A-25C besprochen wurde.
  • Nachfolgend, in Bezug auf 31A-31C, scheidet Verfahren 100 bei Betrieb 140 die dielektrische Schicht 284C über dem Bauelement 200 ab, wodurch der Luftspalt 288 teilweise gefüllt oder abgedichtet wird. Die dielektrische Schicht 284C kann ein beliebiges geeignetes Material enthalten, das Siliziumoxid, SiN, SiCN, SiOC, SiON, SiOCN, ein Low-k-Dielektrikum-Material, TEOS, Siliziumoxid, dotiertes Siliziumoxid (z.B. BPSG, FSG, PSG; BSG usw.), andere geeignete Materialien oder Kombinationen davon enthält, und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie CVD, ALD, andere Verfahren oder Kombinationen davon. In manchen Ausführungsformen weist die dielektrische Schicht 284C im Wesentlichen dieselbe Zusammensetzung wie die dielektrische Abdeckschicht 270, die dielektrische Schicht 284A und/oder die dielektrische Schicht 284B auf. In einer Beispielausführungsform enthält die dielektrische Schicht 284C SiN. In den vorliegenden Ausführungsformen sind Abschnitte der dielektrischen Schicht 284C gebildet, um den Luftspalt 288 abzudichten, sodass ein Oberseitenabschnitt der dielektrischen Schicht 284B zwischen der dielektrischen Schicht 284C angeordnet ist. Nachfolgend implementiert Verfahren 100 bei Betrieb 140 einen oder mehrere CMP-Prozesse (nicht abgebildet), um überschüssige dielektrische Schicht 284C zu entfernen, die über der dielektrischen Schicht 284B gebildet ist, wodurch Fertigung des CPODE 290B abgeschlossen wird.
  • In Bezug auf 32A-32C und wie zuvor in Bezug auf 10A-10C besprochen, begrenzen die vorliegenden Ausführungsformen die Länge des CPODE 290A entlang der Y-Achse nicht. Mit anderen Worten, der CPODE 290A kann konfiguriert sein, Abschnitte des Dummy-Gate-Stapels 210b, die über einer (32A), zwei (32B) oder allen drei (32C) der Finnen 204a-204c angeordnet sind, zu ersetzen, während der Rest des Dummy-Gate-Stapels 210b mit dem Metallgate-Stapel 260 in einer Reihe von Prozessen ersetzt wird, die zuvor in Bezug auf Betrieb 124 besprochen wurden. Ähnlich, in Bezug auf 33A-33C, kann auch die Länge der CPODE 290B entlang der Y-Achse variieren, sodass der CPODE 290B über einer (33A), zwei (33B) oder allen drei (33C) der Finnen 204a-204c gebildet wird.
  • Obwohl die vorliegenden Ausführungsformen Bildung des CPODE 290A (oder des CPODE 290B) vor Bildung des Metallgate-Stapels 260 abbilden, wird angemerkt, dass Verfahren 100 alternativ den CPODE 290A oder den CPODE 290B anstelle des Platzhaltergates 210b zuerst bilden kann, vor Bildung des Metallgate-Stapels 260 durch zum Beispiel Implementierungsbetriebe 130, 132 und 134 oder Betriebe 130, 136, 138 und 140 und dann Implementierungsbetriebe 120-128. Mit anderen Worten, die vorliegenden Ausführungsformen begrenzen die Reihenfolge nicht, in der der Metallgate-Stapel 260 und die CPODEs gebildet werden.
  • Danach, in Bezug auf 2B und weiter auf 34A (und 34B, die eine Draufsicht von 34A ist) und 34C (und 34D, die eine Draufsicht von 34B ist), die 27A beziehungsweise 31A entsprechen, bildet Verfahren 100 bei Betrieb 142 S/D-Kontakte 294 über den epitaktischen S/D-Merkmalen 214. In den vorliegenden Ausführungsformen umfasst Bildung der S/D-Kontakte 294 Bildung einer ILD-Schicht 292 (nicht in 34B und 34D abgebildet) über dem Bauelement 200, wobei die ILD-Schicht 292 in Zusammensetzung im Wesentlichen dieselbe wie die ILD-Schicht 218 sein kann. Eine ESL (nicht abgebildet) ähnlich der ESL 217 kann zuerst über dem Bauelement 200 abgeschieden werden, vor Bildung der ILD-Schicht 292. Nachfolgend werden S/D-Kontaktlöcher (oder Gräben; nicht abgebildet) in den ILD-Schichten 292 und 218 mittels einer Reihe von Strukturierungs- und Ätzprozessen gebildet und ein leitfähiges Material wird in den S/D-Kontaktlöchern unter Verwendung eines beliebigen geeigneten Verfahrens abgeschieden, wie CVD, ALD, PVD, Plattierung, andere geeignete Prozesse oder Kombinationen davon, um die S/D-Kontakte 294 zu bilden. Jeder S/D-Kontakt 294 kann ein beliebiges geeignetes leitfähiges Material enthalten, wie Co, W, Ru, Cu, Al, Ti, Ni, Au, Pt, Pd, andere geeignete leitfähige Materialien oder Kombinationen davon. Eine Sperrschicht (nicht abgebildet), die TiN, TaN, andere geeignete Materialien oder Kombinationen davon enthält, kann deshalb in den S/D-Kontaktlöchern gebildet werden, vor Abscheidung des leitfähigen Materials. In manchen Ausführungsformen wird eine Silizidschicht (nicht abgebildet) zwischen den epitaktischen S/D-Merkmalen 214 und den S/D-Kontakten 294 gebildet. Die Silizidschicht kann Nickelsilizid, Kobaltsilizid, Wolframsilizid, Tantalsilizid, Titansilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid, anderes geeignetes Silizid oder Kombinationen davon enthalten. Die Silizidschicht kann durch eine Reihe von geeigneten Prozessen über dem Bauelement 200 gebildet werden, umfassend Abscheidung, Silizidierung, Zurückätzen und Tempern.
  • Immer noch in Bezug auf 34A und 34B, erstrecken sich in den vorliegenden Ausführungsformen der CPODE 290A und 290B jeweils unter die unterste Kanalschicht 206 (d.h. in das Substrat 202), während der Bodenabschnitt des Metallgate-Stapels 260 mit den Kanalschichten 206 vernetzt ist. Mit anderen Worten, der CPODE 290A und 290B erstrecken sich jeweils vertikal unter den Bodenabschnitt des Metallgate-Stapels 260. Darüber hinaus nimmt in manchen Ausführungsformen eine Breite des CPODE 290A und 290B von oben nach unten als ein Resultat des Profils des Grabens 232 ab, der während der Ätzprozesse 304 und 306 erzeugt wird (siehe zum Beispiel 11A und 12A).
  • Nachfolgend bildet Verfahren 100 bei Betrieb 144 zusätzliche Merkmale, wie eine Multischicht-Interconnect-Struktur (MLI-Struktur) (nicht abgebildet) über dem Bauelement 200. Der MLI kann verschiedene Interconnect-Merkmale aufweisen, wie Durchkontaktierungen und leitfähige Leitungen, die in dielektrischen Schichten angeordnet sind, wie ESLs und ILD-Schichten. In manchen Ausführungsformen sind die Durchkontaktierungen vertikale Interconnect-Merkmale, die konfiguriert sind, Bauelementlevel-Kontakte, wie die S/D-Kontakte 294 und Gate-Kontakte (nicht abgebildet), die über dem Metallgate-Stapel 260 gebildet sind, mit dem MLI und zwischen den leitfähigen Leitungen, die horizontale Interconnect-Merkmale sind, zu verbinden. Die ESLs und die ILD-Schichten des MLI können im Wesentlichen dieselben Zusammensetzungen aufweisen, wie die zuvor in Bezug auf die ELS 217 beziehungsweise die ILD-Schicht 218 besprochenen. Die Durchkontaktierungen und die leitfähigen Leitungen können jeweils ein beliebiges geeignetes leitfähiges Material enthalten, wie Co, W, Ru, Cu, Al, Ti, Ni, Au, Pt, Pd, andere geeignete leitfähige Materialien oder Kombinationen davon, und können von einer Reihe von Strukturierungs- und Abscheidungsprozessen gebildet werden. Zusätzlich können jede Durchkontaktierung und leitfähige Leitung zusätzlich eine Sperrschicht ähnlich der zuvor in Bezug auf die Sperrschicht des S/D-Kontakts 294 beschriebene aufweisen.
  • Obwohl nicht beabsichtigt begrenzend zu sein, stellen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung einem Halbleiterbauelement und seiner Bildung viele Vorteile bereit. Zum Beispiel stellt die vorliegende Offenbarung eine CPODE-Struktur, und Verfahren zur Bildung derselben, zwischen zwei aktiven Bauelementgebieten angeordnet und konfiguriert, einen Luftspalt und eine dielektrische Schicht aufzuweisen, bereit. In manchen Ausführungsformen weist die CPODE-Struktur den Luftspalt in der dielektrischen Schicht eingebettet auf. In manchen Ausführungsformen weist die CPODE-Struktur den Luftspalt die dielektrische Schicht umgebend auf und der Luftspalt ist teilweise mit einer Dichtungsschicht gefüllt. In manchen Ausführungsformen weisen die aktiven Bauelementgebiete jeweils einen Multigate-FET, wie einen NS-FET auf. In den vorliegenden Ausführungsformen, nebst Skalierungskapazität zu bieten, Fertigung von Bauelementen bei fortschrittlichen Technologieknoten zu beherbergen, erlaubt die CPODE-Struktur mit dem Einschluss des Luftspalts Reduktion der Parasitärkapazität in einem Gebiet, das zwischen zwei aktiven Bauelementen angeordnet ist, wodurch die Gesamtleistung der Bauelemente verbessert wird. Ausführungsformen der offenbarten Verfahren können bereits in existierende Prozesse und Technologien zur Herstellung von NS-FETs integriert werden.
  • In einem Aspekt stellen die vorliegenden Ausführungsformen eine Halbleiterstruktur bereit, die Halbleiterschichten über einem Substrat angeordnet und längs in einer ersten Richtung ausgerichtet, einen Metallgate-Stapel über den Halbleiterschichten angeordnet und längs in einer zweiten Richtung, senkrecht zu der ersten Richtung ausgerichtet, wobei der Metallgate-Stapel einen Oberseitenabschnitt und einen Bodenabschnitt aufweist, die mit den Halbleiterschichten vernetzt sind, S/D-Merkmale, die in den Halbleiterschichten und angrenzend an den Metallgate-Stapel angeordnet sind, und eine Isolationsstruktur, die von dem Substrat vorragt, aufweist, wobei die Isolationsstruktur längs entlang der zweiten Richtung ausgerichtet ist und von dem Metallgate-Stapel entlang der ersten Richtung beabstandet ist, und wobei die Isolationsstruktur eine dielektrische Schicht und einen Luftspalt aufweist.
  • In einem anderen Aspekt stellen die vorliegenden Ausführungsformen ein Verfahren bereit, das Bildung einer Halbleiterfinne, die von einem Substrat vorragt, wobei die Halbleiterfinne abwechselnde Siliziumschichten (Si-Schichten) und Siliziumgermanium-Schichten (SiGe-Schichten) aufweist, Bildung von zwei Platzhaltergate über der Halbleiterfinne, wobei die Platzhaltergates längs senkrecht zu der Halbleiterfinne ausgerichtet sind, Entfernen eines Abschnitts eines der Platzhaltergates, um einen Graben zu bilden, wodurch das Substrat freigelegt wird, Bildung eines Dummy-Merkmals in dem Graben, Ersetzen des anderen der Platzhaltergates mit einer Metallgate-Struktur und Ersetzen des Dummy-Merkmals mit einem Isolationsgate umfasst, wobei das Isolationsgate eine dielektrische Schicht und einen Luftspalt aufweist und wobei das Isolationsgate von der Metallgate-Struktur entlang der Längsausrichtung der Halbleiterfinne beabstandet ist.
  • In noch einem anderen Aspekt stellen die vorliegenden Ausführungsformen ein Verfahren bereit, das Bildung einer Halbleiterfinne, die von einem Substrat vorragt, Bildung von zwei Platzhaltergates über der Halbleiterfinne, wobei die Platzhaltergates längs senkrecht zu der Halbleiterfinne ausgerichtet sind, Bildung eines S/D-Merkmals über der Halbleiterfinne und zwischen den Platzhaltergates angeordnet, Entfernen eines Abschnitts eines der Platzhaltergates, das über der Halbleiterfinne angeordnet ist, um einen ersten Graben zu bilden, wodurch das Substrat freigelegt wird, Abscheiden einer Auskleidung in dem ersten Graben, Bildung einer Dummy-Schicht über der Auskleidung, um den ersten Graben zu füllen, wobei die Dummy-Schicht und die Auskleidung unterschiedliche Zusammensetzungen aufweisen, Bildung einer Metallgate-Struktur anstelle des anderen der Platzhaltergates und Bildung einer Isolationsgate-Struktur anstelle der Auskleidung und der Dummy-Schicht umfasst. In den vorliegenden Ausführungsformen umfasst Bildung der Isolationsgate-Struktur weiter selektives Entfernen der Dummy-Schicht in Bezug auf die Metallgate-Struktur, wodurch die Auskleidung in einem zweiten Graben freigelegt wird, Abscheiden einer dielektrischen Schicht über der Auskleidung in dem zweiten Graben, wobei die dielektrische Schicht, die Auskleidung und die Dummy-Schicht unterschiedliche Zusammensetzungen aufweisen, selektives Entfernen der Auskleidung in Bezug auf die dielektrische Schicht, um einen Luftspalt zu bilden, und Abdichten des Luftspalts umfasst, was in der Isolationsgate-Struktur resultiert.
  • Das Vorangehende umreißt Merkmale einiger Ausführungsformen, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen werden. Fachkundige werden begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis dafür verwenden können, andere Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen zu gestalten oder zu modifizieren. Fachkundige sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht von dem Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne von dem Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/032366 [0001]

Claims (20)

  1. Halbleiterstruktur, aufweisend: eine Vielzahl von Halbleiterschichten über einem Substrat angeordnet und längs in einer ersten Richtung ausgerichtet; einen Metallgate-Stapel über den Halbleiterschichten angeordnet und längs in einer zweiten Richtung, im Wesentlichen senkrecht zu der ersten Richtung ausgerichtet, wobei der Metallgate-Stapel einen Oberseitenabschnitt und einen Bodenabschnitt, unterhalb des Oberseitenabschnitts angeordnet, aufweist und wobei der Bodenabschnitt des Metallgate-Stapels mit den Halbleiterschichten vernetzt ist; Source/Drain-Merkmale (S/D-Merkmale) in den Halbleiterschichten angeordnet, wobei der Metallgate-Stapel zwischen den S/D-Merkmalen angeordnet ist; und eine Isolationsstruktur, die von dem Substrat vorragt, wobei die Isolationsstruktur längs entlang der zweiten Richtung ausgerichtet und von dem Metallgate-Stapel entlang der ersten Richtung beabstandet ist und wobei die Isolationsstruktur eine dielektrische Schicht und einen Luftspalt aufweist.
  2. Halbleiterstruktur nach Anspruch 1, wobei die Isolationsstruktur einen Oberseitenabschnitt und einen Bodenabschnitt, der unter dem Oberseitenabschnitt angeordnet ist, aufweist, wobei der Oberseitenabschnitt der Isolationsstruktur über den Halbleiterschichten angeordnet ist und wobei der Bodenabschnitt der Isolationsstruktur durch die Halbleiterschichten dringt.
  3. Halbleiterstruktur nach Anspruch 2, wobei sich der Bodenabschnitt der Isolationsstruktur in das Substrat erstreckt.
  4. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei der Luftspalt von der dielektrischen Schicht umgeben ist.
  5. Halbleiterstruktur nach Anspruch 4, wobei Volumen des Luftspalts größer als Volumen der dielektrischen Schicht ist.
  6. Halbleiterstruktur nach einem der vorstehenden Ansprüche, wobei die dielektrische Schicht eine erste dielektrische Schicht ist, wobei die Isolationsstruktur weiter eine zweite dielektrische Schicht aufweist, wobei die erste dielektrische Schicht von dem Luftspalt umgeben ist und wobei die zweite dielektrische Schicht den Luftspalt abdichtet.
  7. Halbleiterstruktur nach Anspruch 6, wobei Volumen des Luftspalts geringer als Volumen der ersten dielektrischen Schicht ist.
  8. Halbleiterstruktur nach einem der vorstehenden Ansprüche, weiter aufweisend: Oberseiten-Gate-Abstandhalter, die an Seitenwänden des Metallgate-Stapels angeordnet sind; eine dielektrische Abdeckschicht über dem Metallgate-Stapel angeordnet, wobei ein Abschnitt der dielektrischen Abdeckschicht zwischen den Oberseiten-Gate-Abstandhaltern angeordnet ist und wobei die dielektrische Abdeckschicht und die dielektrische Schicht dieselbe Zusammensetzung aufweisen; und Bodengate-Abstandhalter zwischen dem Bodenabschnitt des Metallgate-Stapels und den S/D-Merkmalen angeordnet.
  9. Verfahren, umfassend: Bilden einer Halbleiterfinne, die von einem Substrat vorragt, wobei Bilden der Halbleiterfinne Bilden einer Multischichtstruktur (ML-Struktur), die abwechselnde Siliziumschichten (Si-Schichten) und Siliziumgermanium-Schichten (SiGe-Schichten) aufweist, über dem Substrat und Strukturieren der ML-Struktur umfasst, um die Halbleiterfinne zu bilden; Bilden eines ersten Platzhaltergates und eines zweiten Platzhaltergates über der Halbleiterfinne, wobei das erste Platzhaltergate und das zweite Platzhaltergate längs im Wesentlichen senkrecht zu einer Längsausrichtung der Halbleiterfinne ausgerichtet sind; Entfernen eines Abschnitts des ersten Platzhaltergates, um einen Graben zu bilden, wodurch das Substrat freigelegt wird; Bilden eines Dummy-Merkmals in dem Graben; Ersetzen des zweiten Platzhaltergates mit einer Metallgate-Struktur; und Ersetzen des Dummy-Merkmals mit einem Isolationsgate, wobei das Isolationsgate eine dielektrische Schicht und einen Luftspalt aufweist.
  10. Verfahren nach Anspruch 9, wobei Bilden des Dummy-Merkmals umfasst: Abscheiden einer dielektrischen Auskleidung in dem Graben; und Bilden einer Füllschicht über der dielektrischen Auskleidung, wobei die dielektrische Auskleidung und die Füllschicht unterschiedliche Zusammensetzungen aufweisen.
  11. Verfahren nach Anspruch 10, wobei Bilden der Füllschicht Bilden von amorphem Silizium, Aluminiumoxid oder einer Kombination davon über der dielektrischen Auskleidung umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei der Graben ein erster Graben ist und wobei Ersetzen des Dummy-Merkmals mit dem Isolationsgate umfasst: selektives Entfernen der Füllschicht, um die dielektrische Auskleidung in einem zweiten Graben freizulegen; Entfernen der dielektrischen Auskleidung von dem zweiten Graben; und Abscheiden der dielektrischen Auskleidung in dem zweiten Graben, wodurch der Luftspalt in der dielektrischen Schicht eingebettet gebildet wird.
  13. Verfahren nach Anspruch 10 oder 11, wobei der Graben ein erster Graben ist und wobei Ersetzen des Dummy-Merkmals mit dem Isolationsgate umfasst: selektives Entfernen der Füllschicht, um die dielektrische Auskleidung in einem zweiten Graben freizulegen; Abscheiden der dielektrischen Schicht über der dielektrischen Auskleidung, um den zweiten Graben zu füllen; und selektives Entfernen der dielektrischen Auskleidung in Bezug auf die dielektrische Schicht, wodurch der Luftspalt die dielektrische Schicht umgebend gebildet wird.
  14. Verfahren nach Anspruch 13, wobei die dielektrische Schicht eine erste dielektrische Schicht ist, wobei das Verfahren weiter Bilden einer zweiten dielektrischen Schicht umfasst, um Oberseitenabschnitte des Luftspalts abzudichten.
  15. Verfahren, umfassend: Bilden einer Halbleiterfinne, die von einem Substrat vorragt; Bilden eines ersten Platzhaltergates und eines zweiten Platzhaltergates über der Halbleiterfinne, wobei das erste Platzhaltergate und das zweite Platzhaltergate längs im Wesentlichen senkrecht zu einer Längsausrichtung der Halbleiterfinnen ausgerichtet sind; Bilden eines Source/Drain-Merkmals (S/D-Merkmal) über der Halbleiterfinne und zwischen dem ersten Platzhaltergate und dem zweiten Platzhaltergate angeordnet; Entfernen eines Abschnitts des ersten Platzhaltergates, der über der Halbleiterfinne angeordnet ist, um einen ersten Graben zu bilden, wodurch das Substrat freigelegt wird; Abscheiden einer Auskleidung in dem ersten Graben; Bilden einer Dummy-Schicht über der Auskleidung, um den ersten Graben zu füllen, wobei die Dummy-Schicht und die Auskleidung unterschiedliche Zusammensetzungen aufweisen; Bilden einer Metallgate-Struktur anstelle des zweiten Platzhaltergates; und Bilden einer Isolationsgate-Struktur, um die Auskleidung und die Dummy-Schicht zu ersetzen, umfassend: selektives Entfernen der Dummy-Schicht in Bezug auf die Metallgate-Struktur, wodurch die Auskleidung in einem zweiten Graben freigelegt wird; Abscheiden einer dielektrischen Schicht über der Auskleidung in dem zweiten Graben, wobei die dielektrische Schicht, die Auskleidung und die Dummy-Schicht unterschiedliche Zusammensetzungen aufweisen; selektives Entfernen der Auskleidung in Bezug auf die dielektrische Schicht, um einen Luftspalt zu bilden; und Abdichten des Luftspalts, was in der Isolationsgate-Struktur resultiert.
  16. Verfahren nach Anspruch 15, wobei Bilden der Dummy-Schicht Bilden von amorphem Silizium, Aluminiumoxid oder einer Kombination davon über der Auskleidung umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei die Halbleiterfinne eine erste Halbleiterfinne ist, wobei das Verfahren weiter Bilden einer zweiten Halbleiterfinne angrenzend an die zweite Halbleiterfinne umfasst, sodass das erste Platzhaltergate über sowohl der ersten Halbleiterfinne als auch der zweiten Halbleiterfinne gebildet wird, wobei Bilden des ersten Grabens den Abschnitt des ersten Platzhaltergates, der über der ersten Halbleiterfinne angeordnet ist, entfernt, nicht aber einen verbleibenden Abschnitt des ersten Platzhaltergates, der über der zweiten Halbleiterfinne angeordnet ist.
  18. Verfahren nach Anspruch 17, wobei die Metallgate-Struktur eine erste Metallgate-Struktur ist, wobei Bilden der ersten Metallgate-Struktur eine zweite Metallgate-Struktur bildet, um den verbleibenden Abschnitt des ersten Platzhaltergates zu ersetzen.
  19. Verfahren nach einem der vorstehenden Ansprüche 15 bis 18, wobei Abscheiden der Auskleidung Abscheiden eines oxidhaltigen Materials umfasst und wobei Abscheiden der dielektrischen Schicht Abscheiden eines Nitrid-haltigen Materials umfasst.
  20. Verfahren nach einem der vorstehenden Ansprüche 15 bis 19, weiter umfassend, vor Bildung der Isolationsgate-Struktur: Vertiefen eines Oberseitenabschnitts der Metallgate-Struktur, um einen dritten Graben zu bilden; und Füllen des dritten Grabens mit einer Abdeckschicht, wobei die Abdeckschicht und die dielektrische Schicht dieselbe Zusammensetzung aufweisen.
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